JPS6376459A - Boron silicate glass film for multilayer metallic structure in semiconductor device and manufacture of the same - Google Patents
Boron silicate glass film for multilayer metallic structure in semiconductor device and manufacture of the sameInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Abstract] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
本発明は半導体装置、特に大規模集積回路（ＶＬＳ Ｉ
）装置に使用される誘電体膜に関し、更に詳細には導電
体構造を支持するのに好ましい平坦な表面を有する硼珪
酸ガラス、特に多層金属構造を有する装置に使用される
硼珪酸塩膜または層を形成する方法に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to semiconductor devices, particularly large scale integrated circuits (VLSI
) dielectric films used in devices, more particularly borosilicate glasses with flat surfaces favorable for supporting conductor structures, especially borosilicate films or layers used in devices with multilayer metal structures; Concerning how to form.
多層集積回路の製造において遭遇する問題は、導電性接
続層あるいは表面絶縁層の様な鋭い断面を有する回路構
造のため、薄い誘電体層がこの鋭い断面の装置の表面の
端部をうまく覆うことが出来ないということである。こ
れによって、誘電体層における不完全性あるいはピンホ
ールを通して接続金属のマイグレーションを生じる場合
がある。A problem encountered in the manufacture of multilayer integrated circuits is that for circuit structures with sharp cross-sections, such as conductive interconnect layers or surface insulating layers, it is difficult for thin dielectric layers to successfully cover the edges of these sharp cross-section device surfaces. This means that it is not possible. This may result in migration of connection metal through imperfections or pinholes in the dielectric layer.
更に、鋭い段差あるいは凹状断面は、導電層によんって
表面が完全に覆われることを妨げ、誘電体層上に形成さ
れる接続導電体線に断線を生じる。Furthermore, sharp steps or concave cross-sections prevent the surface from being completely covered by the conductive layer, causing breaks in the connecting conductor lines formed on the dielectric layer.
米国特許第４，６０１．７８１号は従来技術が遭遇して
いた上述およびその他の問題を記述している。この米国
特許は、燐珪酸ガラスの誘電体層を導電体の上にこの導
電体よりも厚い厚さで堆積して鋭い断面を減少し、次に
この誘電体層をエツチングして導ｉｔＨ域上のこの誘電
体層の厚さを導電体領域の厚さと同等にする従来技術問
題点を解消する方法を開示している。この方法は４電層
が設けられかつエツチングされ多層装置内に有効な接続
線が残される場所に比較的スムースな上部表面が残され
る。この従来技術の製造方法は、比較的厚い層が成長さ
れかつエツチングされる必要があるので時間がかかる。U.S. Pat. No. 4,601.781 describes these and other problems encountered by the prior art. This U.S. patent discloses depositing a dielectric layer of phosphosilicate glass over the conductor to a thickness greater than the conductor to reduce sharp cross-sections, and then etching the dielectric layer over the conductor. A method is disclosed for overcoming the problems of the prior art in which the thickness of this dielectric layer is made equal to the thickness of the conductor region. This method leaves a relatively smooth top surface where the tetraconductor layer is provided and etched to leave useful connection lines within the multilayer device. This prior art manufacturing method is time consuming because relatively thick layers need to be grown and etched.
コンベアー化された大気圧の化学的気相堆積システムで
堆積された硼珪酸ガラス（Ｂ Ｓ Ｇ）膜は別の処理を
することなく多くの応用に使用するのに好適であること
が分かった。鋭い段差あるいは凹状断面を有さない表面
が望まれているが、より薄いＢＳＧ膜を成長し、次にＨ
Ｆによってエッチするとより良い表面が作られることが
分かった。Borosilicate glass (BSG) films deposited in conveyorized atmospheric pressure chemical vapor deposition systems have been found to be suitable for use in many applications without further processing. Although a surface without sharp steps or concave cross-sections is desired, a thinner BSG film can be grown and then H
It was found that etching with F produced a better surface.
本発明の目的は、半導体装置の鋭い断面形状の表面に誘
電体層を堆積するための改良された製造方法を提供する
ことにある。It is an object of the present invention to provide an improved manufacturing method for depositing dielectric layers on sharp cross-sectional surfaces of semiconductor devices.
本発明の別の目的は、鋭い断面形状の半導体装置上に硼
珪酸ガラス膜を堆積するための改良された製造方法を提
供することにある。Another object of the present invention is to provide an improved manufacturing method for depositing borosilicate glass films on semiconductor devices with sharp cross-sections.
本発明の更に別の目的は、多層集積回路中の多重導電層
を絶縁するための硼珪酸ガラス層を提供することにある
。Yet another object of the present invention is to provide a borosilicate glass layer for insulating multiple conductive layers in a multilayer integrated circuit.
本発明の上述およびたの目的は、集積回路の鋭い断面形
状の表面とうまく順応する硼珪酸層、およびシラン、ジ
ボランおよび酸素ガスが注入され不活性ガスによって分
離されている室中を一度以上通過させ、シラン、ジボラ
ンおよび酸素ガスが加熱された装置の表面に衝突して反
応してこの表面に硼珪酸ガラスを形成するステップを含
む鋭い断面形状の導電領域を有する装置の表面上に硼珪
酸層を堆積する製造方法によって達成される。The above and other objects of the present invention provide a layer of borosilicate which conforms well to the sharp cross-sectional surfaces of an integrated circuit, and which passes one or more times through a chamber into which silane, diborane and oxygen gases are injected and separated by an inert gas. a borosilicate layer on the surface of the device having a conductive region of sharp cross-sectional shape, including the step of causing silane, diborane and oxygen gases to impinge on the heated surface of the device and react to form borosilicate glass on this surface. This is achieved by a manufacturing method that deposits
本発明は添付図面並びに詳細な説明を参照とすることに
よりより明瞭に理解される。The invention will be more clearly understood with reference to the accompanying drawings and detailed description.
第１図は半導体装置の一部断面を示しており、基板１１
と酸化被覆層１２を有しており、この被覆層の上に導電
体層１３が形成されたいる。この導電体層は金属酸化物
電界効果装置の領域のような下方の領域を制御したり、
酸化物を通して基板１１内に形成された半導体装置の領
域に酸化物を通して接続できるようにされている。従来
技術の誘電体層１４は装置の表面に示されている。誘電
体層は、例えば、低圧化学的堆積（デポジション）法あ
るいはプラズマデ堆積法によって形成することができる
。この誘電体層は下方の導電部材１３の断面形状に通常
従い、これによって、鋭い凹状溝１６および鋭い溝１７
が形成される。多層接続構造を有する集積回路において
、装置の表面に形成された導電体膜は凹状溝１６あるい
は溝１７を完全に埋めることができず、これによって装
置がエツチングされて半導体リード線が形成されると、
このリード線はギャップ即ち断線を有することになる。FIG. 1 shows a partial cross section of a semiconductor device, in which a substrate 11
and an oxide coating layer 12, and a conductor layer 13 is formed on this coating layer. This conductor layer controls the underlying region, such as the region of a metal oxide field effect device, or
Connections can be made through the oxide to regions of the semiconductor device formed in the substrate 11 through the oxide. A prior art dielectric layer 14 is shown on the surface of the device. The dielectric layer can be formed, for example, by low pressure chemical deposition or plasma deposition. This dielectric layer generally follows the cross-sectional shape of the underlying conductive member 13, thereby providing sharp concave grooves 16 and sharp grooves 17.
is formed. In an integrated circuit having a multilayer connection structure, the conductor film formed on the surface of the device cannot completely fill the grooves 16 or 17, which causes the device to be etched to form semiconductor leads. ,
This lead will have a gap or break.
更に、ある場合には、溝は空隙１８を有する場合がある
。Furthermore, in some cases the groove may have a void 18.
装置の表面に硼珪酸誘電体１１２１を形成することによ
り、凹状溝１６．１７は第２図の２２゜２３に示される
ように略除去される。ＢＳＧ層２１は好ましくは第５図
および第６図に示されるようなコンベア一式大気圧化学
的気相堆積システムで形成されるのが好ましい。このシ
ステムはマツフル２４を有している。このマツフルは複
数の堆積室２６を有しており、この内の一つが第５図に
示されている。コンベアーベルト２７は半導体ウェハー
あるいは装置２８を炉通過ひれ状ドアー２９内へ搬送す
る。このドアーは導入パージ室３１を有しておりこの室
を通して不活性ガスがカーテンを通して外方に流れ出て
、マツフルの内部を大気から実質的にシールする。搬送
ベルトをウェハーを堆積室２６へ搬送する。この室はひ
れ状ドアー３２およびパージ室３３の続いており、化学
物質を室内に閉じ込める。ウェハーは間接的加熱システ
ム３６によって加熱され、堆積室に入る。By forming the borosilicate dielectric 1121 on the surface of the device, the grooves 16,17 are substantially eliminated as shown at 22-23 in FIG. BSG layer 21 is preferably formed in a conveyor complete atmospheric pressure chemical vapor deposition system as shown in FIGS. 5 and 6. This system has Matsuful 24. The matzuru has a plurality of deposition chambers 26, one of which is shown in FIG. Conveyor belt 27 transports semiconductor wafers or devices 28 into furnace pass-fin door 29 . This door has an inlet purge chamber 31 through which inert gas flows outwardly through the curtain to substantially seal the interior of the matsufuru from the atmosphere. A conveyor belt conveys the wafer to the deposition chamber 26. This chamber is followed by a fin door 32 and a purge chamber 33, which confines the chemicals within the chamber. The wafer is heated by indirect heating system 36 and enters the deposition chamber.
この堆積室において化学物質の気体が室の内方に流れ込
み、ウェハーの表面に衝突して、反応を起こして誘電体
膜が堆積ささる。In this deposition chamber, a chemical gas flows into the chamber and impinges on the surface of the wafer, causing a reaction and depositing a dielectric film.
第６図を特に参照すると、好適な噴入器が示されている
。この噴入器は一連をパンフルを含んでおり、このバッ
フルは不活性分離ガスによって反応物３７．３８を分離
するように働き、反応物が加熱されたウェハーの表面に
衝突するまで、反応物が混合することが防止される。With particular reference to FIG. 6, a preferred injector is shown. The injector includes a series of baffles that serve to separate the reactants with an inert separating gas until they impinge on the heated wafer surface. Mixing is prevented.
本発明においては、反応物をシラン（ＳｉＨ４）、ジボ
ラン（ＢｇＨａ）および酸素から構成し、分離ガスを窒
素とすることができる。ガスが表面で反応すると、ガス
は二酸化珪素、酸化硼素、および水素が形成される。こ
の水素は通気孔を通して炉の外へ排気される。ウェハー
の温度は２５０℃から６５０℃の範囲内にすることがで
きる。ベルトの搬送速度は毎秒４インチの程度とするこ
とができる。ガスはＳｉＨ４とＢ ｚ Ｈｈとの混合物
であり、この混合物に対してＢ ｔ Ｈｈが２．４から
１１．４パーセント含まれたものを用いることができ、
これを、毎分約６２．５０から６３５０ ｃｃで流し、
酸素を毎分６２．５０から６２５０ ｃｃ流すことがで
きる。In the present invention, the reactants may consist of silane (SiH4), diborane (BgHa) and oxygen, and the separation gas may be nitrogen. When the gases react at the surface, they form silicon dioxide, boron oxide, and hydrogen. This hydrogen is vented out of the furnace through a vent. The temperature of the wafer can be in the range of 250°C to 650°C. The conveying speed of the belt may be on the order of 4 inches per second. The gas is a mixture of SiH4 and BzHh, and a mixture containing 2.4 to 11.4% of BtHh can be used,
This is flowed at a rate of about 62.50 to 6350 cc per minute,
Oxygen can flow from 62.50 to 6250 cc per minute.
−例として、上記のガスの流れと一つの噴入室を用いた
場合、堆積速度は平方インチ／ ｃｃ当たり約２０００
オングストロームであった・
段差あるいは凹状溝があまり顕著でない表面が形成され
ることか望まれる場合は、ウエハーエッチングスチーシ
ョンを通過される。第５図において、エツチングステー
ション４１は搬送コンベアー４２を有している。１％の
ＨＦ蒸気を含むガスがライン４３を介してエツチングス
テーション室内に噴入され、ライン４４によって除去さ
れる。- As an example, using the above gas flow and one injection chamber, the deposition rate is approximately 2000 per square inch/cc.
If it is desired to form a surface with less pronounced steps or grooves, the wafer may be passed through an etching station. In FIG. 5, etching station 41 has a conveyor 42. In FIG. Gas containing 1% HF vapor is injected into the etching station chamber via line 43 and removed via line 44.
ガスはエッチされる場所で加熱されたウェハーの表面に
衝突する。しかしながら、ウェハーの上では凝縮が起こ
らない。従って、気相エツチングのみが起こり、くぼみ
のない平滑な表面が残される。The gas impinges on the heated wafer surface where it is to be etched. However, no condensation occurs on the wafer. Therefore, only vapor phase etching takes place, leaving a smooth surface without depressions.
第１図は鋭い輪郭を有する導電体を覆う誘電体層を有す
る従来技術の半導体装置の一部断面図、第２図は本発明
に従って形成された硼珪酸層を示す半導体装置の一部断
面図、
第３図は本発明に従って形成され必要とされるよりも厚
い厚さを有する硼珪酸層を示す半導体装置の一部断面図
、
第４図は第３図の装置のエツチングされた後のＢＳＧ層
が適切な厚さまでに減少された断面図、第５図は一つの
噴入室はエツチング室を有するコンベア一式の大気圧化
学的気相堆積システムを示す概略図、および
第６図は下方にある装置の表面で反応して誘電体層を形
成する化学気体（ケミカルペーパー）を噴入するための
噴入器の斜視図。
１１・・・基板、１２・・・酸化物被覆、１３・・・導
電体、１４・・・誘電体、１６．１７・・・溝、１８・
・・空隙、２１・・・ＢＳＧ層、２２．２３・・・略除
去された溝、２４・・・マンフル、２６・・・マツフル
、２７・・・コンベアーベルト、
２８・・・半導体ウェハーまたは装置、２９．３２・・
・炉通過ひれ状ドアー、３３・・・パージ室、３６・・
・間接的加熱システム、３７．３８・・・反応物、３９
・・・分離ガス、４１・・・エツチングステーション
４２・・・搬送ベルト。FIG. 1 is a partial cross-sectional view of a prior art semiconductor device having a dielectric layer covering a conductor with sharp contours, and FIG. 2 is a partial cross-sectional view of a semiconductor device showing a borosilicate layer formed in accordance with the present invention. 3 is a partial cross-sectional view of a semiconductor device showing a borosilicate layer formed in accordance with the present invention and having a greater thickness than required; FIG. 4 is a BSG of the device of FIG. 3 after etching; FIG. 5 is a schematic diagram showing a complete conveyor atmospheric pressure chemical vapor deposition system with one injection chamber and an etching chamber; FIG. FIG. 2 is a perspective view of an injector for injecting a chemical gas (chemical paper) that reacts on the surface of the device to form a dielectric layer. DESCRIPTION OF SYMBOLS 11... Substrate, 12... Oxide coating, 13... Conductor, 14... Dielectric material, 16.17... Groove, 18...
...Void, 21...BSG layer, 22.23...Substantially removed groove, 24...Manful, 26...Matsufull, 27...Conveyor belt, 28...Semiconductor wafer or device , 29.32...
・Furnace passage fin door, 33...Purge chamber, 36...
・Indirect heating system, 37.38...Reactant, 39
...Separation gas, 41...Etching station 42...Transport belt.
Claims (4)
ける製造方法が、前記装置の温度を上昇するステップ、
前記装置をコンベアーにより堆積室を通過させるステッ
プ、およびシランガス、ジボランガスおよび酸素を前記
堆積室内の加熱された前記装置の表面上に導入し、この
表面で前記ガスを反応して前記表面上に硼珪酸ガラス層
を形成するステップから成る製造方法。(1) A manufacturing method for providing a dielectric layer in a semiconductor device having a sharp cross-sectional shape includes the step of increasing the temperature of the device;
passing said apparatus by a conveyor through a deposition chamber, and introducing silane gas, diborane gas and oxygen onto a heated surface of said apparatus within said deposition chamber, reacting said gases on said surface to deposit borosilicate on said surface; A manufacturing method comprising the steps of forming a glass layer.
通過させすることを含む特許請求の範囲（１）項記載の
製造方法。(2) The manufacturing method according to claim (1), which includes passing the apparatus through an etching chamber to which HF vapor is supplied.
する形態の半導体装置において、硼珪酸ガラス層が前記
複数の導電体層の間に形成されていることを特徴とする
半導体装置。(3) A semiconductor device having a plurality of conductor layers, one of which is located above the other, wherein a borosilicate glass layer is formed between the plurality of conductor layers.
面を与える硼珪酸層、および前記表面によって支持され
かつ前記第１の層から絶縁されている第２の層を含む改
良された多層導電体構造の半導体装置。(4) An improvement comprising a first electrically conductive layer, a borosilicate layer covering the first layer and providing a top surface, and a second layer supported by the surface and insulated from the first layer. A semiconductor device with a multilayer conductor structure.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US90750386A | 1986-09-15 | 1986-09-15 | |
| US907503 | 1986-09-15 |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376459A (en) |
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| JPS5421290A (en) * | 1977-07-19 | 1979-02-17 | Mitsubishi Electric Corp | Integrated circuit device and its manufacture |
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| JPS5818943A (en) * | 1981-07-27 | 1983-02-03 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | Method of producing flattened integrated circuit structure |
-
1987
- 1987-09-16 JP JP23199187A patent/JPS6376459A/en active Pending
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