JPS636995A - Multi-dimensional time switch - Google Patents
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デジタル交換機の時間スイッチに関する。特
に、多元呼をも扱える時間スイッチに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a time switch for a digital exchange. In particular, it relates to a time switch that can handle multiple calls.
本発明は、到来する呼のうちの多元呼からこの多元呼を
構成する呼の順序を保存しつつ呼のタイムスロットの分
布を変更した多元呼を再編成する多元時間スイッチにお
いて、
到来する呼を記憶する通話路メモリを一面構成とし、か
つその出力に遅延回路を設けることにより、
非多元呼には遅延を与えず、かつ簡単なハードウェアで
多元呼の再編成が実現できるようにしたものである。The present invention provides a multi-time switch that reorganizes a multi-call among incoming calls by changing the time slot distribution of the calls while preserving the order of the calls constituting the multi-call. By having a single-sided communication path memory and providing a delay circuit at its output, it is possible to avoid delaying non-multiple calls and to realize reorganization of multiple calls using simple hardware. be.
多元呼の交換を行う場合は、多元呼を構成する複数のタ
イムスロットの順序保存を行うことが必須条件である。When exchanging multiple calls, it is essential to preserve the order of the multiple time slots that make up the multiple calls.
入力と出力との間でタイムスロット順序保存を行うには
、ソフトウェアによってタイムスロット順序保存ができ
るタイスムロフトを選択する方法と、ハードウェアによ
ってタイムスロット順序保存を保証する方法とが従来例
方法としである。前者は出タイムスロットの選択に制約
が生じ、したがってソフト処理の複雑さとトラヒック特
性の悪化を招くので、出タイムスロツト選択に制約のな
い後者の方法が一般的に用いられてきた。Conventional methods for preserving time slot order between input and output include a method of selecting time lofts that can preserve time slot order using software, and a method that guarantees preservation of time slot order using hardware. . Since the former method imposes restrictions on the selection of outgoing time slots, resulting in complexity of software processing and deterioration of traffic characteristics, the latter method, which does not impose restrictions on the selection of outgoing time slots, has generally been used.
この従来のハードウェアでタイムスロット順序保存を保
証する多元時間スイッチを図面を参照して説明する。原
理として、入力ハイウェイの同一フレーム内に存在する
その多元呼に関する複数のタイムスロットを出力ハイウ
ェイの同一フレーム内の交換されるべきタイムスロット
に出力させることにより、タイムスロット順序保存を保
証することができることを用いている。第５図は従来の
多元時間スイッチの一例を示す。第５図で、人力ハイウ
ェイ１はＡ面の通話路メモリ２とＢ面の通話路メモリ３
とにマルチ入力され、Ａ面の通話路メモリ２からの出力
とＢ面の通話路メモリ３からの出力との一方を選択して
出力ハイウェイ９を出力する選択回路４を有する。また
、通話路メモリ書込カウンタ５と、制御メモリ読出カウ
ンタ７の値によって読出される制御メモリ６とを有し、
通話路メモリ書込カウンタ５の出力データと制御メモリ
６の出力データとの一方を選択してそれぞれＡ面の通話
路メモリ２とＢ面の通話路メモリ３に供給する第一のセ
クレタ８０と第二のセレクタ８１とを有する。また、タ
イミング回路１０を有し、Ａ面の通話路メモリ２に入力
ハイウェイ１のデータを書込むことを指示するＡ面書込
信号９０と、Ｂ面の通話路メモリ３に入力ハイウェイ１
のデータを書込むことを指示するＢ面書込信号９１と、
選択回路４がＡ面の通話メモリ２の出力とＢ面の通話路
メモリ３の出力のいずれかを出力するかを指示する出力
選択信号９２と、第一のセレクタ８０がいずれの入力を
選択するかを指示する第一セレクタ指示信号９３と、第
二のセレクタ８１がいずれの入力を選択するかを指示す
る第二セレクタ指示信号９４とを出力する。This conventional multi-time switch that guarantees preservation of time slot order using hardware will be described with reference to the drawings. In principle, time slot order preservation can be guaranteed by having multiple time slots for that multi-party call that are present in the same frame of the input highway output to time slots to be exchanged in the same frame of the output highway. is used. FIG. 5 shows an example of a conventional multidimensional time switch. In FIG. 5, the human-powered highway 1 has a communication path memory 2 on side A and a communication path memory 3 on side B.
It has a selection circuit 4 which selects one of the output from the communication path memory 2 on the A side and the output from the communication path memory 3 on the B side and outputs the output highway 9. It also has a communication path memory write counter 5 and a control memory 6 that is read out according to the value of a control memory read counter 7.
A first selector 80 and a first selector 80 select one of the output data of the communication path memory write counter 5 and the output data of the control memory 6 and supply it to the communication path memory 2 on the A side and the communication path memory 3 on the B side, respectively. It has two selectors 81. It also has a timing circuit 10, and sends an A side write signal 90 for instructing to write the data of the input highway 1 to the communication path memory 2 on the A side, and an input highway 1 to the communication path memory 3 on the B side.
a B-side write signal 91 instructing to write the data of;
An output selection signal 92 instructs the selection circuit 4 to output either the output of the communication memory 2 on side A or the output of the communication path memory 3 on side B, and the first selector 80 selects which input. The second selector 81 outputs a first selector instruction signal 93 that instructs which input to select, and a second selector instruction signal 94 that instructs which input the second selector 81 should select.
本時間スイッチは、Ａ面の通話路メモリ２に入力ハイウ
ェイ１のデータを書込み、同時にＢ面の通話路メモリ３
から出力ハイウェイ９にデータを読出す第一のモードと
、Ｂ面の通話路メモリ３に入力ハイウェイ１のデータを
書込み、同時にＡ面の通話路メモリ２から出力ハイウェ
イ９にデータを読出す第二のモードの二つのモードを１
フレーム毎にタイミング回路１０が指示をして切替えて
動作する。第一のモード時は、タイミング回路１０はＡ
面書込信号９０をアクティブとし、出力選択信号９２は
Ｂ面の通話路メモリ３を指示し、第一セレクタ指示信号
９３は通話路メモリ書込カウンタ５を指示し、第二セレ
クタ指示信号９４は制御メモリ６を指示する。第二のモ
ード時は、タイミング回路１０はＢ面書込信号９１をア
クティブとし、出力選択信号９２はＡ面の通話路メモリ
２を指示し、第一セレクタ指示信号９３は制御メモリ６
を指示し、第二セレクタ指示信号９４は通話路メモリ書
込カウンタ５を指示する。これにより、入力ハイウェイ
ｌのタイムスロットは、通話路メモリに書込まれたフレ
ーム時間の次のフレーム時間に制御メモリ６で指示され
た出力ハイウェイ１のタイムスロットに出力される。し
たがって、入力ハイウェイ１上のあるフレーム内のタイ
ムスロットは、出力ハイウェイ９上の同じフレーム内に
全て出力され、タイムスロット順序保存が保証される。This time switch writes the data of the input highway 1 to the communication path memory 2 on the A side, and at the same time writes the data of the input highway 1 to the communication path memory 3 on the B side.
The first mode reads data from the input highway 9 to the output highway 9, and the second mode writes the data of the input highway 1 to the communication path memory 3 on the B side and simultaneously reads data from the communication path memory 2 on the A side to the output highway 9. The two modes of 1
The timing circuit 10 instructs and switches each frame to operate. In the first mode, the timing circuit 10
The side write signal 90 is activated, the output selection signal 92 instructs the communication path memory 3 on the B side, the first selector instruction signal 93 instructs the communication path memory write counter 5, and the second selector instruction signal 94 instructs the communication path memory 3 on side B. Control memory 6 is specified. In the second mode, the timing circuit 10 activates the B-side write signal 91, the output selection signal 92 instructs the A-side speech path memory 2, and the first selector instruction signal 93 activates the B-side write signal 91.
The second selector instruction signal 94 instructs the channel memory write counter 5. As a result, the time slot of the input highway 1 is outputted to the time slot of the output highway 1 designated by the control memory 6 at the frame time next to the frame time written in the channel memory. Therefore, time slots in a certain frame on input highway 1 are all output within the same frame on output highway 9, and time slot order preservation is guaranteed.
このような従来例多元時間スイッチは、二面の通話路メ
モリを有し、書込および続出しを二つの面に対し交互に
行い、−方の面に書込んでいるときに他方の面から読出
すことによって入力ハイウェイ１フレーム内のタイムス
ロットがすべて出力ハイウェイの同一フレームに出力さ
れるが、以下の二つの問題点がある。第一の問題点は常
に二面の通話路メモリを交互に読み書きするので、多元
呼に関係しないタイムスロットもすべて次のフレームに
出力され、多元呼に関係しないタイムスロットの遅延が
一面の通話路メモリ構成の時間スイッチに比べて増大し
、通話品質が低下することである。第二の問題点は、交
互に書込むまたは呼出すことを制御している部分の一方
のみに障害が起きた場合に、通話データの欠落ですべて
の交換が不可能になり、したがって、信幀性が低いこと
である。Such a conventional multi-time switch has a two-sided communication path memory, and writes and outputs alternately to the two sides, and when writing to the - side, data from the other side is written. By reading, all time slots in one frame of the input highway are output to the same frame of the output highway, but there are two problems as follows. The first problem is that the two sides of the communication path memory are always read and written alternately, so all time slots that are not related to multiple calls are output in the next frame, and the delay of time slots that are not related to multiple calls is The problem is that the memory configuration increases compared to the time switch, and the call quality deteriorates. The second problem is that if only one of the parts controlling alternate writing or calling fails, the loss of call data will make all exchanges impossible, thus reducing reliability. is low.
本発明はこのような欠点を除去するもので、多元呼に関
係しない呼に対してタイムスロットの遅延が少なく、ま
た部分障害がすべての交換を不可能にしない多元時間ス
イッチを提供することを目的とする。SUMMARY OF THE INVENTION The present invention aims to eliminate such drawbacks and provides a multi-time switch which has less time slot delay for calls not related to multiple calls, and in which partial failures do not disable all exchanges. shall be.
本発明は、デジタル交換機の人力ハイウェイ （１）と
出力ハイウェイ （９）との間に介在し、上記入力ハイ
ウェイから到来する第一の呼を一時記憶する通話路メモ
リと、第一の呼が多元呼であるときに、この多元呼のそ
れぞれの呼のタイムスロットの順序が保存され、それぞ
れの呼のタイムスロット間隔が所望の間隔である第二の
多元呼を構成する呼編成手段とを備えた多元時間スイッ
チにおいて、上記通話路メモリは、一面構成であり、こ
の通話路メモリから出力される呼をひとつのフレーム分
遅延させる遅延手段と、第一の呼が非多元であるときは
、この呼を上記通話路メモリから上記出力ハイウェイに
与える手段と、上記呼編成手段は、第一の呼が多元呼で
あり、かつ、第二の多元呼のひとつの呼のタイムスロッ
トが第一の呼のタイムスロットと同時刻またはこの時刻
より後の時刻に設定されているときは上記通話路メモリ
からこの呼を選択し、また、前の時刻に設定されている
ときは上記遅延手段からこの呼を選択して上記出力ハイ
ウェイに与える構成であることを特徴とする。The present invention provides a communication path memory that is interposed between a human powered highway (1) and an output highway (9) of a digital exchange and temporarily stores a first call arriving from the input highway, and a communication path memory that temporarily stores a first call arriving from the input highway. call organizing means for configuring a second multi-party call, when the call is a call, the order of the time slots of each call of the multi-party call is preserved and the time slot intervals of the respective calls are at a desired interval; In the multiplex time switch, the channel memory has a one-sided structure, and includes a delay means for delaying the call output from the channel memory by one frame, and a delay means for delaying the call output from the channel memory by one frame, and a delay means for delaying the call output from the channel memory by one frame, and a means for providing the output highway from the channel memory to the output highway, and the call organizing means are arranged such that the first call is a multi-party call, and the time slot of one call of the second multi-party call is a time slot of the first call. When the time slot is set at the same time as the time slot or after this time, this call is selected from the above-mentioned call path memory, and when it is set at the previous time, this call is selected from the above-mentioned delay means. The invention is characterized in that it is configured to provide the above-mentioned output highway.
入力ハイウェイから到来した呼はいったん通話路メモリ
に格納される。この呼が非多元呼であるときは、この通
話メモリから読み出され出力ハイウェイに送出される。Calls arriving from the input highway are temporarily stored in the channel memory. If the call is a non-multiple call, it is read from the call memory and sent to the output highway.
多元呼であるときは、出力する呼のタイムスロットの時
間位置が、この呼に対して入力する呼のタイムスロット
の時間位置と同時刻またはこの時刻になるようにあらか
じめ設定されているときは、通話路メモリから読み出さ
れ、前の時刻に設定されているときは遅延手段で１フレ
一ム分遅延される。この二つの出力を合成することによ
り１フレームの遅れで、所望のタイムスロット間隔を有
し、かつタイムスロットの順序が到来した呼と同じ多元
呼が出力ハイウェイに送出される。In the case of a multi-party call, if the time position of the time slot of the call to be output is set in advance to be the same time or this time as the time position of the time slot of the input call for this call, When the time is read out from the channel memory and set to the previous time, it is delayed by one frame by the delay means. By combining these two outputs, with a delay of one frame, a multiple call having the desired time slot spacing and the same time slot order as the call that arrived is sent out onto the output highway.
以下の本発明の一実施例を図面に基づいて説明する。 An embodiment of the present invention will be described below based on the drawings.
第１図は本発明の一実施例の構成を示すブロック構成図
である。この実施例装置は、入力ハイウェイ１を入力と
し、ハイウェイ２６を出力とする通話路メモリ２０と、
通話路メモリ書込カウンタ５と、制御メモリ続出カウン
タ７と、制御メモリ２５と、制御メモリ２５からのデー
タと通話路メモリ書込カウンタ５からのデータを選択す
るセレクタ８と、制御メモリ読出カウンタ７からのデー
タと制御メモリ２５からのデータを比較判定する選択制
御回路２３と、通話路メモリ２０の出力のハイウェイ２
６を入力とする１フレ一ム分の遅延回路２１と、通話路
メモリ２０の出力のハイウェイ２６を第一の人力とし、
遅延回路２１からのハイウェイ２７を第二の入力とし、
選択制御回路２３からの指示信号２４により選択を行っ
て出力ハイウエイ、９に出力する選択回路２２とを備え
る。FIG. 1 is a block configuration diagram showing the configuration of an embodiment of the present invention. This embodiment device includes a communication path memory 20 having input highway 1 as input and highway 26 as output;
A channel memory write counter 5, a control memory successive counter 7, a control memory 25, a selector 8 for selecting data from the control memory 25 and data from the channel memory write counter 5, and a control memory read counter 7. a selection control circuit 23 that compares and determines data from the control memory 25 with data from the control memory 25;
The delay circuit 21 for one frame with input signal 6 and the highway 26 of the output of the communication path memory 20 are the first human power,
The highway 27 from the delay circuit 21 is used as a second input,
It is provided with a selection circuit 22 which makes a selection based on an instruction signal 24 from a selection control circuit 23 and outputs the selection to an output highway 9.
通話路メモリ２０は従来の一面構成の時間スイッチと同
様に動作する。すなわち、通話路メモリ２０は、入力ハ
イウェイ１からのデータを通話路書込カウンタ５の指示
するアドレスに書込む動作と、制御メモリ続出カウンタ
７の指示によって読み出された図示されていない制御回
路からあらかじめ設定された制御メモリ２５の内容の示
すアドレスから出力のハイウェイ２６に読出す動作とを
ひとつのタイムスロット毎に交互に行う。制御メモリ２
５を設定することにより入力ハイウェイ１の任意のタイ
ムスロットの内容を出力のハイウェイ２６の任意のタイ
ムスロットに出力することが可能な時間スイッチが構成
される。The channel memory 20 operates similarly to a conventional one-sided time switch. That is, the communication path memory 20 performs the operation of writing data from the input highway 1 to the address indicated by the communication path writing counter 5, and the operation of writing the data from the input highway 1 to the address indicated by the communication path writing counter 5, and from the control circuit (not shown) read out by the instruction of the control memory continuous output counter 7. The operation of reading from the address indicated by the contents of the control memory 25 set in advance to the output highway 26 is performed alternately every time slot. Control memory 2
By setting 5, a time switch is configured that can output the contents of any time slot of the input highway 1 to any time slot of the output highway 26.
ここで、第３図に示すように、通話路メモリ２０の入力
ハイウェイ１のタイムスロットＡ、、Ｂ、Ｃがひとつの
多元呼を構成しているとする。通話路メモリ２０の出力
のハイウェイ２６のタイムスロットｘ、ｙＳｚにタイム
スロットＡ、Ｂ、Ｃを交換接続（すなわち、Ａ−Ｘ、、
Ｂ−４Ｙ、Ｃ−Ｚとする。）させる場合に従来の動作で
は入力ハイウェイ１上のタイムスロット位置が出力のハ
イウェイ２６のタイムスロット位置より前にまたは同じ
ところにある場合（第３図のＣとＺの関係）は、通話路
メモ１Ｊ２０に書込まれたのと同しフレーム時間で読み
出される。また後にある場合（第３図のＡとＸおよびＢ
とＹの関係）は、通話路メモリ２０に書込まれたフレー
ム時間の次のフレーム時間で読み出される。すなわち、
第４図に示すように、通話路メモリ２０の出力のハイウ
ェイ２６上ではタイムスロットの順序は保存されていな
い。（例えば、Ａ１より前に０１がある。）そこで、第
１図に示すように出力のハイウェイ２６を入力とし、■
フレーム分の遅延を行う遅延回路２１を設けると、遅延
回路２１の出力ハイウェイ２７は第４図に示すようなハ
イウェイになる。ハイウェイ２６とハイウェイ２７とは
選択回路２２へ人力される。多元呼の場合にタイムスロ
ットの順序保存をするためには、他よりも早く出力され
た内容を遅らせることが必要であり、入力ハイウェイ１
上のタイムスロット位置が出力のハイエエイ２６のタイ
ムスロット位置よりも前または同じところにある場合に
かぎり選択回路２２は第二の入力であるｌフレーム遅延
のあるハイウェイ２７を選択することにより入力ハイウ
ェイ１上のタイムスロット位置が出力のハイウェイ２６
のタイムスロット位置よりも後にある場合と同じフレー
ム時間に出力させることができる。この選択制御を行う
ために制御メモリ読出カウンタ７からのデータと制御メ
モリ２５からのデータを比較判定する選択制御回路２３
を有する。Here, as shown in FIG. 3, it is assumed that time slots A, B, and C of the input highway 1 of the channel memory 20 constitute one multiple call. The time slots A, B, and C are connected to the time slots x and ySz of the highway 26 at the output of the channel memory 20 (i.e., A-X, ,
B-4Y, C-Z. ), in the conventional operation, if the time slot position on the input highway 1 is before or at the same place as the time slot position on the output highway 26 (relationship between C and Z in FIG. 3), the call path memo is It is read in the same frame time as written in 1J20. Also, if there is a later case (A, X and B in Figure 3)
and Y) is read out at the next frame time after the frame time written in the channel memory 20. That is,
As shown in FIG. 4, the order of time slots is not preserved on highway 26 at the output of channel memory 20. (For example, there is 01 before A1.) Therefore, as shown in Fig. 1, the output highway 26 is input, and
When a delay circuit 21 that delays by a frame is provided, the output highway 27 of the delay circuit 21 becomes a highway as shown in FIG. Highway 26 and highway 27 are input manually to selection circuit 22 . In order to preserve the order of time slots in the case of multiple calls, it is necessary to delay the contents that were output earlier than others, and input highway 1
Only when the upper time slot position is before or at the same place as the time slot position of the output highway 26, the selection circuit 22 selects the second input highway 27 with l-frame delay, thereby changing the input highway 1 to the input highway 1. The top time slot position is the output highway 26
can be output at the same frame time as if it were after the time slot position. In order to perform this selection control, a selection control circuit 23 compares and determines data from the control memory read counter 7 and data from the control memory 25.
has.
第２図は選択制御回路２３を中心とした詳細構成図であ
る。制御メモリ２５は従来台まれている通話路メモリ制
御ビット群の他に多元接続タイムスロット表示ビット（
多元を「１」、非多元を「０」とする）を存する。制御
メモリ読出カウンタ７の値Ａは制御メモリ２５のアドレ
スとして用いられるが、これは入力ハイウェイ１のタイ
ムスロット位置と同一であり、また制御Ｂメモリ２５か
らのデータＢは出力のハイウェイ２６のタイムスロット
位置と同一であるので、これらを選択制？卸回路２３の
内の比較回路に値ＡとデータＢを入力し、Ａ≦Ｂを示す
信号２８を作成することにより、［入力ハイウェイ１の
タイムスロット位置が出力のハイウェイ２６のタイムス
ロット位置より前または同じ所にある場合」の条件を作
る。このＡ≦Ｂを示す信号２８に制御メモリ２５内の多
元接続タイムスロット表示ビットとアンドゲート２９で
アンドをとる。これは「多元呼の場合」の条件を作る。FIG. 2 is a detailed configuration diagram centered on the selection control circuit 23. The control memory 25 includes a multiple access time slot indication bit (in addition to the conventional channel memory control bit group).
``1'' indicates multiple elements, and ``0'' indicates non-multiple elements). The value A of the control memory read counter 7 is used as the address of the control memory 25, which is the same as the time slot position of the input highway 1, and the data B from the control B memory 25 is used as the address of the output highway 26. Is it necessary to select these because they are the same as the position? By inputting value A and data B to the comparison circuit in wholesale circuit 23 and creating signal 28 indicating A≦B, [the time slot position of input highway 1 is earlier than the time slot position of output highway 26]. or if they are in the same place.'' This signal 28 indicating A≦B is ANDed with the multiple access time slot display bit in the control memory 25 by an AND gate 29. This creates a "multiple call case" condition.
このようにして作成された指示信号２４は「多元呼でか
つ入力ハイウェイｌのタイムスロット位置が出力のハイ
ウェイ２６のタイムスロット位置より前または同じとこ
ろにある場合」に出力され、このような場合に相当する
出力ハイウェイ２６のタイムスロット位置で選択回路２
２が第二の入力である１フレ一ム分の遅延を有したハイ
ウェイ２７上のタイムスロットを選択する。このように
すると、第４図に示すように出力ハイウェイ９にはタイ
ムスロット順序保存がなされた出力が得られる。The instruction signal 24 created in this way is output when the time slot position of the input highway 1 is before or the same as the time slot position of the output highway 26 in a multi-party call. The selection circuit 2 at the time slot position of the corresponding output highway 26
2 selects a time slot on highway 27 with a delay of one frame, where 2 is the second input. In this way, as shown in FIG. 4, an output in which the time slot order is preserved is obtained on the output highway 9.
なお、多元呼でない場合は上記条件を満足しないために
遅延は付加されず、従来の一面構成の場合と同様の遅延
量になり、二面構成の場合のように増加することはない
。Note that if the call is not a multi-party call, the above condition is not satisfied, so no delay is added, and the amount of delay is the same as in the case of the conventional one-sided configuration, and does not increase as in the case of the two-sided configuration.
また、選択回路２２を制′４１■する部分の障害により
常に一方の入力のみを選択するようになった場合は多元
呼の順序保存は保証できなくなるが、非多元呼について
はパスが接続された状態を保持することができる。In addition, if only one input is always selected due to a failure in the part that controls the selection circuit 22, preservation of the order of multi-party calls cannot be guaranteed, but for non-multiple calls, paths are connected. state can be maintained.
本発明は以上説明したように、必要な場合に１フレ一ム
分の遅延を挿入して多元呼のタイムスロット順序保存を
保証するので、非多元呼への影響がなく、また、障害波
及範囲が狭く、さらに二面構成の場合よりハード量を少
なくする効果がある。As explained above, the present invention guarantees preservation of the time slot order of multiple calls by inserting a delay of one frame when necessary, so that there is no impact on non-multiple calls, and the failure range is is narrower, and has the effect of reducing the amount of hardware compared to a two-sided structure.
第１図は本発明実施例装置の構成を示すブロック構成図
。
第２図は第１図に示す選択制御回路と接続メモリの構成
を示すブロック構成図。
第３図はタイムスロット交換の説明図。
第４図は本発明実施例の動作を示す説明図。
第５図は従来例装置の構成を示すブロック構成図。
１・・・入力ハイウェイ、２．３．２０・・・通話路メ
モリ、４．２２・・・選択回路、５・・・通話路メモリ
書込カウンタ、６．２５・・・制御メモリ、７・・・制
御メモリ続出カウンタ、８・・・セレクタ、９・・・出
力ハイウェイ、１０・・・タイミング回路、２１・・・
遅延回路、２３・・・選択制御回路、２９・・・アンド
ゲート、８０．８１・・・セレクタ。
実施例の全体構成
第１図
実施例の部分構成
第２図
タイムスロットの交換
第３図FIG. 1 is a block configuration diagram showing the configuration of an apparatus according to an embodiment of the present invention. FIG. 2 is a block configuration diagram showing the configuration of the selection control circuit and connection memory shown in FIG. 1. FIG. 3 is an explanatory diagram of time slot exchange. FIG. 4 is an explanatory diagram showing the operation of the embodiment of the present invention. FIG. 5 is a block configuration diagram showing the configuration of a conventional device. DESCRIPTION OF SYMBOLS 1... Input highway, 2.3.20... Communication path memory, 4.22... Selection circuit, 5... Communication path memory writing counter, 6.25... Control memory, 7. ... Control memory successive counter, 8... Selector, 9... Output highway, 10... Timing circuit, 21...
Delay circuit, 23... Selection control circuit, 29... AND gate, 80.81... Selector. Overall structure of the embodiment Fig. 1 Partial structure of the embodiment Fig. 2 Exchange of time slots Fig. 3
Claims (1)
イウェイ（９）との間に介在し、 上記入力ハイウェイから到来する第一の呼を一時記憶す
る通話路メモリと、 第一の呼が多元呼であるときに、この多元呼のそれぞれ
の呼のタイムスロットの順序が保存され、それぞれの呼
のタイムスロット間隔が所望の間隔である第二の多元呼
を編成する呼編成手段とを備えた多元時間スイッチにお
いて、 上記通話路メモリは、一面構成であり、 この通話路メモリから出力される呼をひとつのフレーム
分遅延させる遅延手段と、 第一の呼が非多元であるときは、この呼を上記通話路メ
モリから上記出力ハイウェイに与える手段と、 上記呼編成手段は、第一の呼が多元呼であり、かつ、第
二の多元呼のひとつの呼のタイムスロットが第一の呼の
タイムスロットと同時刻またはこの時刻より後の時刻に
設定されているときは上記通話路メモリからこの呼を選
択し、また、前の時刻に設定されているときは上記遅延
手段からこの呼を選択して上記出力ハイウェイに与える
構成である ことを特徴とする多元時間スイッチ。(1) A communication path memory that is interposed between the input highway (1) and the output highway (9) of the digital exchange and temporarily stores a first call arriving from the input highway, and the first call is a multi-party call. and call organizing means for organizing a second multi-party call, wherein the order of time slots of each call of this multi-party call is preserved and the time slot spacing of each call is a desired interval. In the time switch, the channel memory has a one-sided configuration, and includes a delay means for delaying the call output from the channel memory by one frame, and a delay means for delaying the call output from the channel memory by one frame, and a delay means for delaying the call output from the channel memory by one frame, means for applying the communication path memory to the output highway; and the call organizing means, wherein the first call is a multi-party call, and the time slot of one call of the second multi-party call is the same as the time slot of the first call. If the time is set at the same time as the slot or after this time, this call is selected from the above-mentioned channel memory, and when it is set at the previous time, this call is selected from the above-mentioned delay means. A multi-dimensional time switch characterized in that the switch is configured to provide the output highway with the output highway.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15110786A JPS636995A (en) | 1986-06-26 | 1986-06-26 | Multi-dimensional time switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15110786A JPS636995A (en) | 1986-06-26 | 1986-06-26 | Multi-dimensional time switch |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS636995A true JPS636995A (en) | 1988-01-12 |
Family
ID=15511502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15110786A Pending JPS636995A (en) | 1986-06-26 | 1986-06-26 | Multi-dimensional time switch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS636995A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03181298A (en) * | 1989-12-08 | 1991-08-07 | Matsushita Electric Ind Co Ltd | Time division exchange |
| JPH03181289A (en) * | 1989-12-08 | 1991-08-07 | Matsushita Electric Ind Co Ltd | Time division exchange |
-
1986
- 1986-06-26 JP JP15110786A patent/JPS636995A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03181298A (en) * | 1989-12-08 | 1991-08-07 | Matsushita Electric Ind Co Ltd | Time division exchange |
| JPH03181289A (en) * | 1989-12-08 | 1991-08-07 | Matsushita Electric Ind Co Ltd | Time division exchange |
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