JPS6369315A - Variable delay using cmos circuit - Google Patents
Variable delay using cmos circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳインバータ等のＣＭＯＳ回路を多段接
続して成る遅延装置に関し、例えばビデオディスク、ビ
デオテープレコーダ等の再生ビデオ信号の時間軸変動を
補正する時間軸補正装置等に用いることができるもので
ある。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a delay device formed by connecting CMOS circuits such as CMOS inverters in multiple stages. This can be used in a time axis correction device and the like.
（発明の概要〕
本発明は、多段接続されたＣＭＯＳ回路から成り入力信
号が供給される第１の遅延回路と、多段接続されたＣＭ
ＯＳ回路から成り所定周波数の基準信号が供給される第
２の遅延回路と、多段接続されたＣＭＯＳ回路から成り
所定の電源電圧が供給され上記基準信号が供給される第
３の遅延回路と、上記第２の遅延回路の出力信号と上記
第３の遅延回路の出力信号とによって交互に反転される
フリップフロップ回路とを設け、上記第２又は第３の遅
延回路の出力信号と上記フリップフロップ回路の出力信
号とを加算し、この加算出力信号と制御ｌ信号とを比較
し、その比較出力電圧を上記第１及び第２の遅延回路に
電ａ電圧として供給することにより、ＣＭＯＳ回路の温
度特性に起因する遅延時間の変動を補償すると共に、制
御電圧と遅延時間との関係に直線性を持たせるように成
し、さらに制御範囲を広げるようにしたＣＭＯＳ回路を
用いた可変遅延装置を提供するものである。(Summary of the Invention) The present invention comprises a first delay circuit which is made up of multi-stage connected CMOS circuits and to which an input signal is supplied, and a multi-stage connected CMOS circuit.
a second delay circuit made of an OS circuit and supplied with a reference signal of a predetermined frequency; a third delay circuit made of a multi-stage connected CMOS circuit supplied with a predetermined power supply voltage and supplied with the reference signal; A flip-flop circuit is provided in which the output signal of the second delay circuit and the output signal of the third delay circuit are alternately inverted, and the output signal of the second or third delay circuit and the flip-flop circuit are inverted alternately. By adding the output signal and comparing the added output signal and the control l signal, and supplying the comparison output voltage to the first and second delay circuits as the electric voltage, the temperature characteristics of the CMOS circuit can be adjusted. To provide a variable delay device using a CMOS circuit, which compensates for fluctuations in delay time caused by the problem, provides linearity to the relationship between control voltage and delay time, and widens the control range. It is.
一般に、ビデオディスクプレーヤやビデオテープレコー
ダ等においては、ＦＭ変調されてディスクやテープ等に
記録されたビデオ信号を再生する際に、時間軸変動、い
わゆるジッタが生じる。従って良好な再生画像を得るた
めには、再生信号の時間軸補正を行って、ジッタを除去
することが必要とされる。Generally, in a video disk player, a video tape recorder, etc., when reproducing an FM-modulated video signal recorded on a disk, tape, etc., time axis fluctuations, so-called jitter, occur. Therefore, in order to obtain a good reproduced image, it is necessary to correct the time axis of the reproduced signal to remove jitter.
そこで、本出願人は実願昭６０−１８６８７１号により
ＣＭＯＳインバータを多段接続して成る可変遅延回路を
用いた時間軸補正装置を提案した。Therefore, the present applicant proposed a time base correction device using a variable delay circuit formed by connecting CMOS inverters in multiple stages in Utility Application No. 186871/1987.
このようなＣＭＯＳインバータを多段接続して成る可変
遅延回路は、電源電圧の変化に応じて第８図に示すよう
に遅延時間が変化する特性を有している。このような特
性は、ＣＭＯＳインバータのオン・オフ出力の立上りや
立下りに生ずる時定数曲線が電源電圧の変化に応じて変
化する、即ち容量負荷の電圧が次段のＣＭＯＳインバー
タのスレッショルドレベルに達するまでの時間が電源電
圧に応じて変化することにより生じるものである。A variable delay circuit formed by connecting such CMOS inverters in multiple stages has a characteristic that the delay time changes as shown in FIG. 8 in response to changes in the power supply voltage. These characteristics mean that the time constant curve that occurs at the rise and fall of the on/off output of the CMOS inverter changes in response to changes in the power supply voltage, that is, the voltage of the capacitive load reaches the threshold level of the next stage CMOS inverter. This is caused by the time taken to change depending on the power supply voltage.
上述したＣ Ｍ ＯＳインバータを多段接続して成る可
変遅延回路は、その温度特性によって遅延時間が大きく
変化する欠点がある。また電源電圧（遅延時間制御電圧
）と遅延時間との関係は第８図に示すように非直線性を
有している。The variable delay circuit formed by connecting the above-mentioned CMOS inverters in multiple stages has a drawback that the delay time varies greatly depending on its temperature characteristics. Further, the relationship between the power supply voltage (delay time control voltage) and the delay time has non-linearity as shown in FIG.
そこで本出願人は特願昭６１−４９９９４号により温度
特性の影響を除去すると共に、制御電圧に対して遅延時
間を直線的に変化させるようにしたＣＭＯＳ回路を用い
た可変遅延装置を提案した。Therefore, in Japanese Patent Application No. 61-49994, the present applicant proposed a variable delay device using a CMOS circuit that eliminates the influence of temperature characteristics and changes the delay time linearly with respect to the control voltage.
第６図は上記出願に係るＣＭＯＳ回路を多段接続して成
る可変遅延装置の実施例を示すもので、第７図は第６図
のＡ、Ｂ、Ｃ点における信号波形を示すものである。FIG. 6 shows an embodiment of a variable delay device formed by connecting CMOS circuits in multiple stages according to the above application, and FIG. 7 shows signal waveforms at points A, B, and C in FIG.
第６図において、第１の遅延回路１は例えば３００００
段のＣＭＯＳインバータ２を縦続的に接続して成り、そ
の制御可能な最大遅延時間差は例えば４０μｓｅｃのも
のが用いられている。この遅延回路１には入力端子３よ
り入力信号Ｓ、が供給される。この入力信号Ｓｌは例え
ばビデオディスクプレーヤのピックアンプ装置から得ら
れるＦ Ｍ変調された再生ビデオ信号であってよく、そ
の中心周波数は例えば８．５ＭＨ２である。この遅延回
路１から出力端子４に得られる遅延された信号Ｓ２は例
えば後段の復調回路等を含む信号処理回路に送られる。In FIG. 6, the first delay circuit 1 has, for example, 30,000
The CMOS inverter 2 of each stage is connected in series, and the maximum controllable delay time difference is, for example, 40 μsec. An input signal S is supplied to this delay circuit 1 from an input terminal 3. This input signal Sl may be, for example, an FM modulated reproduced video signal obtained from a pick amplifier device of a video disc player, and its center frequency is, for example, 8.5 MH2. A delayed signal S2 obtained from the delay circuit 1 at the output terminal 4 is sent to a signal processing circuit including, for example, a subsequent demodulation circuit.
一方、基準信号発生回路５は第７図Ａに示すような所定
周波数、例えば１．５・ＭＨｚの矩形波基準信号を発生
して第２の遅延回路６に供給する。この遅延回路６はＣ
ＭＯＳインバータ２を多段接続して成るものが用いられ
、第１の遅延回路１と共に共通のワンチップ内に構成さ
れている。従って、第１及び第２の遅延回路１．６は互
いに等しい温度特性を持つことになる。また第２の遅延
回路６におけるＣＭＯＳインバータ２の接続段数は、第
１の遅延回路ｌの３００００段に対して例えば数１００
段程置きなっている。On the other hand, the reference signal generation circuit 5 generates a rectangular wave reference signal of a predetermined frequency, for example, 1.5.MHz, as shown in FIG. 7A, and supplies it to the second delay circuit 6. This delay circuit 6 is C
An MOS inverter 2 connected in multiple stages is used, and is configured together with the first delay circuit 1 in a common chip. Therefore, the first and second delay circuits 1.6 have equal temperature characteristics. Further, the number of connected stages of the CMOS inverter 2 in the second delay circuit 6 is, for example, several hundred compared to 30,000 stages in the first delay circuit l.
There are several steps.
この第２の遅延回路６から得られる第７図Ｂに示す遅延
された基準信号は同図への基準信号と共に排他的論理和
回路７に加えられる。従つて、この排他的論理和回路７
より第７図Ｃに示すような第２の遅延回路６の遅延時間
に応じたパルス幅を持つパルス信号が得られる。このパ
ルス信号はローパスフィルタ８を通じて電圧信号■、に
変換された後、比較回路９に加えられて端子ｌＯから加
えられる制御信号■いとレベル比較される。この制御信
号ＶＣＩは例えば上記再生ビデオ信号から検出された時
間軸エラー信号である。The delayed reference signal shown in FIG. 7B obtained from this second delay circuit 6 is applied to the exclusive OR circuit 7 together with the reference signal shown in FIG. Therefore, this exclusive OR circuit 7
As a result, a pulse signal having a pulse width corresponding to the delay time of the second delay circuit 6 as shown in FIG. 7C is obtained. This pulse signal is converted into a voltage signal (2) through a low-pass filter 8, and then applied to a comparator circuit 9 where it is level-compared with a control signal (2) applied from a terminal 1O. This control signal VCI is, for example, a time axis error signal detected from the reproduced video signal.
上記比較回路９から得られる比較出力電圧ＶＣＩは第１
及び第２の遅延回路１．６に電源電圧、即ち遅延時間制
御信号ＶＣ１として加えられる。The comparison output voltage VCI obtained from the comparison circuit 9 is the first
and is applied to the second delay circuit 1.6 as a power supply voltage, that is, a delay time control signal VC1.
上述した構成及び動作によれば、ローパスフィルタ８か
ら得られる第２の遅延回路６の遅延時間に応じたレベル
を有する電圧信号ｖ１はまた第１の遅延回路１の遅延時
間を検出したものとなる。According to the above-described configuration and operation, the voltage signal v1 obtained from the low-pass filter 8 and having a level corresponding to the delay time of the second delay circuit 6 also becomes a signal obtained by detecting the delay time of the first delay circuit 1. .
これと共に上記信号■ヨと制御信号■。、とが等しくな
るように制御ループが動作することにより、第１の遅延
回路ｌの温度特性に基づく遅延時間の変化を補償するこ
とができると共に、制御信号■。。Along with this, the above-mentioned signal ■Yo and control signal ■. By operating the control loop so that , and are equal, it is possible to compensate for changes in the delay time based on the temperature characteristics of the first delay circuit l, and the control signal ■. .
と遅延時間との関係に直線性を持たせることができる。It is possible to provide linearity to the relationship between and the delay time.
以上はＣＭＯＳインバータ２を多段接続して成る遅延回
路ｌ、６を用いた場合の実施例について述べたが、イン
バータ以外のＣＭＯＳ回路を多段接続して遅延回路を構
成することも可能である。The embodiment described above uses delay circuits 1 and 6 formed by connecting CMOS inverters 2 in multiple stages, but it is also possible to configure a delay circuit by connecting CMOS circuits other than inverters in multiple stages.
上述した第６図の回路では、ＣＭＯＳインバータ２のス
レッショルド電圧ｖｔｎや温度特性等にばらつきがある
と、遅延時間の制御範囲が制限されると言う問題がある
０例えば第６図の遅延回路１が、制御信号ｖｃ！が３〜
５ｖの間で制御されるものとし、また第９図に示すよう
に、上記スレッショルド電圧ｖＴＭによって遅延時間が
ＴＸ Ｔａの範囲で制御可能であり、温度特性によっ
て遅延時間がＴ ＩＴ ｓの範囲で制御可能であるもの
とする。このような場合、遅延回路１は、２つの制御可
能範囲Ｔ ｔ −Ｔ ａとＴＩ Ｔ３との共通の範囲
Ｔ ＊ Ｔ ａの狭い範囲でしか使用することができ
ないことになる。従来は制御範囲を広げるためにＣＭＯ
Ｓインバータの段数を増やしていたため、製造コストの
上昇を招いていた。尚、第６図の回路は温度変化に対し
て遅延時間を一定に制御することはできるが、温度特性
のばらつきについては補償することはできない。The circuit shown in FIG. 6 described above has a problem in that the control range of the delay time is limited if there are variations in the threshold voltage vtn, temperature characteristics, etc. of the CMOS inverter 2. For example, the delay circuit 1 shown in FIG. , control signal vc! 3~
5V, and as shown in FIG. 9, the delay time can be controlled in the range of TXTa by the threshold voltage vTM, and the delay time can be controlled in the range of TITs by the temperature characteristics. It shall be possible. In such a case, the delay circuit 1 can only be used within a narrow range of the common range T*Ta of the two controllable ranges T t -Ta and TIT3. Conventionally, CMO was used to expand the control range.
The increase in the number of S inverter stages led to an increase in manufacturing costs. Note that although the circuit shown in FIG. 6 can control the delay time to be constant against temperature changes, it cannot compensate for variations in temperature characteristics.
本発明においては、多段接続されたＣＭＯＳ回路から成
り、入力信号が供給される第１の遅延回路と、所定周波
数の基準信号を発生する回路と、多段接続されたＣＭＯ
Ｓ回路から成り上記基準信号が供給される第２の遅延回
路と、所定の遅延時間を有し、多段接続されたＣＭＯＳ
回路から成り、所定の電源電圧が供給され、上記基準信
号が供給される第３の遅延回路と、上記第２の遅延回路
の出力信号と上記第３の遅延回路の出力信号とによって
交互に反転されるフリップフロップ回路と、上記第２又
は第３の遅延回路の出力信号と上記フリップフロップ回
路の出力信号とを加算する手段と、上記加算手段の出力
信号と制御信号とを比較し、その比較出力電圧を上記第
１及び第２の遅延回路に電源電圧として供給する比較回
路とを設けている。In the present invention, the first delay circuit is composed of CMOS circuits connected in multiple stages, and includes a first delay circuit to which an input signal is supplied, a circuit for generating a reference signal of a predetermined frequency, and a CMOS circuit connected in multiple stages.
a second delay circuit consisting of an S circuit and supplied with the reference signal; and a CMOS having a predetermined delay time and connected in multiple stages.
a third delay circuit to which a predetermined power supply voltage is supplied and the reference signal is supplied, and an output signal of the second delay circuit and an output signal of the third delay circuit are alternately inverted. a flip-flop circuit, a means for adding the output signal of the second or third delay circuit and the output signal of the flip-flop circuit, and comparing the output signal of the adding means and the control signal; and a comparison circuit that supplies the output voltage to the first and second delay circuits as a power supply voltage.
〔作用〕 。[Effect].
上記第２の遅延回路の出力信号と上記第３の遅延回路の
出力信号とを位相比較することによって、ＣＭＯＳ回路
のばらつきを吸収することができる。By comparing the phases of the output signal of the second delay circuit and the output signal of the third delay circuit, variations in the CMOS circuit can be absorbed.
また第１の遅延回路の遅延時間の制御範囲をばらつきを
生じる種々のファクタで夫々規制される制御範囲のうち
の最小の大きさと成すことができる。Further, the control range of the delay time of the first delay circuit can be set to the minimum size among the control ranges regulated by various factors that cause variations.
またフリップフロップ回路を用いて位相検波器を構成し
ているので、θ°の位相差を中心にした広い範囲に亘る
位相検波を行うことができる。Furthermore, since the phase detector is configured using a flip-flop circuit, phase detection can be performed over a wide range centered on the phase difference of θ°.
第１図は本発明の実施例を示し、第６図と同一部分には
同一符号が付されている。FIG. 1 shows an embodiment of the present invention, and the same parts as in FIG. 6 are given the same reference numerals.
本実施例においては、第３の遅延回路１１と、インバー
タ１２．１３と、第１及び第２のフリップフロップ回路
１４．１５と、抵抗Ｒ，、Ｒ１とが設けられており、他
の部分は第６図と同一に構成されている。In this embodiment, a third delay circuit 11, an inverter 12.13, first and second flip-flop circuits 14.15, and resistors R, R1 are provided, and other parts are The structure is the same as that in FIG.
上記第３の遅延回路１１はＣＭＯＳインバータ２を上記
第２の遅延回路６と同じ段数で多段接続して成るもので
、一定の電源電圧ＶＣ３が加えられ且つ第１、第２の遅
延回路１．６と共通のワンチップに構成されている。こ
の電圧ＶＣ３は、遅延回路６．１１の遅延時間が最小と
なる゛大きさ、即ち、制御範囲における最大電圧に選ば
れている。例えば第９図について前述したように制御範
囲が３〜５■の場合は■。、＝５■に選ばれる。The third delay circuit 11 is formed by connecting CMOS inverters 2 in the same number of stages as the second delay circuit 6, and is supplied with a constant power supply voltage VC3 and connected to the first and second delay circuits 1. It is configured on a single chip, which is common to 6. This voltage VC3 is selected to have a magnitude that minimizes the delay time of the delay circuit 6.11, that is, the maximum voltage in the control range. For example, as described above with reference to FIG. 9, if the control range is 3 to 5 ■, then ■. , =5■ is selected.
フリップフロップ回路１４は遅延回路６０Ｂ点における
出力信号の立上りでリセットされると共に、遅延回路１
１の０点における出力信号をインバータ１２で反転した
信号、即ち０点の信号の立下りでセットされる。またフ
リップフロップ１５は０点の信号の立上りでセントされ
ると共に、Ｂ点の信号をインバータ１３で反転した信号
、即ちＢ点の信号の立下りでリセットされる。フリップ
フロップ回路１４のＱ、出力信号とフリップフロップ回
路１５のＱ２出力信号とは夫々抵抗Ｒ２、Ｒ８を介して
Ｄ点で加算され、この加算出力信号がローパスフィルタ
８に加えられる。The flip-flop circuit 14 is reset at the rise of the output signal at the delay circuit 60B point, and the flip-flop circuit 14 is reset at the rising edge of the output signal at the delay circuit 60B point.
It is set at the falling edge of the signal obtained by inverting the output signal at the 0 point of 1 by the inverter 12, that is, the signal at the 0 point. Further, the flip-flop 15 is set at the rising edge of the signal at point 0, and is reset at the falling edge of the signal at point B, which is the signal obtained by inverting the signal at point B by the inverter 13. The Q output signal of the flip-flop circuit 14 and the Q2 output signal of the flip-flop circuit 15 are added at point D via resistors R2 and R8, respectively, and this added output signal is applied to the low-pass filter 8.
上記フリップフロップ回路１４．１５、インバーター２
．１３、抵抗Ｒ＋ 、Ｒ１及びローパスフィルタ８によ
り、差動型位相検波回路１６が構成されている。The above flip-flop circuit 14.15, inverter 2
．． 13, resistor R+, R1, and low-pass filter 8 constitute a differential phase detection circuit 16.
今、Ａ点の基準信号の周期をＴ ＊ 、Ｖ ｃｔ ＝
Ｖ Ｃ３のときの遅延回路１１の前述した最小遅延時間
をＴ０８、遅延回路６の変化する遅延時間をＴｃ、遅延
回路６．１１のＣＭＯＳインバータ２の段数をｎ、遅延
回路１のＣＭＯＳインバータ２の段数をＮ、遅延回路ｌ
の遅延時間をＴイ、Ｖｃ：＋＝５Ｖとすると、
”ｒｘ ＝ ’ｒｃ Ｘ −−−−−・・−ｍ−−−・
−・−−−（１）Ｉ
となる。そしてＶｃ８が最大値ＶＣ３となったとき上記
（２）式は、
Ｖ、 ＝ ２．５ ’−−−−・・・・・・−・・・
・・・・・・−・（３）となる。このとき、■１はＣＭ
ＯＳインバータ２の遅延量と無関係に一定となる。また
Ｔｃが変化したときの差動型位相検波回路１６の検波感
度Ｓは、
Ｔ寓
となる。ここでＴ、は一定であるから検波感度ＳはＣＭ
ＯＳインバータ２の特性に関係な（一定となる。従って
、比較回路９により、■、とＶＣＩとの差■。を得、こ
の■。を遅延回路１．６にフィードバックすることによ
り、このフィードバックループのゲインが充分であれば
、ＶＣＩに対するＴ。Now, the period of the reference signal at point A is T*, V ct =
The above-mentioned minimum delay time of the delay circuit 11 when V C3 is T08, the varying delay time of the delay circuit 6 is Tc, the number of stages of the CMOS inverter 2 of the delay circuit 6.11 is n, and the number of stages of the CMOS inverter 2 of the delay circuit 1 is Number of stages is N, delay circuit l
If the delay time of is T, and Vc: +=5V, then ``rx = 'rc
-・---(1)I becomes. When Vc8 reaches the maximum value VC3, the above equation (2) is as follows: V, = 2.5'
......-(3). At this time, ■1 is a commercial
It remains constant regardless of the amount of delay of the OS inverter 2. Further, when Tc changes, the detection sensitivity S of the differential phase detection circuit 16 becomes T. Here, since T is constant, the detection sensitivity S is CM
(constant) related to the characteristics of the OS inverter 2. Therefore, the comparator circuit 9 obtains the difference between ■ and VCI, and feeds this ■ back to the delay circuit 1.6 to complete this feedback loop. If the gain of T is sufficient for VCI.
はリニアになる。またＣＭＯＳインバータ２の温度特性
やスレッショルド電圧■？□等にばらつきがあればＴＨ
ＩＮもばらつくので、上記（２）式における’ｒｃ−’
ｒ□８によってばらつきが吸収される。becomes linear. Also, the temperature characteristics and threshold voltage of CMOS inverter 2? TH if there is variation in □ etc.
Since IN also varies, 'rc-' in the above equation (2)
Variations are absorbed by r□8.
第２〜４図は第１図におけるＢ点、０点、Ｑ、、Ｑ２及
びＤ点の各出力信号のタイミングチャートを示すもので
、第２図はＢ点の信号と０点の信号とが同相の場合を示
し、第３図はＢ点の信号が０点の信号よりＴ１だけ遅れ
た場合を示し、第４図はＢ点の信号が０点の信号よりＴ
！たけ進んだ場合を示している。Figures 2 to 4 show timing charts of the output signals of points B, 0, Q, Q2, and D in Figure 1, and Figure 2 shows the timing charts of the output signals of point B and 0. Figure 3 shows the case where the signal at point B lags the signal at point 0 by T1, and Figure 4 shows the case where the signal at point B lags the signal at point 0 by T1.
! This shows the case where the progress has been made.
第２のようにＢ点の信号と０点の信号とが同相の場合は
、両者の和であるＤ点の信号には基準信号の周波数成分
が現われず、このとき■、は２．５■となる。またＢ点
の信号と０点の信号とのずれ量Ｔ＋、Ｔｚに応じて■、
が２．５■を中心にして増大又は減少することになる。If the signal at point B and the signal at point 0 are in phase as in the second case, the frequency component of the reference signal does not appear in the signal at point D, which is the sum of both, and in this case ■, is 2.5■ becomes. Also, depending on the deviation amount T+, Tz between the signal at point B and the signal at point 0, ■,
will increase or decrease around 2.5■.
即ち、この差動型位相検波器１６は２つの入力信号の位
相差がθ″のときを中心に位相検波することが可能とな
る。その場合、検波範囲を一１８０″〜十ｉｓｏ”とす
ることができる、また２つのフリップフロップ回路１４
．１５を用いているので、Ｂ点の信号と０点の信号とが
同相のとき第２図のように、Ｑ、出力信号とＱ２出力信
号とが打消し合ってＤ点の出力信号には基準信号のキャ
リア成分が現れない、このためこの位相検波器１６を２
つの入力信号の位相差が少い部分で用いれば、Ｄ点の出
力信号のキャリア成分が抑圧されるので、後段のローパ
スフィルタ８の負担が軽くなり、その構成を簡単にする
ことができる。That is, this differential phase detector 16 can perform phase detection centered on when the phase difference between two input signals is θ''. In this case, the detection range is set to 180'' to 10 iso''. Also, two flip-flop circuits 14
．． 15 is used, so when the signal at point B and the signal at point 0 are in phase, as shown in Figure 2, the output signal Q and the output signal Q2 cancel each other out, and the output signal at point D has the reference value. The carrier component of the signal does not appear, so this phase detector 16 is
If used in a portion where the phase difference between the two input signals is small, the carrier component of the output signal at point D is suppressed, so the burden on the low-pass filter 8 at the subsequent stage is lightened, and its configuration can be simplified.
また第２〜４図及び第７図では基準信号のデユーティ比
が５０％の場合であるが、上記位相検波器１６は基準信
号のデユーディ比がずれた場合も用いることができる。Further, although FIGS. 2 to 4 and FIG. 7 show cases where the duty ratio of the reference signal is 50%, the phase detector 16 can also be used when the duty ratio of the reference signal deviates.
第５図Ａは上記Ｑ１出力信号を積分した場合の検波電圧
と位相との関係を示し、同図Ｂは上記Ｑ８出力信号を積
分した場合の検波電圧と位相との関係を示し、同図Ｃは
Ｑ、出力信号とＱ２出力信号との和を積分した電圧Ｖ、
と位相との関係を示す。Figure 5A shows the relationship between the detected voltage and phase when the Q1 output signal is integrated, Figure B shows the relationship between the detected voltage and phase when the Q8 output signal is integrated, and Figure C shows the relationship between the detected voltage and phase when the Q8 output signal is integrated. is Q, the voltage V that is the integral of the sum of the output signal and the Q2 output signal,
shows the relationship between and phase.
同図Ａ、Ｂの点線で示すカーブは基準信号のデユーティ
比が５０％の場合を示し、実線で示すカーブは基準信号
のデユーティ比が３：４の割合でずれた場合を示してい
る。同図Ｃから明らかなように、デユーティ比がずれた
場合は検波範囲が若干狭くなる程度で実用上は支障なく
使用することができる。The curves shown by dotted lines in A and B in the figure show the case where the duty ratio of the reference signal is 50%, and the curves shown by the solid line show the case where the duty ratio of the reference signal deviates at a ratio of 3:4. As is clear from C in the figure, when the duty ratio deviates, the detection range becomes slightly narrower, and it can be used practically without any problem.
尚、第１図の実施例においては、２個のフリップフロッ
プ回路１４．１５のうちの一方を省略して、フリップフ
ロップ回路１４又は１５のＱ１出力信号又はＱ：出力信
号とＢ点又は０点の信号とを加算するようにしてもよい
、またフリップフロップ回路１４．１５のセット信号と
リセント信号とを入れ替えてもよい。In the embodiment shown in FIG. 1, one of the two flip-flop circuits 14 and 15 is omitted, and the Q1 output signal or Q: output signal of the flip-flop circuit 14 or 15 and the B point or 0 point are used. The set signal and the recent signal of the flip-flop circuits 14 and 15 may be exchanged.
本実施例においては、第１の遅延回路１がメイン遅延回
路、第２の遅延回路６が制御用遅延回路、第３の遅延回
路１２が標準モニタ用遅延回路として夫々機能すること
になる。そして本発明においては上記標準モニタの出力
と上記制御用遅延回路の出力とを位相比較することによ
って、ＣＭＯＳインバータ２のばらつきを吸収するよう
にしている。In this embodiment, the first delay circuit 1 functions as a main delay circuit, the second delay circuit 6 functions as a control delay circuit, and the third delay circuit 12 functions as a standard monitor delay circuit. In the present invention, variations in the CMOS inverter 2 are absorbed by comparing the phases of the output of the standard monitor and the output of the control delay circuit.
従って、本実施例によれば、遅延回路１の遅延時間Ｔ、
の絶対値はばらつくもののＶＣＩ対ｖＭをリニアにする
ことができると共に、ＣＭＯＳインバータ２のばらつき
を大幅に吸収することができ、これによってその接続段
数を大幅に削減することができる。また遅延回路１の遅
延時間Ｔ。の制御範囲を、ばらつきを生じる種々のファ
クタで夫々規制される制御範囲のうち最小の大きさと成
すことができる。例えば第９図の場合では（ＴＩ Ｔ
３）＞ （Ｔ！ Ｔａ ）であれば、制御範囲をＴ
２−Ｔ、とすることができ、従来の制御範囲Ｔｔ −Ｔ
、より広げることができる。またフリップフロップ回路
を用いて位相検波回路を構成しているので、０″の位相
差を中心にした広い範囲に亘る位相検波を行うことがで
きる。Therefore, according to this embodiment, the delay time T of the delay circuit 1,
Although the absolute value of VCI varies, it is possible to make the VCI vs. vM linear, and variations in the CMOS inverter 2 can be largely absorbed, thereby making it possible to significantly reduce the number of connected stages. Also, the delay time T of the delay circuit 1. The control range can be set to the minimum size among the control ranges each regulated by various factors that cause variations. For example, in the case of Figure 9 (TI T
3) If > (T! Ta), set the control range to T
2-T, and the conventional control range Tt -T
, can be expanded further. Furthermore, since the phase detection circuit is configured using a flip-flop circuit, phase detection can be performed over a wide range centered on a phase difference of 0''.
ＣＭＯ３回路を多段接続して成る遅延回路の制御電圧遅
延時間特性をリニアにすることができる。Control voltage delay time characteristics of a delay circuit formed by connecting three CMO circuits in multiple stages can be made linear.
またＣＭＯ３回路のばらつきを大幅に吸収することがで
きるので、ＣＭＯ３回路の接続段数を大幅に削減して、
歩留りを改善し、製造コストを下げることができる。さ
らにまたフリップフロップ回路を用いて位相検波回路を
構成しているので、０＠の位相差を中心にした広い範囲
に亘る位相検波を行うことができる。In addition, since it is possible to largely absorb variations in the CMO3 circuit, the number of connected stages of the CMO3 circuit can be significantly reduced.
Yields can be improved and manufacturing costs reduced. Furthermore, since the phase detection circuit is configured using a flip-flop circuit, phase detection can be performed over a wide range centered on the phase difference of 0@.
第１図は本考案の実施例を示すブロック回路図、第２〜
４図は第１図のタイミングチャート、第５図は第１図の
位相検波特性図、第６図はＣＭＯＳインバータを多段接
続して成る遅延回路を用いた可変遅延装置の従来例を示
すブロック回路図、第７図は第１図の要部の信号波形図
、第８図はＣＭＯＳインバータの多段接続回路の電源電
圧に対する伝搬遅延時間の特性を示すグラフ、第９図は
ＣＭＯＳインバータのばらつきにより制御範囲が制限さ
れることを説明するための図である。
なお図面に用いた符号において、
１・・・・−・・・・・・−・・・・・・・第１の遅延
回路６・・・−・・−・・−・・・−・・・・第２の遅
延回路１１ ・・・・・・・−・・・・−・第３の遅
延回路５・・・・・−・−・・・−・・・・−・基準信
号発生回路１４．１５・・・−・・・・〜・フリップフ
ロップ回路２８、ｈ・・−・・−・・・・抵抗
９・−・・・・・・−・−・・・・−・−比較回路であ
る。Fig. 1 is a block circuit diagram showing an embodiment of the present invention;
Fig. 4 is a timing chart of Fig. 1, Fig. 5 is a phase detection characteristic diagram of Fig. 1, and Fig. 6 is a block circuit showing a conventional example of a variable delay device using a delay circuit formed by connecting CMOS inverters in multiple stages. Fig. 7 is a signal waveform diagram of the main part of Fig. 1, Fig. 8 is a graph showing the characteristics of propagation delay time with respect to power supply voltage of a multistage connection circuit of CMOS inverters, Fig. 9 is controlled by variation of CMOS inverter. FIG. 6 is a diagram for explaining that the range is limited. In addition, in the symbols used in the drawings, 1...--...--... First delay circuit 6...--...--...--...-...・・Second delay circuit 11 ・・・・・・・−・・・・Third delay circuit 5・・・・・−・−・・・・Reference signal generation circuit 14.15...--Flip-flop circuit 28, h...-Resistor 9--Comparison It is a circuit.
Claims (1)
供給される第１の遅延回路と、 所定周波数の基準信号を発生する回路と、 多段接続されたＣＭＯＳ回路から成り、上記基準信号が
供給される第２の遅延回路と、 多段接続されたＣＭＯＳ回路から成り、所定の電源電圧
が供給され、上記基準信号が供給される第３の遅延回路
と、 上記第２の遅延回路の出力信号と上記第３の遅延回路の
出力信号とによって交互に反転される第１のフリップフ
ロップ回路と、 上記第２又は第３の遅延回路の出力信号と上記第１のフ
リップフロップ回路の出力信号とを加算する手段と、 上記加算手段の出力信号と制御信号とを比較し、その比
較出力電圧を上記第１及び第２の遅延回路に電源電圧と
して供給する比較回路とを具備して成るＣＭＯＳ回路を
用いた可変遅延装置。 ２、上記第２の遅延回路の出力信号と上記第３の遅延回
路の、出力信号とによって交互に且つ上記第１のフリッ
プフロップ回路とは異るタイミングで反転される第２の
フリップフロップ回路を設け、 上記第１のフリップフロップ回路の出力信号と上記第２
のフリップフロップ回路の出力信号とを上記加算手段に
供給するようにした特許請求の範囲第１項に記載のＣＭ
ＯＳ回路を用いた可変遅延装置。[Claims] 1. A first delay circuit which is made up of CMOS circuits connected in multiple stages and to which an input signal is supplied, a circuit which generates a reference signal of a predetermined frequency, and a CMOS circuit which is connected in multiple stages, a second delay circuit to which the reference signal is supplied; a third delay circuit consisting of multi-stage connected CMOS circuits, to which a predetermined power supply voltage is supplied and to which the reference signal is supplied; and a third delay circuit to which the reference signal is supplied. a first flip-flop circuit whose output signal is alternately inverted by the output signal of the circuit and the output signal of the third delay circuit; and the output signal of the second or third delay circuit and the output signal of the first flip-flop circuit. and a comparison circuit that compares the output signal of the addition means with the control signal and supplies the comparison output voltage to the first and second delay circuits as a power supply voltage. A variable delay device using a CMOS circuit consisting of: 2. A second flip-flop circuit that is alternately inverted by the output signal of the second delay circuit and the output signal of the third delay circuit and at a timing different from that of the first flip-flop circuit. an output signal of the first flip-flop circuit and an output signal of the second flip-flop circuit;
CM according to claim 1, wherein the output signal of the flip-flop circuit is supplied to the adding means.
Variable delay device using OS circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214873A JPS6369315A (en) | 1986-09-11 | 1986-09-11 | Variable delay using cmos circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214873A JPS6369315A (en) | 1986-09-11 | 1986-09-11 | Variable delay using cmos circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6369315A true JPS6369315A (en) | 1988-03-29 |
Family
ID=16662977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61214873A Pending JPS6369315A (en) | 1986-09-11 | 1986-09-11 | Variable delay using cmos circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6369315A (en) |
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