JPS6366791A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置の改良に関し、特に、高集
積化のためのビット線構造の改良に関する。

［従来の技術］ 第３図は、たとえば、１９８６年の国際固体回路会議（
Ｉ　５ＳＣＣ８６）の講演番号ＦＡＭ１９゜５において
提案された高集積ダイナミック型半導体記憶装置のビッ
ト線の接続構造を示す回路図である。

第３図において、ｌａ、ｌｂはメモリセル、２ａ、　　
２ｂ、２ｃ、２ｄはメモリセルに接続された１層目のビ
ット線（以下「セグメントビット線」という）　、３ａ
、３ｂ、３ｃ、３ｄはセンスアンプとセグメントビット
線とを接続する２層目のビット線（以下「グローバルビ
ット線」という）、４．５，６．７．８，９．１０．１
１はスイッチング素子、１２ａ、１２ｂはセンスアンプ
、１３゜１４、．１５．１６．１７．１８はワード線、
１９゜２０はセグメントセレクト信号、５１はダミーセ
ルである。

一方、第４図は、従来の通常の折返しビット線構造のメ
モリセルの平面図である。図において、２１は１ビツト
のメモリセル、２２はビット線、２３．２４はワード線
である。第４図の構成では、メモリセル１ビツトの領域
に、２本のワード線を通す必要があり、このことがメモ
リセルの平面積の縮小を制限していた。

これに対して、第３図の構成では、折返しビット線構造
の利点を損なわずに、ワード線とビット線との交点ごと
にセルを形成することによって高集積化を目脂している
。第３図において、メモリセルはスイッチング素子５と
７とで２つのブロックに分割されている。メモリセルは
セグメントビット線とワード線との交点ごとに配置され
ている。

ワード線１３で左側のブロックのメモリセルが選択され
ると、メモリセルｌａ、ｌｂの記憶情報は、セグメント
ビット線２ａ、２ｂに読出される。このとき、スイッチ
ング素子４．６，１０．１１を遮断状態にし、スイッチ
ング素子５．　７．　８．　９を導通状態にすると、メ
モリセル１ａはセンスアンプ１２ａに、メモリセル１ｂ
はセンスアンプ１２ｂに、それぞれ、接続される。した
がって、メモリセルｌａ、ｌｂの情報は、それぞれ、セ
ンスアンプ１２ａ、１２ｂによって増幅され、読出しと
再書込みが行なわれる。メモリセルの左側のブロックを
選択するときには、スイッチング素子４゜６．１０．１
１を導通状態にし、スイッチング素子５．　７．　８．
　９を遮断状態にすると、同様にして、選択された２つ
のメモリセルの情報が両側のセンスアンプによって増幅
される。

センスアンプ１２ａは、２つの入力端子２５゜２６に生
じた電位差を増幅する機能を持つ。一方、ビット線にチ
ップ内のクロック信号等のカップリングノイズが乗って
も、ビット線３ｅ、３ｆは互いに近接しているため、ビ
ット線３ｅ、３ｆの拾うカップリングノイズは同相とな
り、センスアンプ１２ａの動作を妨げない。つまり、こ
の第３図に示す構成の回路は、ビット線とワード線の交
点にメモリセルが形成できるというオーブンビット線構
造と同様の高集積性と、ノイズに強いという折返しビッ
ト線構造の特徴とを兼備することを狙いとしている。

［発明が解決しようとする問題点］ しかしながら、センスアンプ１２ａの入力端子２５には
グルーパルビット線３ｅとセグメントビット線２ａの２
つのビット線が接続され、入力端子２６にはグルーパル
ビット線３ｆだけが接続された構造であるため、セグメ
ントビット線２ａで□拾ったカップリングノイズは相殺
されない。したがって、上記説明した構成のものは、従
来の通常の折返しビット線構造の回路に比べてノイズ耐
性において劣り、また、センスアンプの２つの端子に付
く負荷容量がアンバランスとなるため、センスアンプ感
度が劣化するという問題がある。

この発明は、上記のような問題点を解消するためになさ
れたもので、オーブンビット線構成と同様の集積度を保
ったまま、上記従来例のようなビット線のアンバランス
を軽減し、センスアンプの感度およびノイズ耐性が改善
された半導体記憶装置を提供することを目的とする。

［問題点を解決するための手段］ この発明に係る半導体記憶装置は、センスアンプの２つ
の入力端子に、選択されたメモリセルを含んだセグメン
トビット線が接続されたグローバルビット線と、非選択
のメモリセルを含んだセグメントビット線が接続したグ
ローバルビット線とを接続するようなスイッチング素子
を付けたものである。

［作用］ この発明における半導体記憶装置は、センスアンプの２
つの入力端子に、それぞれ、同じ長さのグローバルビッ
ト線とセンスアンプとを接続するようにしたので、セン
スアンプの２つの入力負荷のバランスがとれる。したが
って、従来の折返しビット線構造と同様のノイズ耐性、
センスアンプ感度を保ったまま、オーブンビット線構造
と同様の集積度を達成することができる。

［発明の実施例コ 以下、この発明の一実施例を図について説明する。

第１図において、ｌａ、ｌｂ、ｌｃ、ｌｄ、１ｅ、ｉｆ
、Ｉｇ、ｌｈはメモリセル、２ａ、２ｂ。

２Ｃ，２ｄ、２ｅ、２ｆ、２ｇ、２ｈはセグメントビッ
ト線、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３
ｈはグローバルビット線、φ１．φ２、ψ１．ψ２は制
御信号、３０．３１はφ１によって、３２．３３はφ２
によって、３４．　３５゜３６．３７はψ１によって、
３ｇ、　　３９．　４０゜４１はψ２によって、それぞ
れ制御されるスイッチング素子、Ｗｌ、Ｗ２．Ｗ３．Ｗ
４はワード線、１２ａ、１２ｂはセンスアンプである。

第１図では、メモリセルは、Ａ、　　Ｂ、　　Ｃ，Ｄの
４ブロツクに分割されている場合を例示している。各ブ
ロックには、実際には、複数のワード線が備わっている
が、図には１本ずつだけ示しである。メモリセルは、オ
ープンビット線構成の場合と同様に、ワード線とセグメ
ントビット線との交点ごとに形成されている。

次に動作について説明をする。メモリセルの選択に先立
って制御信号φ１．φ２．ψ１．ψ２を“Ｈ”レベルと
して、すべてのセグメントビット線２ａ〜２ｈおよびグ
ローバルビット線３ａ〜３ｈを接続し、これらの電位を
すべて一定電位にイコライズまたはプリチャージしてお
く。

次に、たとえば、Ｂブロック中のメモリセルを選択する
ときには、ψ１−“Ｈ”、ψ２−“Ｌ“。

φ１−“Ｌ″、φ２−“Ｈ”とし、ワード線Ｗ２を“Ｈ
“　レベルとする。このとき、ワード線Ｗ２によって選
択されるメモリセルＩＣ，ｌｄは、それぞれ、センスア
ンプ１２ｂおよびセンスアンプ１２ｇに接続されて、検
知増幅される。

このとき、センスアンプ１２ａの一方の入力端子には、
グローバルビット線３ａとセグメントビット線２ａが、
もう一方の入力端子にはグローバルビット線３ｂとセグ
メントビット線２ｂが、それぞれ、接続される。また、
センスアンプ１２ｂの一方の入力端子には、グローバル
ビット線３ｃ。

３ｅ、３ｇとセグメントビット線２ｃが接続され、もう
一方の入力端子にはグローバルビット線３ｄ。

３ｆ、３ｈとセグメントビット線２ｂが接続される。し
たがって、センスアンプに入力される２つのビット線の
容量はバランスがとれている。また、２つのビット線が
拾うカップリングノイズの大きさも同等となるので、ノ
イズ耐性が劣化することもない。

メモリセルアレイの他のブロックのセルを選択する場合
には、信号ψ１．ψ２．φ１．φ２を下の表のようにす
ることによって、上述と同様の動作を行なわせることが
できる。

第２図は、第１図の構成の各ビット線のレイヤの例を示
した図で、たとえば、グローバルビット線３ａ〜３ｈに
アルミニウム（Ａα）を、セグメントビット線２ａ、２
ｄ、２ｅ、２ｈに第３層目のポリシリコンを、セグメン
トビット線２ｂ、２ｃ、２ｆ、２ｇに第４層目のポリシ
リコンを用いる。そして、たとえば、ワード線Ｗ２を“
Ｈ″レベルして、メモリセルｌｃ、ｌｄを選択すると、
センスアンプ１２ａには、第３層目のポリシリコンから
なるセグメントビット線２ａ、２ｄが接続され、センス
アンプ１２ｂには第４層目のポリシリコンからなるセグ
メントビットＵＡ２ｂ、２ｃが接続される。したがって
、センスアンプに接続される２本のセグメントビット線
は、同じ配線材料によって形成されているので、対称性
が良い。

なお、上記実施例では、セグメントビット線がグローバ
ルビット線の１／４の長さを持つ場合について示したが
、セグメントビット線がグローバルビット線の偶数骨の
１の長さを持った場合でも同様に適用できる。

また、第１図の実施例では、下側のグローバルビット線
だけに交差したスイッチ素子を作っているが、境界部ご
とに、交差したスイッチ素子を有するグローバルビット
線に代えてもよい。

［発明の効果］ 以上のように、この発明によれば、従来の折返しビット
線構造と同様のノイズ耐性およびセンスアンプ感度を保
ったまま、オーブンビット線構造と同様の集積度が達成
可能な半導体記憶装置とすることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例の構造を示す回路図であ
る。第２図は、第１図の構造の各ビット線のレイヤの例
を示した図である。第３図は、この発明に興味深い従来
の半導体記憶装置のビット線の構造を示す回路図である
。第４図は、従来の通常の折返しビット線構成のメモリ
セルの平面図である。 図において、１ａ〜１ｈはメモリセル、２ａ〜２ｈはセ
グメントビット線、３ａ〜３ｈはグローバルビット線、
φ１．φ２．ψ１．ψ２は制御信号、３０〜４１はスイ
ッチング素子、Ｗ１〜Ｗ４はワード線、１２ａ、１２ｂ
はセンスアンプを示す。

Claims (1)

1. 【特許請求の範囲】 ビット線方向に複数個のブロックに等分割されたメモリ
   セルアレイと、各ブロックごとに設けられた、メモリセ
   ルとコンタクトを持つ第１種のビット線およびメモリセ
   ルとコンタクトを持たない第２種のビット線とを備えた
   半導体記憶装置において、 各ブロックの境界部のうち、メモリセルアレイの端部か
   ら奇数番目の境界部には、センスアンプの一方の入力端
   子に接続される第２種のビット線とこの第２種のビット
   線と同一のブロックにある第１種のブロックとを接続す
   るスイッチ素子、センスアンプの他方の入力端子に接続
   される第２種のビット線とこの第２種のビット線と境界
   部を挟んで隣り合うブロック内にある第１種のビット線
   とを接続するスイッチ素子、および、境界部を挟んで隣
   り合うブロック内の第２種のビット線同士を接続するス
   イッチ素子を備え、 各ブロックの境界部のうち、メモリセルアレイの端部か
   ら偶数番目の境界部では、境界部を挟んで隣り合うブロ
   ック内の第２種のビット線同士のみを接続したことを特
   徴とする、半導体記憶装置。