JPS6362431A

JPS6362431A - パケツトスイツチ網

Info

Publication number: JPS6362431A
Application number: JP61206966A
Authority: JP
Inventors: Hideki Kataoka; 秀樹片岡; Naoaki Yamanaka; 直明山中; Shiro Kikuchi; 史郎菊地; Tatsuro Takahashi; 達郎高橋; So Sakakibara; 榊原　宗; Yoshitaka Hirano; 平野　美貴
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1986-09-03
Filing date: 1986-09-03
Publication date: 1988-03-18
Anticipated expiration: 2011-03-27
Also published as: JPH0831878B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、パケット情報をスイッチングするパケット
交換機に係り、特に、パケット交換機内で、多数かつ高
速の回線を収容できるようにした大容量のパケットスイ
ッチ網に関する。

［従来の技術］パケットスイッチの基本的な動作は、複数の入回線から
到着するパケット情報を、−旦パブファメモリに記憶し
、記憶したパケット情報を、目的の方路に対応する出回
線に送出することである。

−（ＡｋＡ？ｒ＋６に一、Ｌｎ）／−／Ｎ”＋ｌ’ｆｊ
ｌＬＩＪＩ’−−＊１１プツト」、つまり、単位時間当
たりに通過させ得る最大の情報量で表現するのが一般的
である。このスルーブツトは、大回線の速度の総和、ま
たは出回線の速度の総和、あるいは、これらの総和が異
なるときには、そのうちの小さい方と等しい。

このパケットスイッチのスループットは、主にバッファ
メモリの動作速度によって制限される。

バッファメモリの能力を越えるスループットを有するパ
ケットスイッチを実現する方法とし７では、茅６図に示
すように、単位パケットスイッチを複数多段に並べて構
成する方法が知られている。

第６図において、１〜６は、それぞれが３本の大回線と
３本の出回線とを有する単位パケットスイッチであり、
２段に配置されている。

そして、入側の単位パケットスイッチｌ〜３の入力端子
には、大回線１１〜１９が接続される一方、出側の単位
パケットスイッチ４〜６の出力端子には出回線２Ｉ〜２
９が接続されている。また、単位パケットスイッチ１〜
３の出力端子と、単位パケットスイッチ４〜６の入力端
子との間は、段間リンク３１〜３９によって接続されて
いる。

上記単位パケットスイッチ１〜６は内部にバッファメモ
リを存しており、例えば、単位パケットスイッチＩは、
パケットスイッチ網の大回線１１〜１３に到着したパケ
ット情報を上記バッファメモリに一時的に記憶し、パケ
ットスイッチ網の目的の出回線２１〜２９に応じて、リ
ンク３１〜３３にパケットを送出する。

従って、単位パケットスイッチｌのバッファメモリには
、大回線１１〜１３の速度の合計でパケット情報を書き
込み、かつリンク３１〜３３の速度の合計でパケット情
報を読み出すだけの動作速度が要求される。

［発明が解決しようとする問題点］ところで、上述した従来のパケットスイッチ網において
は、リンク３１〜３９の速度が一定のために、特定のリ
ンク３１〜３９にトラヒックが集中した場合、パケット
情報を伝送しきれなくなり、パケット情報が失われてし
まうといった問題があった。

さらに説明する。例えば、大回線１１〜１９、出回線２
１〜２９、およびリンク３１〜３９の速度がいずれも同
一の値■であると仮定する。この場合、大回線１１〜１
３のパケット情報の行き先が、出回線２Ｉ〜２９の内の
出回線２１〜２３に、しばらくの間集中すると、これら
のパケット情報は全てリンク３１を経由することになる
。しかしながら、リンク３１の速度が■であるため、大
回線１１〜１３からの全てのパケット情報を運ぶことは
不可能であり、単位パケットスイッチ１の内部のバッフ
ァメモリに蓄えきれなくなったパケット情報が失われて
しまう。

このような通話路内部でのパケットの損失を避けるには
、リンク３１〜３９の速度を増やせばよい。し、かじ、
この場合は、バッファメモリに要求される動作速度が増
加するという欠点がある。

一方、リンク３Ｉ〜３９の速度を増加させないでパケッ
トの損失を減少させるためには、出側の単位パケットス
イッチ４〜６の出回線を１本または２本に減らす方法や
、各単位パケットスイッチ１〜６内のバッファメモリの
記憶容量を増加する方法が考えられる。しかしながら、
出回線を減らす方法では、パケットスイッチ網としての
スルーブツトが低下し、バッファメモリの８争を増加す
る方法では、ハードウェア環が増えて遅延時間か増加す
るといった欠点がある。

以上、大回線および出回線の速度が同一の値であるとし
て説明したが、異なる速度の回線を収容している場合も
同様の欠点がある。

この発明は、このような背景の下に゛なされたもので、
バッファメモリの記憶容量、動作速度を十分に活用し、
かつ少ないハードウェア量で高いスルーブツトが得られ
るパケットスイッチ網を提供することを目的とずろ。

［問題点を解決するだめの手段］上記問題点を解決するためにこの発明は、パケット交換
機等のパケット交換を行う通話路において、 ■端子または複数端子のパケット入力端子と、■端子ま
たは複数端子のパケット出力端子と、該入力端子ならび
に出力端子から共通アクセス可能で、かつ複数のパケッ
トを記憶できる容量のバッファメモリとを有し、前記入
力端子から前記バッファメモリへの書き込み要求、なら
びに前記バッファメモリから前記出力端子への読み出し
要求により、前記バッファメモリへの書き込み、ならび
に前記バッファメモリからの読み出しを行う単位パケッ
トスイッチを、複数個多段に配置した構成と、前記単位パケットスイッチの段間を結び、ハンドシェイ
クによる非同期のパケットデータ転送を行うリンクと、単一の単位パケットスイッチに収容された前記リンクの
速度の和が、その単位パケットスイッチ内のバッファメ
モリの動作速度以下に収まる範囲で、前記各リンクの容
量をダイナミックに変化さけながら、ハンドシェイクに
よるデータ転送を制御する制御回路とを具備することを特徴とする。

［作用　］上記構成によれば、単一の単位パケットスイッチに収容
されている、パケットデータ転送用リンクの速度の和が
、その単位パケットスイッチ内のバッファメモリの動作
速度以下に収まる範囲で、各リンクの速度をダイナミッ
クに変化させることができる。この結果、単一の単位パ
ケットスイッチのリンクの内、トラヒックが集中したリ
ンクの速度を大きくする一方、他のリンクの速度を低く
し、効率的なデータ転送を行うことができる。

［実施例］以下、図面を参照して、本発明の詳細な説明する。

［第１実施例］第１図〜第２図はこの発明の第１実施例の構成を示すブ
ロック図である。これらの図において、１０１〜１０６
は単位パケットスイッチ、■１〜１９はパケットスイッ
チ網のへ回線、２１〜２９はパケットスイッチ網の出回
線、３１〜３９はリンク、４１〜４９はリンク３１〜３
９のデータ転送をハンドシェイク技法によって行うため
の制御線である。

第２図は、上記単位パケットスイッチ１０１〜＋０６の
内、１段目の単位パケットスイッチｌＯ１と２段目の単
位パケットスイッヂ１０４の内部構成を示すもので、他
の単位パケットスイッチも同僅の構成である。

１段目の単位パケットスイッチ１０１は、入力されたパ
ケット情報を記憶するためのバッファメモリ１１１と、
複数のリンク３１〜３３にデータを送出するための出力
回路１３１〜１３３と、選択制御回路１２１とを有して
いる。ここで、各出力回路１３１〜１３３は、その出力
回路に読み出すべきパケットデータがバッファメモリ１
１１に蓄積されており、かつ、該出力回路がバッファメ
モリＩＩＩから面回読み出したパケットデータの、リン
ク３１〜３３への送出が終わっている場合に、選択制御
回路１２１に対してパケットデータの読み出し要求を送
る。選択制御回路！２１は、各出力回路１３１〜１３３
からの読み出し要求のアービトレーション（順序付けと
振り分け）を行って、順次要求を選択し、選択された要
求に応じたデータを各出力回路１３１〜１３３に順次読
み出すという動作を行う。

２段目の単位パケットスイッチ１０４は、バッファメモ
リ１１２と、選択制御回路＋２２と、入力回路１４１〜
１４３とを有している。入力回路１４１〜＋４３は、リ
ンク３．１，３４．３７からパケットデータが到着した
ときに、選択制御回路１２２に古き込み要求を送る。選
択制御回路１２２は、各入力回路１４＋−１４３からの
書き込み要求のアービトレーションを行って、順次入力
回路１４１〜１４３を選択し、この受信データ？時分割
でバッファメモリ１１２に書き込む。

このような構成において、入口ＩＩＩ〜１３に到着した
パケットデータは、バッファメモリ１１１のワード長に
並列展開され、ｌワード毎ニバッファメモリ＋ｔｉに書
き込まれろ。例えば、１パケット長か２０４８ビツトで
、■ワード長が３２ビツトの場合には、ｌパケット分の
データは６４回に分けら゛れて、バッファメモリ１１１
に古き込まれることになる。

バッファメモリ１１１にパケットデータが書き込まれる
と、そのヘッダ内部のルーティング情報に応じて、送出
すべき出回線に対応するリンク３１〜３３に、蓄積情報
が待ち行列として積み込まれる。そして、目的のリンク
３１〜３３が空き状態になると、パケットデータは再び
バッファメモリ２１のワード長に区切られて読み出され
、２段目の単位パケットスイッチ１０４〜１０６へ転送
される。なお、上記待ち行列の制御は、単位パケットス
イッチ１０１内の制御部（図示略）によって行われる。

上述した、バッファメモリ１１１への書き込み、および
バッファメモリ１１１からの読み出しは、各大回線１１
〜１９、およびリンク３１〜３９に対し、時分割的に行
われる。この場合、大回線１１−１９は、一定の速度の
ため、大回線１１〜１９からの書き込みは周期的に行わ
れる。ただし、大回線１１〜１９に対応させて、小容量
のパケットデータ用ＦＩＦＯを設けることにより、大回
線１１−１９からバッファメモリ１１１への書き込みに
、多少の自由度を持たせることは可能である。

一方、リンク３１〜３９でのデータ転送は、非同期のハ
ンドシェイク方式によって行われるため、バッファメモ
リ１１１からリンク３１〜３９への読み出しは、非同期
的になる。

このようにして、１段目の単位パケットスイッチ＋０１
−１０３から２段目の単位パケットスイッチ１０４〜；
０６にパケット情報が転送され、２段目の単位パケット
スイッチ１０４〜１０６のバッファメモリ１１２に一時
記憶した後、出回線２１〜２９へ一定の速度で送出され
る。

ハンドシェイクによるデータ転送の速度は、バッファメ
モリ１１１からの送信データの読み出しサイクル時間、
バッファメモリ１１１への受信データの書き込みサイク
ル時間、およびパケットデータと制御情報とを転送する
回路の動作時間によって決定される。前記転送する回路
は、一般に、フリップフロップ、ゲート等の簡単な回路
で構成され、バッファメモリ１１１の動作速度よりも十
分速い速度で動作する。よって、データ転送速度は、主
に、バッファメモリ１１１の動作速度によって決定され
る。

例えば、単位パケットスイッチ１０１から単位パケット
スイッチ１０４へ送るパケットデータが、単位パケット
スイッチ１０１のバッファメモリ１１１に記憶されてい
ない場合、あるいは、単位パケットスイッチ１０４のバ
ッファメモリ１１２が一杯で、新たにパケットデータを
書き込めない場合には、バッファメモリ１１１、あるい
はバッファメモリ１１２の動作速度が０であるから、リ
ンク３１のデータ転送速度は０となる。

一方、単位パケットスイッチ１０１から単位パケットス
イッチ１０５，１０６へ送るべきデータがなく、さらに
、単位パケットスイッチ１０２゜１０３から単位パケッ
トスイッチ１０４へ送るべきデータもないときには、単
位パケットスイッチ１０１では、リンク３２．３３に対
応する出力回路１３２，１３３からの読み出し要求がな
く、また、単位パケットスイッチ１０４では、リンク３
４．３７に対応する入力回路１４２，１４３からの書き
込み要求がないので、複数のリンクへの読み出しや複数
のリンクからの書き込みを行う場合に比べて、単位パケ
ットスイッチ１０１から単位パケットスイッチ１０４へ
のパケットデータ転送は高速転送が可能となる。なぜな
らば、この場合、出力回路１３１がバッファメモリ１１
１を、また入力回路１４１がバッファメモリ１１２を占
有できるため、パケットデータを読み出すサイクル時間
、およびパケットデータを書き込むサイクル時間を短く
することができるからである。

このように、出力回路１３１−１３３、入力回路１４１
−１４３の内、転送要求のあるものにバッファメモリ１
１１，１１２のアクセス権を与えることにより、非同期
でデータ転送を行うことができ、転送速度を高めること
が可能となる。

次に、単位パケットスイッチ１０１〜１０６の内部では
、バッファメモリ１１１，１１２の等価的な動作速度を
増加するために、パケットデータを並列に展開し、書き
込み、読み出しを行う手法が用いられる。そして、例え
ば、単位パケットスイッチ＋０１のバッファメモリ１１
１から並列に読み出されたパケットデータは、出力回路
１３１〜１３３で直列に変換され、リンク３１〜３３へ
供給される。また、単位パケットスイッチ１０４の入力
回路１４１に直列で到着したパケットデータは、入力回
路１４１で並列に変換されて、バッファメモリ１１２へ
書き込まれる。

第３図および第４図は、この変換を行う回路構成を示す
ものである。

第３図は、バッファメモリ１１１から読み出された３ビ
ツトの並列データを直列データに変換する並直列変換回
路を示すものであり、これは出力回路１３１の一部を構
成している。

この並直列変換回路の動作は、以下の通りである。

■並列データが供給されると、この並列データが、ハン
ドシェイク制御回路２１５〜２１７の制御の下に、デー
タバッファ２０５〜２０７にラッチされる。

■並列データがラッチされると、ハンドシェイク制御回
路２１５，２１６は、切替回路２２３〜２２６を図の実
線側に切り替える。これにより、データバッファ２０５
とデータバッファ２０８、およびハンドシェイク制御回
路２１５とハンドシェイク制御回路２１８とがそれぞれ
接続される。

■ハンドシェイク制御回路２１８は、ハンドシェイク制
御回路２１５からの制御情報で、データバッファ２０５
のデータをデータバッファ２０８へ転送する。

■データバッファ２０８のデータをリンク３１へ送出す
る。

■ハンドシェイク制御回路２１５は、切替回路２２３．
２２５を破線側に切り替える。これにより、データバッ
ファ２０６とデータバッファ２０８、およびハンドシェ
イク制御回路２１６とハンドシェイク制御回路２１８と
が接続される。

■ハンドシェイク制御回路２１８は、ハンドシェイク制
御回路２１６からの制御情報で、データバッファ２０６
のデータをデータバッファ２０８に転送する。

■ハンドシェイク制御回路２１６は、切替回路２２４．
２２６を破線側に切り替える。これにより、データバッ
ファ２０７がデータバッファ２０８に接続され、ハンド
シェイク制御回路２１７がハンドシェイク制御回路２１
８に接続される。

■ハンドシェイク制御回路２１８は、ハンドシェイク制
御回路２１７からの制御情報で、データバッファ２０７
のデータをデータバッファ２０８に転送する。また、ハ
ンドシェイク制御回路２＋７は、次の並列データの受は
入れ準備ができたことを、選択制御回路１２１に知らせ
る。

［株］データバッファ２０８のデータをリンク３１へ送
出する。

上記各動作を繰り返して、並列データが直列データに変
換される。

第４図は、リンク３１から送られてきた直列デ変換回路
を示すものであり、これは第２図の入力回路１４１の一
部を構成している。

この直並列変換回路の動作は、以下の通りである。

■第１ビット目のデータか到着すると、このデータが、
ハンドシェイク制御回路２１１の制御の下に、データバ
ッファ２０１にラッチされる。

■データバッファ２０１にデータがラッチされたことが
、ハンドシェイク制御回路２１１から、切替回路２２１
を経由して、ハンドシェイク制御回路２１２に伝えられ
る。

■ハンドシェイク制御回路２１２は、ハンドシェイク制
御回路２１１との制御情報の授受によって、データバッ
ファ２０１のデータをデータバッファ２０２へ転送する
。

■ハンドシェイク制御回路２１２は、切替回路２２１を
破線側に切り替える。これにより、ハンドシェイク制御
回路２１１とハンドシェイク制御回路２１３とか接続さ
れろ。

ト目のデータは、ハンドシェイク制御回路２１１−切替
回路２２１−切替回路２２２→ノ１ンドシ工イク制御回
路２１３の経路で、ハンドシェイク制御回路２１３に伝
えられた制御情報によって、データバッファ２０３に転
送される。

■ハンドシェイク制御回路２１３は、切替回路２２２を
破線側に切り替える。これにより、ハンドシェイク制御
回路２１１とハンドシェイク制御回路２＋４とが接続さ
れる。

■データバッファ２０１にラッチされた第３ビツト目の
データは、ハンドシェイク制御回路２１４により、デー
タバッファ２０４に転送される。

■その後、ハンドシェイク制御回路２１４は、並列デー
タの送出準備ができたことを選択制御回路１２２に知ら
せる。

■並列データが転送されると、ハンドシェイク制御回路
２１２〜２１４がリセットされ、同様の動作を繰り返し
て直並列変換が実行される。

この第１実施例において、大回線１１−１３の速度がＶ
１バッファメモリＩ１１，１１２の情報書き込み・読み
出し速度の総和が、それぞれ３■とし、大回線１１〜１
３のパケット情報の行き先が、出回線２１〜２３にしば
らくの間集中したとする。

このとき、単位パケットスイッチｌＯ１のバッファメモ
リＩｌｌに記憶されているデータが、リンク３１を経由
して単位パケットスイッチ＋０４に送られるべきパケッ
ト情報だけの場合には、リンク３２．３３にデータを送
る必要がないため、出力回路１３１がバッファメモリ２
１を占有でき、リンク３１へ送出する情報のみを読み出
せばよい。従って、最高３Ｖの速度で、単位パケットス
イッチ網チ４への情報転送が可能となる。この結果、リ
ンク速度がＶであることによる、パケット情報の通話路
内部での損失といった、従来技術の問題点は解消される
。

一方、単位パケットスイッチ１０１から、リンク３１，
３２．３３を経由して、単位パケット情報・−チ１０４
，１０５，１０６へ送られるべきパケット情報が、バッ
ファメモリｉｔｔに記憶されている時には、各リンク３
１，３２．３３が等しい速度で、すなわち、等価的に速
度Ｖでパケット情報を転送することができる。つまり、
一定速度Ｖのリンクで結線されている場合と全く同様の
転送が可能である。

バッファメモリ＋１２への書き込みについても同様であ
る。すなわち、単一のリンクからのみデータが到着する
ときには、高速でバッファメモリ１１２へ書き込み、複
数のリンクからデータが到着するときには、低速で書き
込む。

このように、ハンドシェイク技法によって単位パケット
スイッチの段間のデータ転送を行うと、単一の単位パケ
ットスイッチに収容されるパケットデータ転送用リンク
の速度の和が、その単位パケットスイッチ網のバッファ
メモリの動作速度以下に収まる範囲で、段間のリンクの
容量がダイナミックに変化し、パケットスイッチ網のス
ループットが増加するとともに、パケット情報のトラヒ
ック変動に対して柔軟に対応できる。

なお、以上の説明は、３本の回線とリンクとを収容する
単位パケットスイッチ２段の構成について行ったが、単
位パケットスイッチに収容される回線数、リンク数が変
わっても、また段数が変わ−ても同様の効果が期待でき
る。また、第３図、第４図の変換回路は、直列データと
、その３倍のビ。

ト数の並列データとの間の変換回路であるが、ビ・ニド
数の比率が何倍であっても、同様の変換回路は容易に実
現可能である。

［第２実施例］第５図は、この発明の第２実施例の構成を示すブロック
図である。これは、３段のパケットスイチ網の構成例を
示したものである。

図において、３３１〜３３４は大回線、３０１〜３０８
は１段目の単位パケットスイッチ、３１１〜３１８は２
段目の単位パケットスイッチ、３２１〜３２４は３段目
の単位パケットスイッチである。また、３４１〜３５６
は、１段目と２段目の段間リンク、３５７〜３６・１は
、２段目と３段目の段間リンクであり、これらの段間リ
ンク３４ｌ〜３６４は、いずれもハンドシェイクによる
データ転送を行うものである。

入回線３０１〜３０８は、それぞれ２個の１段目の単位
パケットスイッチに収容されている。例えば、入回線３
３１は、単位パケットスイッチ３０１と、単位パケット
スイッチ３０３とに収容されている。そして、入回線３
３１から出回線３７１．３７２に送られるデータのみが
、単位パケットスイッチ３０１のバッファメモリに蓄積
され、出回線３７３，３７４に送られるデータは、単位
パケットスイッチ３０３のバッファメモリに書き込まれ
る。

１段目の単位パケットスイッチ３０１〜３０８から２段
目の単位パケットスイッチ３１１〜３Ｉ８へのデータ転
送、および２段目の単位パケットスイッチ３１１〜３１
８から３段目の単位パケットスイッチ３２１〜３２４へ
のデータ転送は、第１実施例と同様に、ハンドシェイク
方式で行なわれ、３段目の単位パケットスイッチ３２１
〜３２４のバッファメモリから各出回線３７１〜３７４
に送出される。

この構成においても、例えば、１段目の単位パケットス
イッチ３０１に収容されているリンク３４１．３４２．
２段目の単位パケットスイッチ３１１に収容されている
リンク３４１，３４３．３段目の単位パケットスイッチ
３２１に収容されているリンク３５７，３６１等、各２
本のリンクの速度の和が、単位パケットスイッチ内のバ
ッファメモリの動作速度以下に収まる範囲で、各リンク
の速度がトラヒックの偏りに応じてダイナミックに変化
し、単位パケットスイッチ段間のリンクの容量不足によ
る、パケットスイッチ網内部でのパケット損失が、発生
しないようになっている。

なお、第５図の構成では、１段目の単位パケットスイッ
チ３０１〜３０８に収容している入回線数、および３段
目の単位パケットスイッチ３２１〜３２４に収容してい
る出回線数は、それぞれ１本であるため、それだけ高速
の回線か収容できる。

［発明の効果］以上説明したように、この発明は、単位パケットスイッ
チ段間のリンクをハンドシェイクによるリンクとし、ト
ラヒックの偏りに応じて、段間リンクの速度をダイナミ
ックに変えるようにしたので、次のような効果を上げる
ことができる。

■パケットスイッチの主要部を占めるバッファメモリの
速度を最大限に活かすことができるので、パケットスイ
ッチ網のスルーブツトが増加する。

■リンク部での情報転送速度がトラヒックの変化に柔軟
に対応できるので、少ないハード量によって、パケット
損失や、平均遅延時間の少ないパケットスイッチ網が実
現できる。

【図面の簡単な説明】

第１図はこの発明の第１実施例の構成を示すブロック図
、第２図は同第１実施例の単位パケットスイッチ内部の
要部の構成を示すブロック図、第３図は出力回路１３１
内部に設けられた並直列変換回路の構成を示すブロック
図、第４図は入力回路＋４１内に設けられた直並列変換
回路の構成を示すブロック図、第５図はこの発明の第２
実施例の構成を示すブロック図、第６図は従来の２段パ
ケットスイッチ網の構成を示すブロック図である。３１〜３９．３４１〜３６４・・・・・・リンク、１０
１−１０６．３０１〜３０８．３１１〜３１８．３２１
〜３２４・・・・・・単位パケットスイッチ、ｉｌｌ、
１１２・・・・・・バッファメモリ、１２１．１２２・
・・・・・選択制御回路、１３１−１３３・・・・・・
出力回路、１４１−１４３・・・・・・入力回路。第１因第２図第５図

Claims

【特許請求の範囲】パケット交換機等のパケット交換を行う通話路において
、１端子または複数端子のパケット入力端子と、１端子ま
たは複数端子のパケット出力端子と、該入力端子ならび
に出力端子から共通アクセス可能で、かつ複数のパケッ
トを記憶できる容量のバッファメモリとを有し、前記入
力端子から前記バッファメモリへの書き込み要求、なら
びに前記バッファメモリから前記出力端子への読み出し
要求により、前記バッファメモリへの書き込み、ならび
に前記バッファメモリからの読み出しを行う単位パケッ
トスイッチを、複数個多段に配置した構成と、前記単位パケットスイッチの段間を結び、ハンドシェイ
クによる非同期のパケットデータ転送を行うリンクと、単一の単位パケットスイッチに収容された前記リンクの
速度の和が、その単位パケットスイッチ内のバッファメ
モリの動作速度以下に収まる範囲で、前記各リンクの容
量をダイナミックに変化させながら、ハンドシェイクに
よるデータ転送を制御する制御回路とを具備することを特徴とするパケットスイッチ網。