JPS6362426A - Majority decision discriminating method - Google Patents

Abstract

PURPOSE:To improve the reliability of a system by sending a control signal outputted from a reference station into a basic frame for plural number of times repetitively in a TDMA satellite communication system and allowing a slave station side receiving the signal to apply majority decision to each bit of the control signal. CONSTITUTION:One frame in the TDMA system consists of, e.g., 10 basic frames and each basic frame is a burst of a reference station and, e.g., 10 data burst. The burst of the reference station has a pre-word and an SC part of the control signal. An odd number parity P0 and an even number parity P1 are added to the control signal SC comprising bits a1-a62. The control signal SC is constituted by the original control signals a1, a2-a62, P0, P1 in this order and, e.g., the 8 basic frames are sent repetitively. The remaining 2 basic frames are dummy. The slave station side receiving them applies majority decision to each bit.

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術（第５図、第６図、第７図）発明が解決しよ
うとする問題点 問題点を解決するための手段（第１図）作用 実施例 （１）第一実施例（第２図） （２）第二実施例（第３図、第４図） 発明の効果 〔概　要〕 ＴＤＭＡ衛星通信方式において、基準局から出力される
複数基本フレームに繰返して送出される制御信号を受信
するとき受信側で多数決によシその制御信号の各ビット
を判定し、制御信号を正確に判読するようにしたもの。[Detailed description of the invention] [Table of contents] Overview Industrial field of application Prior art (Figs. 5, 6, and 7) Problems to be solved by the invention Means for solving the problems ( Fig. 1) Working Example (1) First Embodiment (Fig. 2) (2) Second Embodiment (Fig. 3, Fig. 4) Effects of the Invention [Summary] In the TDMA satellite communication system, from the reference station When receiving a control signal that is repeatedly sent out in a plurality of output basic frames, the receiving side uses a majority vote to determine each bit of the control signal to accurately decipher the control signal.

〔産業上の利用分野〕[Industrial application field]

本発明は多数決判定方法に係シ、特にＴＤＭＡ（Ｔｉｍ
ｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓ
ｓ　）衛星通信方式において基準局から出力される制御
信号を複数回の基本フレームに繰返して送出し、それを
受信する従局側でこの制御信号の各ビットを多数決判定
を行うようにしたものに関する。The present invention relates to a majority decision method, particularly TDMA (Tim
e Division Multiple Access
s) Relates to a satellite communication system in which a control signal output from a reference station is repeatedly sent in multiple basic frames, and a slave station receiving the signal performs a majority decision on each bit of this control signal.

ＴＤＭＡ衛星通信では、空中のノイズや降雨等によシ、
データが誤って受信されることが多いので誤り訂正など
を施こし、データの信頼性を向上させる対策をとってい
る０特に基準局が従局を制御する為の基準局バースト内
の制御信号に対しては、従局において誤シ訂正の後にさ
らに多数決判定をするなどしてシステムの信頼性の向上
をはかつている。In TDMA satellite communication, noise and rainfall in the air are
Since data is often received erroneously, measures are taken to improve the reliability of the data by performing error correction, etc. Especially for the control signals in the reference station burst for the reference station to control the slave stations. In order to improve the reliability of the system, the slave station further performs a majority decision after correcting errors.

〔従来の技術〕[Conventional technology]

ＴＤＭＡ方式では２例えば第５図に示す如きフレーム構
成が行われている。In the TDMA system, a frame structure as shown in FIG. 5, for example, is used.

例えば１７レームを１０個の基本フレーム１゜２・・・
１０で構成し、各基本フレームを基準局バーストＲと例
えば１０個のデータバース）Ｄで構成する。基準局パー
ス）Ｒは前置語ＰＲＷと制御信号ＳＣ部分を有する。こ
の前置語ＰＲＷは同期用のものでありクロック再生信号
や基準局バーストのユニークワードＵＷ、が配置される
。また制御信号ＳＣは同期用や監視用等に使用される。For example, 17 frames are divided into 10 basic frames 1°2...
Each basic frame consists of a reference station burst R and, for example, 10 data bursts D. Reference station parse) R has a prefix PRW and a control signal SC part. This prefix word PRW is for synchronization, and a clock reproduction signal and a unique word UW of a reference station burst are arranged therein. Further, the control signal SC is used for synchronization, monitoring, and the like.

またデータバーストＤ１〜Ｄ１ゲ・・Ｄゆは、前置語Ｐ
ＲＷとデータＤＡＴ人部分により構成される。このデー
タバーストにおける前置語ＰＲＷにはこれまたクロック
再生信号とデータバーストとしてのユニークワードＵＷ
Ｉが含まれている。Also, data burst D1~D1ge...Dyu is the prefix P
It consists of RW and data DAT person part. The prefix word PRW in this data burst also includes a clock recovery signal and a unique word UW as a data burst.
Contains I.

ところで実際の通信信号でちるデータＤＡＴＡは、第５
図の例では１フレームで１００データバースト、しかも
１つのデータバーストで数１００〜数１０００ビツト送
信されるが、前記制御信号ＳＣは１フレームで数１０ビ
ットあれば充分である。By the way, the data DATA which is an actual communication signal is the fifth one.
In the illustrated example, 100 data bursts are transmitted in one frame, and moreover, several hundred to several thousand bits are transmitted in one data burst, but it is sufficient for the control signal SC to have several ten bits in one frame.

そこで同一ビットを数回送って受信側で多数決判定をす
れば非常に有効であシ、簡単な回路構成で誤り訂正がで
き、システムの信頼性を増すことができる。Therefore, it is very effective to send the same bit several times and make a majority decision on the receiving side, and error correction can be performed with a simple circuit configuration, increasing the reliability of the system.

このために、従来では、第６図（ａ）に示す如く。For this purpose, conventionally, as shown in FIG. 6(a).

ビットａ、〜ａ、、によシ形成される制御信号ＳＣを。A control signal SC formed by bits a, ~a, .

その奇数ビットに対するパリティ（例えば奇パリティ）
ｐｏ、偶数ビットに対するパリティｐｏ０６４ビットで
構成し、とれを送信するとき、第６図中）に示す如く、
同一ビットを８回連続して各基本フレーム１〜１０にお
ける基準局バーストの制御信号ＳＣ部分に挿入する。parity for that odd bit (e.g. odd parity)
po, parity for even number bits po0 consists of 64 bits, and when transmitting an error, as shown in Fig. 6),
The same bit is inserted eight consecutive times into the control signal SC portion of the reference station burst in each basic frame 1-10.

したがって、基本フレーム１の制御信号ＳＣは。Therefore, the control signal SC of basic frame 1 is:

ａ、〜ａ、が８個連続した状態で構成され、基本フレー
ム２の制御信号ＳＣはａ會〜ａｔ６が８個連続した状態
で構成される。このように制御信号１ビツトを８ビツト
に展開して連続して送信するので、８基本フレームで全
てのビットが送出でき、残シの２基本フレームはダミー
となる。The control signal SC of basic frame 2 is composed of eight consecutive signals a, to a, and the control signal SC of basic frame 2 is composed of eight consecutive signals a to at6. Since one control signal bit is expanded into 8 bits and transmitted continuously in this way, all bits can be transmitted in 8 basic frames, and the remaining 2 basic frames are dummy.

これを受信する従局側は８基本フレーム送られてきた制
御信号を多数決判定して残シ２基本フレームの間に種々
の処理を行うことになる。ここで多数決判定は８ビツト
中の「１」の数が５ビツト以上だった場合「１」と判定
し、３ビツト以下だった場合ｒ０１と判定し、４ビツト
の場合は「１」か「０」か明確でないので無効と判定す
る。The slave station receiving this makes a majority decision on the control signals sent in the 8 basic frames and performs various processes during the remaining 2 basic frames. Here, in the majority decision, if the number of "1"s among the 8 bits is 5 or more bits, it is determined as "1", if it is 3 bits or less, it is determined as r01, and in the case of 4 bits, it is determined as "1" or "0". ” is not clear, so it is judged to be invalid.

前記第６図（ｂ）に示した制御信号を多数決判定するた
めに、従来では、第７図に示す如く、受信したシリアル
データａｌｙａｌ・・・ａｌ、　ａｔ、　ａ、・・・ａ
、・・・は。In order to make a majority decision on the control signal shown in FIG. 6(b), conventionally, as shown in FIG. 7, the received serial data aryal...al, at, a,...a
,···teeth.

シリアル令パラレル変換器１１で８ビツト毎にパラレル
変換して多数決判定ＲＯＭ　（Ｒｅａｄ　ＯｎｌｙＭｅ
ｍｏｒｒｙ　）　１２のアドレスとなる。この多数決判
定ＲＯＭＩ　２はアドレス８ビツト中の「１」のビット
の数による前記多数決判定結果をデータとした多数決判
定テーブルで構成されておシ、出力データは２ビツトで
ある。そのうち１ビツトは「１」か「０」かの判定結果
であシ、もう１ビツトは有効、無効の判定結果である。The serial/parallel converter 11 converts every 8 bits into parallel and converts it into a majority decision ROM (Read Only Me
morry ) 12 address. This majority decision ROMI 2 is constituted by a majority decision table that uses as data the majority decision result based on the number of "1" bits in the 8 bits of the address, and the output data is 2 bits. Of these, one bit is the determination result of "1" or "0", and the other bit is the determination result of valid or invalid.

有効、無効判定結果はＪ−に；ｙｌＪツブ７０ツブ１４
に入シ、１フレーム中１度でも無効と判定するとそのフ
レームの多数決判定結果も無効となり。Valid/invalid judgment result is J-; ylJ tube 70 tube 14
If a frame is determined to be invalid even once in one frame, the majority decision result for that frame will also be invalidated.

以後の処理に使用される。また「１」か「０」か判定さ
れたデータは８基本フレームか＼つて６４ビット次々に
Ｆ　Ｉ　Ｆ　Ｏ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕ
ｔ　）　）モリ１３に書込まれ、基本フレーム９及び基
本フレーム１０のダミー時間内で読み出して処理される
０ 〔発明が解決しようとする問題点〕 ところで、第６図および第７図に示した方式では、展開
された８ビット中３ビット誤っても訂正可能であり、ｔ
た４ビット誤った場合は無効となシ、５ビット以上誤ま
ることにより間違って判定されてもパリティチェックに
より誤シ検出可能であるため、第７図に示す如き簡単な
回路構成でかなシ信頼性の高いシステムを作ることが可
能であるが、バースト的な誤シに対しては欠点がある。Used for subsequent processing. Also, the data determined to be "1" or "0" is divided into 8 basic frames and 64 bits one after another as F I F O (First In First Out).
t) ) is written in the memory 13 and read out and processed within the dummy time of the basic frame 9 and the basic frame 10. [Problems to be solved by the invention] By the way, as shown in FIG. 6 and FIG. In this method, even if 3 bits out of 8 bits are erroneously expanded, it can be corrected, and t
If 4 or more bits are wrong, the result is invalid, and even if 5 or more bits are wrong, the error can be detected by a parity check. Therefore, a simple circuit configuration as shown in Figure 7 can make the system reliable. Although it is possible to create a system with high performance, it has a drawback in terms of burst errors.

例えば第６図において基本フレーム１の制御信号全体に
わたって誤ったとすればａ１〜ａ、ビットは誤シ訂正不
可能であり、誤シを検出できない可能性も高い。For example, in FIG. 6, if the entire control signal of basic frame 1 is erroneous, it is impossible to correct the error in bits a1 to a, and there is a high possibility that the error cannot be detected.

したがって本発明の目的は、このようなバースト的な誤
りに対しても誤り訂正可能な多数決判定方法を提供する
ことである。Therefore, an object of the present invention is to provide a majority decision method capable of correcting even such burst errors.

〔問題点を解決するための手段〕[Means for solving problems]

前記目的を達成するため２本発明では、第１図に示す如
く、１基本フレーム中における制御信号ＳＣを、原制御
信号ａ１　＃　”！・・’　”１２ｙ　ｐｏ　？　ｐｌ
の並びのままで構成し、それを例えば８基本フレーム繰
返して送出する０残υの２基本フレームは、従来と同様
にダミーとする。In order to achieve the above object, in the present invention, as shown in FIG. 1, the control signal SC in one basic frame is converted into the original control signal a1 # "!...'"12y po ? pl
The two basic frames with 0 remaining υ, which are configured as they are and are sent out by repeating, for example, 8 basic frames, are dummy as in the conventional case.

これを受信する従局側は８基本フレーム送られてきた制
御信号を残り２基本フレームのダミービットの間に、各
ビット毎に多数決判定をしているいろな処理を行なうこ
とになる。多数決判定の基準は従来の場合と同じである
。The slave station that receives this will perform various processing on the control signal sent in the 8 basic frames between the dummy bits of the remaining 2 basic frames, including making a majority decision for each bit. The criteria for majority decision is the same as in the conventional case.

〔作　用〕[For production]

この第１図の方式にすれば、バースト的な誤シ。 If you use the method shown in Figure 1, there will be no burst errors.

例えば３基本フレームの間誤まったとしても誤シ訂正が
可能となシ、非常に信頼性を高くすることができる。For example, even if an error occurs during three basic frames, the error can be corrected, making it possible to greatly improve reliability.

〔実施例〕〔Example〕

（１）第一実施例 本発明の一実施例を第２図によシ説明する。 (1) First example An embodiment of the present invention will be explained with reference to FIG.

第２図において、１はアドレスカウンタ、２はＲＡ　Ｍ
　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）　
、　　３はクリア信号出力部、４はカウンタ、５は判定
回路である。In Figure 2, 1 is an address counter, 2 is a RAM
(Random Access Memory)
, 3 is a clear signal output section, 4 is a counter, and 5 is a determination circuit.

アドレスカウンタ１はＲＡＭ２へのアドレスを作成する
ものでオシ、基本フレームを示す基本フレームタイミン
グ信号によシ起動される。この例では制御信号ＳＣが６
４ビツトであるので６ビツトの出力を発生する。The address counter 1 creates an address for the RAM 2, and is activated by a basic frame timing signal indicating a basic frame. In this example, the control signal SC is 6
Since it is 4 bits, a 6-bit output is generated.

ＲＡＭ２はカウンタ４で計数された「１」の数が記入さ
れるものであり、アドレスＯには８個の町を構成する「
１」の数が記入され、アドレス６３には８個の店の「１
」の数が記入される。例えばａｌの真のデータがｒｌＪ
の場合、空中ノイズ等がなく、基本フレーム１〜基本フ
レーム８のａ１カスべて「１」であればアドレス０には
数値８が記入される。しかし空中ノイズ等のため「０」
が３つ混在し「１」の数が５のとき数値５が記入される
。The RAM 2 is used to record the number of "1"s counted by the counter 4, and the address O contains the "1"s that make up the eight towns.
The number ``1'' of eight stores is entered in address 63.
” is entered. For example, the true data of al is rlJ
In this case, if there is no air noise, etc., and all a1 cassettes of basic frames 1 to 8 are "1", the numerical value 8 is written in address 0. However, due to air noise, etc., it was "0".
When there are three ``1''s mixed together and the number of ``1''s is 5, the numerical value 5 is entered.

クリア信号出力部３は１フレームの最初にＲＡＭ２をク
リアするＲＡＭクリア信号を出力するとともに、基本フ
レームタイミング信号をカウントするものであって、１
フレームの最初を示すフレームタイミングが印加された
とき、このＲＡＭクリア信号を出力する。そして別に基
本フレームタイミング信号をカウントし、９回カウント
したとき判定回路５を起動させる。The clear signal output section 3 outputs a RAM clear signal for clearing the RAM 2 at the beginning of one frame, and also counts basic frame timing signals.
When a frame timing indicating the beginning of a frame is applied, this RAM clear signal is output. Then, the basic frame timing signal is counted separately, and when it has been counted nine times, the determination circuit 5 is activated.

カウンタ４はＲＡＭ２よシ出力された数値に受信データ
が「１」のとき＋１を行うものである。The counter 4 increments the numerical value outputted from the RAM 2 by 1 when the received data is "1".

このカウンタ４の受信データには各基本フレームの制御
信号ＳＣが頭次印加される。The control signal SC of each basic frame is first applied to the received data of this counter 4.

判定回路５はＲＡＭ２の出力が「１」か「Ｏ」かを判定
するのみならず有効無効をも判定するものであ！！１１
．ｒｌＪが５個以上のとき「１」と判定し、「１」が４
個以下のとき「０」と判定する。The determination circuit 5 not only determines whether the output of the RAM 2 is "1" or "O", but also determines whether it is valid or invalid! ! 11
．． When rlJ is 5 or more, it is determined as “1”, and “1” is 4
When the number is less than or equal to 1, it is determined as "0".

さらに「１」が４個のときは無効と判定する。Further, when there are four "1"s, it is determined to be invalid.

次に第２図に示す第一実施例の動作について説明する。Next, the operation of the first embodiment shown in FIG. 2 will be explained.

■　１フレームの区切シ、すなわち１フレームの最初を
示す７レームタイミングが入力されると。■ When the 7-frame timing indicating the delimiter of one frame, that is, the beginning of one frame, is input.

クリア信号出力部３はＲＡＭクリア信号を出力しＲＡＭ
５はクリアされる。アドレスカウンタ１に基本フレーム
１の最初を示す基本フレームタイミングが印加されると
アドレスカウンタ１は０，１゜２・・・６３を順次出力
する。このアドレスカウンタ１がＯを出力するとき、カ
ウンタ４には基本フレーム１の受信データａｌが印加さ
れる。もしａ１＝「１」のときカウンタ４は１を計数し
、ＲＡＭ２のアドレスＯには１が記入される。このよう
にしてアドレスカウンタ１が０〜６３をカウントしたと
き受信データａ１〜ｐＬの１，０に応じてＲＡＭ２のア
ドレス領域に１，０が記入される。The clear signal output section 3 outputs a RAM clear signal to
5 is cleared. When basic frame timing indicating the beginning of basic frame 1 is applied to address counter 1, address counter 1 sequentially outputs 0, 1°, 2, . . . , 63. When the address counter 1 outputs O, the received data al of the basic frame 1 is applied to the counter 4. If a1=“1”, the counter 4 counts 1, and 1 is written in the address O of the RAM 2. In this manner, when the address counter 1 counts 0 to 63, 1 and 0 are written in the address area of the RAM 2 in accordance with the 1 and 0 of the received data a1 to pL.

■　次に基本フレーム２の最初を示す基本フレームタイ
ミングがアドレスカウンタ１に印加されると、アドレス
カラ／り１は再びθ〜６３を出力し、ＲＡＭ２のアドレ
スθ〜６３に入力された１１Ｏをカウンタ４に出力する
。いｔ　ａｓ＝　［Ｉ　Ｊであれば基本フレーム２のａ
ｌｔ「１」であるので、カウンタ４は１＋１＝２をカウ
ントしてこの２をアドレスカウンタする。しかし空中ノ
イズがあれば１とＯは変ることもあるので、その受信デ
ータのｒｌＪ、ｒＯＪが同一ビット毎にＲＡＭ２に累計
される。このようにしてＲＡＭ２には基本フレーム１〜
８のａ１〜ｌ）ｔの「１」の個数が同一ビット毎に保持
される。■ Next, when the basic frame timing indicating the beginning of basic frame 2 is applied to the address counter 1, the address color/re1 outputs θ~63 again, and the counter receives 11O input to the address θ~63 of RAM2. Output to 4. If t as = [I J, then a of basic frame 2
Since lt is "1", the counter 4 counts 1+1=2 and uses this 2 as an address counter. However, if there is noise in the air, 1 and O may change, so rlJ and rOJ of the received data are accumulated in the RAM 2 for each same bit. In this way, basic frames 1 to 1 are stored in RAM2.
The number of "1"s in a1 to l)t of 8 is held for each same bit.

■　そして基本フレーム９に対する基本フレームタイミ
ングがクリア信号出力部３に入力されたとき、クリア信
号出力部３は判定回路５を起動させる。そしてアドレス
カウンタ１から出力されるアドレス０〜６３に応じてＲ
ＡＭ２の出力を判定回路５が前記多数決判定する。そし
て「１」が４個のときに無効信号を出力し、他のとき有
効信号を出力する。(2) Then, when the basic frame timing for the basic frame 9 is input to the clear signal output section 3, the clear signal output section 3 activates the determination circuit 5. Then, according to addresses 0 to 63 output from address counter 1, R
The determination circuit 5 performs the majority decision on the output of AM2. Then, when there are four "1"s, an invalid signal is output, and at other times, a valid signal is output.

このようにして、比較的簡単な回路で、基準局からの制
御信号についてバースト誤シをも訂正可能であυシステ
ムの信頼性を向上することが可能となる。In this way, it is possible to correct burst errors in the control signal from the reference station with a relatively simple circuit, and it is possible to improve the reliability of the υ system.

（２）第二実施例 本発明の第二実施例を第３図および第４図にもとづき説
明する。(2) Second Embodiment A second embodiment of the present invention will be explained based on FIGS. 3 and 4.

第３図において第２図と同符号部分は同一部分を示し、
６はＲＡＭ、７はセレクタ、８は基本フレームゲート発
生回路、９は判定回路である。In FIG. 3, the same reference numerals as in FIG. 2 indicate the same parts,
6 is a RAM, 7 is a selector, 8 is a basic frame gate generation circuit, and 9 is a determination circuit.

ＲＡＭ６は、第２図におけるＲＡＭ２と同様に制御信号
ＳＣの各ビット毎の「１」の数が記入されるが、実際の
数に「００１１ｊつまシ３を加算したデータが記入され
る。また基本フレーム１のデータが「０」であっても初
期値１’−００１１Ｊが記入されるので、初期にクリア
する必要はない。In the RAM 6, the number of "1"s for each bit of the control signal SC is written in the same way as the RAM 2 in FIG. Even if the data of frame 1 is "0", the initial value 1'-0011J is written, so there is no need to clear it initially.

セレクタ７はＲＡＭ６から読出されたデータと。Selector 7 receives data read from RAM 6.

初期値「００１１ｊのいずれか一方を出力してこれをカ
ウンタ４に印加するものである。Either one of the initial values "0011j" is output and applied to the counter 4.

基本フレーム１ゲート発生回路８は１フレームにおける
基本フレーム１の間セレクタ７が初期値「００１１」を
選択出力するような制御信号と。The basic frame 1 gate generation circuit 8 generates a control signal such that the selector 7 selects and outputs the initial value "0011" during the basic frame 1 in one frame.

前記第一実施例と同様に基本フレームタイミングをカウ
ントして基本７レーム９に対する基本７し一ムタイミン
グが入力されたとき判定回路９を動作させる制御信号を
出力する。As in the first embodiment, basic frame timings are counted and a control signal for operating the determination circuit 9 is output when the basic 7th frame timing for the basic 7th frame 9 is input.

判定回路９はＲＡＭ６に記入されたａ、〜ｐ１を多数決
判定によシ「１」か「Ｏ」かに判定するとともに、その
有効か無効かを示す判定結果をも出力するものである。The determination circuit 9 determines whether a, .about.p1 written in the RAM 6 is "1" or "O" by majority decision, and also outputs a determination result indicating whether it is valid or invalid.

以下、第４図を参照しながらその動作について説明する
。前記の如く、初期値として「０Ｏ１１」つまシ３が付
加されているので。The operation will be explained below with reference to FIG. As mentioned above, "0O11" tab 3 is added as the initial value.

特定のビットが１かＯかを判定するとき受信データに「
１」が５以上のときｌ’−ＩＪ、４のとき無効と判定す
る場合、５＋３＝８のときｒｘＪ、ａ＋４＝７のとき無
効と判定する。ところで８は「１０００Ｊであシしたが
って最上位ビットが「１」のとき「１」と判定すること
ができ、「０」のとき「０」と判定することができる。When determining whether a specific bit is 1 or O, the received data is
When 1'' is 5 or more, it is judged as l'-IJ, when it is 4, it is judged as invalid, when 5+3=8, it is judged as rxJ, and when a+4=7, it is judged as invalid. By the way, 8 is "1000J", so when the most significant bit is "1", it can be determined as "1", and when it is "0", it can be determined as "0".

また７＝「０１１１」のため、下位３ビツトがオール「
１」のとき、つまシ下位３ビットのアンド出力が「１」
のとき無効と判定することができる。Also, since 7 = "0111", the lower 3 bits are all "
1”, the AND output of the lower 3 bits is “1”
It can be determined to be invalid when .

まず基本フレーム１０間は、基本フレーム１ゲート発生
回路８の出力によシセレクタ７が初期値１’−００１１
ｊを出力してカウンタ４にこれを送出する。したがって
基本フレーム１の制御信号ＳＣに対しては、この初期値
「００１１ｊが付加されて、その受信データａ１〜ｐ１
の［１］についてはさらに＋１され、「０」については
そのままＲＡＭ６のａ１〜ｐ１のそれぞれの番地、つｔ
ｂアドレスカウンタ１によシ発生されたＯ〜６３の番地
に記入されることになる。このＲＡＭ６のアドレスは。First, during basic frame 10, the selector 7 is set to an initial value of 1'-0011 by the output of the basic frame 1 gate generation circuit 8.
j and sends it to counter 4. Therefore, this initial value "0011j" is added to the control signal SC of basic frame 1, and the received data a1 to p1
[1] is further incremented by +1, and "0" is directly added to each address a1 to p1 of RAM6.
It will be written in addresses 0 to 63 generated by the b-address counter 1. The address of this RAM6 is.

基本フレームタイミングでリセットされる前記アドレス
カウンタ１によシ発生される０基本フレーム２以降は、
前の結果をＲＡＭ６から読出しこれをセレクタ７で選択
してカウンタ４にロードし。After the 0 basic frame 2 generated by the address counter 1 which is reset at the basic frame timing,
The previous result is read from the RAM 6, selected by the selector 7, and loaded into the counter 4.

受信データの「１」のときにはさらに＋１し。When the received data is "1", add 1 more.

「０」のときにはそのままＲＡＭ６に記入する。When it is "0", it is written into the RAM 6 as is.

このようにして基本フレーム８までにカウントされた結
果がＲＡＭ６よシ読出され、これが基本フレーム９のと
き基本フレーム１ゲート発生回路８より出力される起動
信号により起動される判定回路９により判定される。な
おセレクタ７のセレクト信号すなわち基本フレーム１ゲ
ート信号は基本フレームタイミングとフレームタイミン
グより作成され、４個の２人力ＮＡＮＤゲートでこれを
得ることができる。また判定回路９は１個のインバータ
と１個の４人力ＮＡＮＤで構成できる。The results counted up to basic frame 8 are read out from RAM 6 in this way, and when this is basic frame 9, it is determined by determination circuit 9 activated by the activation signal output from basic frame 1 gate generation circuit 8. . Note that the select signal of the selector 7, that is, the basic frame 1 gate signal, is created from the basic frame timing and the frame timing, and can be obtained by four two-man NAND gates. Further, the determination circuit 9 can be configured with one inverter and one four-man NAND.

なお前記各実施例では制御信号のビットの［１，、ｌの
数をカウントするようにした例について説明したが、勿
論ｒＯＪＯ数をカウントしてもよい。In each of the above embodiments, an example has been described in which the number of bits [1, 1, 1] of the control signal is counted, but it is of course possible to count the number of rOJOs.

〔発明の効果〕〔Effect of the invention〕

本発明によればＴＤＭＡ衛星通信方式において基準局か
らの制御信号を、同じビットを複数連続して送出してそ
れを多数決判定するものとは異なシ、１基本フレームに
おけるビットの並びは原信号のままにしてそれを数基本
フレーム繰返して送出して従局で受信し、多数決判定す
ることができるので、バースト的な誤りに対してもこれ
を訂正することができ、システムの信頼性を向上するこ
とができる。According to the present invention, in the TDMA satellite communication system, the control signal from the reference station is different from the one in which the same bits are sent out in succession and the majority decision is made, and the bit arrangement in one basic frame remains the same as the original signal. Since it is possible to repeatedly send out several basic frames, receive them at the slave station, and make a majority decision, it is possible to correct burst errors and improve system reliability. can.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理説明図。 第２図は本発明の一実施例構成図。 第３図は本発明の第二実施例構成図。 第４図は第二実施例の動作説明図。 第５図はＴＤＭＡフレーム構成図。 第６図は従来の多数決判定方式説明図。 第７図は従来の多数決判定回路を示す。 １・・・アドレスカウンタ。 ２・・・ＲＡＭ。 ３・・・クリア信号出力部。 ４・・・カウンタ。 ５・・・判定回路。 ６・・・ＲＡＭ。 ７・・・セレクタ。 ８・・・基本フレーム１ゲート発生回路。 ９・・・判定回路。 FIG. 1 is a diagram explaining the principle of the present invention. FIG. 2 is a configuration diagram of an embodiment of the present invention. FIG. 3 is a configuration diagram of a second embodiment of the present invention. FIG. 4 is an explanatory diagram of the operation of the second embodiment. FIG. 5 is a TDMA frame configuration diagram. FIG. 6 is an explanatory diagram of a conventional majority decision method. FIG. 7 shows a conventional majority decision circuit. 1...Address counter. 2...RAM. 3...Clear signal output section. 4...Counter. 5... Judgment circuit. 6...RAM. 7...Selector. 8...Basic frame 1 gate generation circuit. 9... Judgment circuit.

Claims (2)

【特許請求の範囲】[Claims] （１）複数の基本フレームにより１フレームを構成し、
基本フレームに制御信号を配置したＴＤＭＡ通信方式に
おいて、 送信側は同一の制御信号（ａ＿１…ａ＿■＿２、ｐ＿０
、ｐ＿１）を複数の基本フレームに分散して配置して送
信し、受信側は１フレーム内の前記複数の基本フレーム
の制御信号を形成するビット毎の「１」あるいは「０」
の数を計数して、これにもとづき判定を行うようにした
ことを特徴とする多数決判定方法。(1) One frame is composed of multiple basic frames,
In the TDMA communication system in which control signals are arranged in the basic frame, the transmitting side transmits the same control signals (a_1...a_■_2, p_0
, p_1) are distributed and arranged in a plurality of basic frames and transmitted, and the receiving side reads "1" or "0" for each bit forming the control signal of the plurality of basic frames within one frame.
1. A majority decision determination method characterized by counting the number of , and making a determination based on this. （２）初期値がその一方に印加されるセレクト手段を設
け、この初期値を付加して計数するようにしたことを特
徴とする特許請求の範囲第１項記載の多数決判定方法。(2) A majority decision method according to claim 1, characterized in that a selection means is provided to which an initial value is applied to one of the selection means, and the initial value is added for counting.