JPS6362426A - Majority decision discriminating method - Google Patents
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- JPS6362426A JPS6362426A JP20647886A JP20647886A JPS6362426A JP S6362426 A JPS6362426 A JP S6362426A JP 20647886 A JP20647886 A JP 20647886A JP 20647886 A JP20647886 A JP 20647886A JP S6362426 A JPS6362426 A JP S6362426A
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Abstract
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術(第5図、第6図、第7図)発明が解決しよ
うとする問題点
問題点を解決するための手段(第1図)作用
実施例
(1)第一実施例(第2図)
(2)第二実施例(第3図、第4図)
発明の効果
〔概 要〕
TDMA衛星通信方式において、基準局から出力される
複数基本フレームに繰返して送出される制御信号を受信
するとき受信側で多数決によシその制御信号の各ビット
を判定し、制御信号を正確に判読するようにしたもの。[Detailed description of the invention] [Table of contents] Overview Industrial field of application Prior art (Figs. 5, 6, and 7) Problems to be solved by the invention Means for solving the problems ( Fig. 1) Working Example (1) First Embodiment (Fig. 2) (2) Second Embodiment (Fig. 3, Fig. 4) Effects of the Invention [Summary] In the TDMA satellite communication system, from the reference station When receiving a control signal that is repeatedly sent out in a plurality of output basic frames, the receiving side uses a majority vote to determine each bit of the control signal to accurately decipher the control signal.
本発明は多数決判定方法に係シ、特にTDMA(Tim
e Division Multiple Acces
s )衛星通信方式において基準局から出力される制御
信号を複数回の基本フレームに繰返して送出し、それを
受信する従局側でこの制御信号の各ビットを多数決判定
を行うようにしたものに関する。The present invention relates to a majority decision method, particularly TDMA (Tim
e Division Multiple Access
s) Relates to a satellite communication system in which a control signal output from a reference station is repeatedly sent in multiple basic frames, and a slave station receiving the signal performs a majority decision on each bit of this control signal.
TDMA衛星通信では、空中のノイズや降雨等によシ、
データが誤って受信されることが多いので誤り訂正など
を施こし、データの信頼性を向上させる対策をとってい
る0特に基準局が従局を制御する為の基準局バースト内
の制御信号に対しては、従局において誤シ訂正の後にさ
らに多数決判定をするなどしてシステムの信頼性の向上
をはかつている。In TDMA satellite communication, noise and rainfall in the air are
Since data is often received erroneously, measures are taken to improve the reliability of the data by performing error correction, etc. Especially for the control signals in the reference station burst for the reference station to control the slave stations. In order to improve the reliability of the system, the slave station further performs a majority decision after correcting errors.
TDMA方式では2例えば第5図に示す如きフレーム構
成が行われている。In the TDMA system, a frame structure as shown in FIG. 5, for example, is used.
例えば17レームを10個の基本フレーム1゜2・・・
10で構成し、各基本フレームを基準局バーストRと例
えば10個のデータバース)Dで構成する。基準局パー
ス)Rは前置語PRWと制御信号SC部分を有する。こ
の前置語PRWは同期用のものでありクロック再生信号
や基準局バーストのユニークワードUW、が配置される
。また制御信号SCは同期用や監視用等に使用される。For example, 17 frames are divided into 10 basic frames 1°2...
Each basic frame consists of a reference station burst R and, for example, 10 data bursts D. Reference station parse) R has a prefix PRW and a control signal SC part. This prefix word PRW is for synchronization, and a clock reproduction signal and a unique word UW of a reference station burst are arranged therein. Further, the control signal SC is used for synchronization, monitoring, and the like.
またデータバーストD1〜D1ゲ・・Dゆは、前置語P
RWとデータDAT人部分により構成される。このデー
タバーストにおける前置語PRWにはこれまたクロック
再生信号とデータバーストとしてのユニークワードUW
Iが含まれている。Also, data burst D1~D1ge...Dyu is the prefix P
It consists of RW and data DAT person part. The prefix word PRW in this data burst also includes a clock recovery signal and a unique word UW as a data burst.
Contains I.
ところで実際の通信信号でちるデータDATAは、第5
図の例では1フレームで100データバースト、しかも
1つのデータバーストで数100〜数1000ビツト送
信されるが、前記制御信号SCは1フレームで数10ビ
ットあれば充分である。By the way, the data DATA which is an actual communication signal is the fifth one.
In the illustrated example, 100 data bursts are transmitted in one frame, and moreover, several hundred to several thousand bits are transmitted in one data burst, but it is sufficient for the control signal SC to have several ten bits in one frame.
そこで同一ビットを数回送って受信側で多数決判定をす
れば非常に有効であシ、簡単な回路構成で誤り訂正がで
き、システムの信頼性を増すことができる。Therefore, it is very effective to send the same bit several times and make a majority decision on the receiving side, and error correction can be performed with a simple circuit configuration, increasing the reliability of the system.
このために、従来では、第6図(a)に示す如く。For this purpose, conventionally, as shown in FIG. 6(a).
ビットa、〜a、、によシ形成される制御信号SCを。A control signal SC formed by bits a, ~a, .
その奇数ビットに対するパリティ(例えば奇パリティ)
po、偶数ビットに対するパリティpo064ビットで
構成し、とれを送信するとき、第6図中)に示す如く、
同一ビットを8回連続して各基本フレーム1〜10にお
ける基準局バーストの制御信号SC部分に挿入する。parity for that odd bit (e.g. odd parity)
po, parity for even number bits po0 consists of 64 bits, and when transmitting an error, as shown in Fig. 6),
The same bit is inserted eight consecutive times into the control signal SC portion of the reference station burst in each basic frame 1-10.
したがって、基本フレーム1の制御信号SCは。Therefore, the control signal SC of basic frame 1 is:
a、〜a、が8個連続した状態で構成され、基本フレー
ム2の制御信号SCはa會〜at6が8個連続した状態
で構成される。このように制御信号1ビツトを8ビツト
に展開して連続して送信するので、8基本フレームで全
てのビットが送出でき、残シの2基本フレームはダミー
となる。The control signal SC of basic frame 2 is composed of eight consecutive signals a, to a, and the control signal SC of basic frame 2 is composed of eight consecutive signals a to at6. Since one control signal bit is expanded into 8 bits and transmitted continuously in this way, all bits can be transmitted in 8 basic frames, and the remaining 2 basic frames are dummy.
これを受信する従局側は8基本フレーム送られてきた制
御信号を多数決判定して残シ2基本フレームの間に種々
の処理を行うことになる。ここで多数決判定は8ビツト
中の「1」の数が5ビツト以上だった場合「1」と判定
し、3ビツト以下だった場合r01と判定し、4ビツト
の場合は「1」か「0」か明確でないので無効と判定す
る。The slave station receiving this makes a majority decision on the control signals sent in the 8 basic frames and performs various processes during the remaining 2 basic frames. Here, in the majority decision, if the number of "1"s among the 8 bits is 5 or more bits, it is determined as "1", if it is 3 bits or less, it is determined as r01, and in the case of 4 bits, it is determined as "1" or "0". ” is not clear, so it is judged to be invalid.
前記第6図(b)に示した制御信号を多数決判定するた
めに、従来では、第7図に示す如く、受信したシリアル
データalyal・・・al、 at、 a、・・・a
、・・・は。In order to make a majority decision on the control signal shown in FIG. 6(b), conventionally, as shown in FIG. 7, the received serial data aryal...al, at, a,...a
,···teeth.
シリアル令パラレル変換器11で8ビツト毎にパラレル
変換して多数決判定ROM (Read OnlyMe
morry ) 12のアドレスとなる。この多数決判
定ROMI 2はアドレス8ビツト中の「1」のビット
の数による前記多数決判定結果をデータとした多数決判
定テーブルで構成されておシ、出力データは2ビツトで
ある。そのうち1ビツトは「1」か「0」かの判定結果
であシ、もう1ビツトは有効、無効の判定結果である。The serial/parallel converter 11 converts every 8 bits into parallel and converts it into a majority decision ROM (Read Only Me
morry ) 12 address. This majority decision ROMI 2 is constituted by a majority decision table that uses as data the majority decision result based on the number of "1" bits in the 8 bits of the address, and the output data is 2 bits. Of these, one bit is the determination result of "1" or "0", and the other bit is the determination result of valid or invalid.
有効、無効判定結果はJ−に;ylJツブ70ツブ14
に入シ、1フレーム中1度でも無効と判定するとそのフ
レームの多数決判定結果も無効となり。Valid/invalid judgment result is J-; ylJ tube 70 tube 14
If a frame is determined to be invalid even once in one frame, the majority decision result for that frame will also be invalidated.
以後の処理に使用される。また「1」か「0」か判定さ
れたデータは8基本フレームか\つて64ビット次々に
F I F O(First In First Ou
t ) )モリ13に書込まれ、基本フレーム9及び基
本フレーム10のダミー時間内で読み出して処理される
0
〔発明が解決しようとする問題点〕
ところで、第6図および第7図に示した方式では、展開
された8ビット中3ビット誤っても訂正可能であり、t
た4ビット誤った場合は無効となシ、5ビット以上誤ま
ることにより間違って判定されてもパリティチェックに
より誤シ検出可能であるため、第7図に示す如き簡単な
回路構成でかなシ信頼性の高いシステムを作ることが可
能であるが、バースト的な誤シに対しては欠点がある。Used for subsequent processing. Also, the data determined to be "1" or "0" is divided into 8 basic frames and 64 bits one after another as F I F O (First In First Out).
t) ) is written in the memory 13 and read out and processed within the dummy time of the basic frame 9 and the basic frame 10. [Problems to be solved by the invention] By the way, as shown in FIG. 6 and FIG. In this method, even if 3 bits out of 8 bits are erroneously expanded, it can be corrected, and t
If 4 or more bits are wrong, the result is invalid, and even if 5 or more bits are wrong, the error can be detected by a parity check. Therefore, a simple circuit configuration as shown in Figure 7 can make the system reliable. Although it is possible to create a system with high performance, it has a drawback in terms of burst errors.
例えば第6図において基本フレーム1の制御信号全体に
わたって誤ったとすればa1〜a、ビットは誤シ訂正不
可能であり、誤シを検出できない可能性も高い。For example, in FIG. 6, if the entire control signal of basic frame 1 is erroneous, it is impossible to correct the error in bits a1 to a, and there is a high possibility that the error cannot be detected.
したがって本発明の目的は、このようなバースト的な誤
りに対しても誤り訂正可能な多数決判定方法を提供する
ことである。Therefore, an object of the present invention is to provide a majority decision method capable of correcting even such burst errors.
前記目的を達成するため2本発明では、第1図に示す如
く、1基本フレーム中における制御信号SCを、原制御
信号a1 # ”!・・’ ”12y po ? pl
の並びのままで構成し、それを例えば8基本フレーム繰
返して送出する0残υの2基本フレームは、従来と同様
にダミーとする。In order to achieve the above object, in the present invention, as shown in FIG. 1, the control signal SC in one basic frame is converted into the original control signal a1 # "!...'"12y po ? pl
The two basic frames with 0 remaining υ, which are configured as they are and are sent out by repeating, for example, 8 basic frames, are dummy as in the conventional case.
これを受信する従局側は8基本フレーム送られてきた制
御信号を残り2基本フレームのダミービットの間に、各
ビット毎に多数決判定をしているいろな処理を行なうこ
とになる。多数決判定の基準は従来の場合と同じである
。The slave station that receives this will perform various processing on the control signal sent in the 8 basic frames between the dummy bits of the remaining 2 basic frames, including making a majority decision for each bit. The criteria for majority decision is the same as in the conventional case.
この第1図の方式にすれば、バースト的な誤シ。 If you use the method shown in Figure 1, there will be no burst errors.
例えば3基本フレームの間誤まったとしても誤シ訂正が
可能となシ、非常に信頼性を高くすることができる。For example, even if an error occurs during three basic frames, the error can be corrected, making it possible to greatly improve reliability.
(1)第一実施例 本発明の一実施例を第2図によシ説明する。 (1) First example An embodiment of the present invention will be explained with reference to FIG.
第2図において、1はアドレスカウンタ、2はRA M
(Random Access Memory )
、 3はクリア信号出力部、4はカウンタ、5は判定
回路である。In Figure 2, 1 is an address counter, 2 is a RAM
(Random Access Memory)
, 3 is a clear signal output section, 4 is a counter, and 5 is a determination circuit.
アドレスカウンタ1はRAM2へのアドレスを作成する
ものでオシ、基本フレームを示す基本フレームタイミン
グ信号によシ起動される。この例では制御信号SCが6
4ビツトであるので6ビツトの出力を発生する。The address counter 1 creates an address for the RAM 2, and is activated by a basic frame timing signal indicating a basic frame. In this example, the control signal SC is 6
Since it is 4 bits, a 6-bit output is generated.
RAM2はカウンタ4で計数された「1」の数が記入さ
れるものであり、アドレスOには8個の町を構成する「
1」の数が記入され、アドレス63には8個の店の「1
」の数が記入される。例えばalの真のデータがrlJ
の場合、空中ノイズ等がなく、基本フレーム1〜基本フ
レーム8のa1カスべて「1」であればアドレス0には
数値8が記入される。しかし空中ノイズ等のため「0」
が3つ混在し「1」の数が5のとき数値5が記入される
。The RAM 2 is used to record the number of "1"s counted by the counter 4, and the address O contains the "1"s that make up the eight towns.
The number ``1'' of eight stores is entered in address 63.
” is entered. For example, the true data of al is rlJ
In this case, if there is no air noise, etc., and all a1 cassettes of basic frames 1 to 8 are "1", the numerical value 8 is written in address 0. However, due to air noise, etc., it was "0".
When there are three ``1''s mixed together and the number of ``1''s is 5, the numerical value 5 is entered.
クリア信号出力部3は1フレームの最初にRAM2をク
リアするRAMクリア信号を出力するとともに、基本フ
レームタイミング信号をカウントするものであって、1
フレームの最初を示すフレームタイミングが印加された
とき、このRAMクリア信号を出力する。そして別に基
本フレームタイミング信号をカウントし、9回カウント
したとき判定回路5を起動させる。The clear signal output section 3 outputs a RAM clear signal for clearing the RAM 2 at the beginning of one frame, and also counts basic frame timing signals.
When a frame timing indicating the beginning of a frame is applied, this RAM clear signal is output. Then, the basic frame timing signal is counted separately, and when it has been counted nine times, the determination circuit 5 is activated.
カウンタ4はRAM2よシ出力された数値に受信データ
が「1」のとき+1を行うものである。The counter 4 increments the numerical value outputted from the RAM 2 by 1 when the received data is "1".
このカウンタ4の受信データには各基本フレームの制御
信号SCが頭次印加される。The control signal SC of each basic frame is first applied to the received data of this counter 4.
判定回路5はRAM2の出力が「1」か「O」かを判定
するのみならず有効無効をも判定するものであ!!11
.rlJが5個以上のとき「1」と判定し、「1」が4
個以下のとき「0」と判定する。The determination circuit 5 not only determines whether the output of the RAM 2 is "1" or "O", but also determines whether it is valid or invalid! ! 11
.. When rlJ is 5 or more, it is determined as “1”, and “1” is 4
When the number is less than or equal to 1, it is determined as "0".
さらに「1」が4個のときは無効と判定する。Further, when there are four "1"s, it is determined to be invalid.
次に第2図に示す第一実施例の動作について説明する。Next, the operation of the first embodiment shown in FIG. 2 will be explained.
■ 1フレームの区切シ、すなわち1フレームの最初を
示す7レームタイミングが入力されると。■ When the 7-frame timing indicating the delimiter of one frame, that is, the beginning of one frame, is input.
クリア信号出力部3はRAMクリア信号を出力しRAM
5はクリアされる。アドレスカウンタ1に基本フレーム
1の最初を示す基本フレームタイミングが印加されると
アドレスカウンタ1は0,1゜2・・・63を順次出力
する。このアドレスカウンタ1がOを出力するとき、カ
ウンタ4には基本フレーム1の受信データalが印加さ
れる。もしa1=「1」のときカウンタ4は1を計数し
、RAM2のアドレスOには1が記入される。このよう
にしてアドレスカウンタ1が0〜63をカウントしたと
き受信データa1〜pLの1,0に応じてRAM2のア
ドレス領域に1,0が記入される。The clear signal output section 3 outputs a RAM clear signal to
5 is cleared. When basic frame timing indicating the beginning of basic frame 1 is applied to address counter 1, address counter 1 sequentially outputs 0, 1°, 2, . . . , 63. When the address counter 1 outputs O, the received data al of the basic frame 1 is applied to the counter 4. If a1=“1”, the counter 4 counts 1, and 1 is written in the address O of the RAM 2. In this manner, when the address counter 1 counts 0 to 63, 1 and 0 are written in the address area of the RAM 2 in accordance with the 1 and 0 of the received data a1 to pL.
■ 次に基本フレーム2の最初を示す基本フレームタイ
ミングがアドレスカウンタ1に印加されると、アドレス
カラ/り1は再びθ〜63を出力し、RAM2のアドレ
スθ〜63に入力された11Oをカウンタ4に出力する
。いt as= [I Jであれば基本フレーム2のa
lt「1」であるので、カウンタ4は1+1=2をカウ
ントしてこの2をアドレスカウンタする。しかし空中ノ
イズがあれば1とOは変ることもあるので、その受信デ
ータのrlJ、rOJが同一ビット毎にRAM2に累計
される。このようにしてRAM2には基本フレーム1〜
8のa1〜l)tの「1」の個数が同一ビット毎に保持
される。■ Next, when the basic frame timing indicating the beginning of basic frame 2 is applied to the address counter 1, the address color/re1 outputs θ~63 again, and the counter receives 11O input to the address θ~63 of RAM2. Output to 4. If t as = [I J, then a of basic frame 2
Since lt is "1", the counter 4 counts 1+1=2 and uses this 2 as an address counter. However, if there is noise in the air, 1 and O may change, so rlJ and rOJ of the received data are accumulated in the RAM 2 for each same bit. In this way, basic frames 1 to 1 are stored in RAM2.
The number of "1"s in a1 to l)t of 8 is held for each same bit.
■ そして基本フレーム9に対する基本フレームタイミ
ングがクリア信号出力部3に入力されたとき、クリア信
号出力部3は判定回路5を起動させる。そしてアドレス
カウンタ1から出力されるアドレス0〜63に応じてR
AM2の出力を判定回路5が前記多数決判定する。そし
て「1」が4個のときに無効信号を出力し、他のとき有
効信号を出力する。(2) Then, when the basic frame timing for the basic frame 9 is input to the clear signal output section 3, the clear signal output section 3 activates the determination circuit 5. Then, according to addresses 0 to 63 output from address counter 1, R
The determination circuit 5 performs the majority decision on the output of AM2. Then, when there are four "1"s, an invalid signal is output, and at other times, a valid signal is output.
このようにして、比較的簡単な回路で、基準局からの制
御信号についてバースト誤シをも訂正可能であυシステ
ムの信頼性を向上することが可能となる。In this way, it is possible to correct burst errors in the control signal from the reference station with a relatively simple circuit, and it is possible to improve the reliability of the υ system.
(2)第二実施例
本発明の第二実施例を第3図および第4図にもとづき説
明する。(2) Second Embodiment A second embodiment of the present invention will be explained based on FIGS. 3 and 4.
第3図において第2図と同符号部分は同一部分を示し、
6はRAM、7はセレクタ、8は基本フレームゲート発
生回路、9は判定回路である。In FIG. 3, the same reference numerals as in FIG. 2 indicate the same parts,
6 is a RAM, 7 is a selector, 8 is a basic frame gate generation circuit, and 9 is a determination circuit.
RAM6は、第2図におけるRAM2と同様に制御信号
SCの各ビット毎の「1」の数が記入されるが、実際の
数に「0011jつまシ3を加算したデータが記入され
る。また基本フレーム1のデータが「0」であっても初
期値1’−0011Jが記入されるので、初期にクリア
する必要はない。In the RAM 6, the number of "1"s for each bit of the control signal SC is written in the same way as the RAM 2 in FIG. Even if the data of frame 1 is "0", the initial value 1'-0011J is written, so there is no need to clear it initially.
セレクタ7はRAM6から読出されたデータと。Selector 7 receives data read from RAM 6.
初期値「0011jのいずれか一方を出力してこれをカ
ウンタ4に印加するものである。Either one of the initial values "0011j" is output and applied to the counter 4.
基本フレーム1ゲート発生回路8は1フレームにおける
基本フレーム1の間セレクタ7が初期値「0011」を
選択出力するような制御信号と。The basic frame 1 gate generation circuit 8 generates a control signal such that the selector 7 selects and outputs the initial value "0011" during the basic frame 1 in one frame.
前記第一実施例と同様に基本フレームタイミングをカウ
ントして基本7レーム9に対する基本7し一ムタイミン
グが入力されたとき判定回路9を動作させる制御信号を
出力する。As in the first embodiment, basic frame timings are counted and a control signal for operating the determination circuit 9 is output when the basic 7th frame timing for the basic 7th frame 9 is input.
判定回路9はRAM6に記入されたa、〜p1を多数決
判定によシ「1」か「O」かに判定するとともに、その
有効か無効かを示す判定結果をも出力するものである。The determination circuit 9 determines whether a, .about.p1 written in the RAM 6 is "1" or "O" by majority decision, and also outputs a determination result indicating whether it is valid or invalid.
以下、第4図を参照しながらその動作について説明する
。前記の如く、初期値として「0O11」つまシ3が付
加されているので。The operation will be explained below with reference to FIG. As mentioned above, "0O11" tab 3 is added as the initial value.
特定のビットが1かOかを判定するとき受信データに「
1」が5以上のときl’−IJ、4のとき無効と判定す
る場合、5+3=8のときrxJ、a+4=7のとき無
効と判定する。ところで8は「1000Jであシしたが
って最上位ビットが「1」のとき「1」と判定すること
ができ、「0」のとき「0」と判定することができる。When determining whether a specific bit is 1 or O, the received data is
When 1'' is 5 or more, it is judged as l'-IJ, when it is 4, it is judged as invalid, when 5+3=8, it is judged as rxJ, and when a+4=7, it is judged as invalid. By the way, 8 is "1000J", so when the most significant bit is "1", it can be determined as "1", and when it is "0", it can be determined as "0".
また7=「0111」のため、下位3ビツトがオール「
1」のとき、つまシ下位3ビットのアンド出力が「1」
のとき無効と判定することができる。Also, since 7 = "0111", the lower 3 bits are all "
1”, the AND output of the lower 3 bits is “1”
It can be determined to be invalid when .
まず基本フレーム10間は、基本フレーム1ゲート発生
回路8の出力によシセレクタ7が初期値1’−0011
jを出力してカウンタ4にこれを送出する。したがって
基本フレーム1の制御信号SCに対しては、この初期値
「0011jが付加されて、その受信データa1〜p1
の[1]についてはさらに+1され、「0」については
そのままRAM6のa1〜p1のそれぞれの番地、つt
bアドレスカウンタ1によシ発生されたO〜63の番地
に記入されることになる。このRAM6のアドレスは。First, during basic frame 10, the selector 7 is set to an initial value of 1'-0011 by the output of the basic frame 1 gate generation circuit 8.
j and sends it to counter 4. Therefore, this initial value "0011j" is added to the control signal SC of basic frame 1, and the received data a1 to p1
[1] is further incremented by +1, and "0" is directly added to each address a1 to p1 of RAM6.
It will be written in addresses 0 to 63 generated by the b-address counter 1. The address of this RAM6 is.
基本フレームタイミングでリセットされる前記アドレス
カウンタ1によシ発生される0基本フレーム2以降は、
前の結果をRAM6から読出しこれをセレクタ7で選択
してカウンタ4にロードし。After the 0 basic frame 2 generated by the address counter 1 which is reset at the basic frame timing,
The previous result is read from the RAM 6, selected by the selector 7, and loaded into the counter 4.
受信データの「1」のときにはさらに+1し。When the received data is "1", add 1 more.
「0」のときにはそのままRAM6に記入する。When it is "0", it is written into the RAM 6 as is.
このようにして基本フレーム8までにカウントされた結
果がRAM6よシ読出され、これが基本フレーム9のと
き基本フレーム1ゲート発生回路8より出力される起動
信号により起動される判定回路9により判定される。な
おセレクタ7のセレクト信号すなわち基本フレーム1ゲ
ート信号は基本フレームタイミングとフレームタイミン
グより作成され、4個の2人力NANDゲートでこれを
得ることができる。また判定回路9は1個のインバータ
と1個の4人力NANDで構成できる。The results counted up to basic frame 8 are read out from RAM 6 in this way, and when this is basic frame 9, it is determined by determination circuit 9 activated by the activation signal output from basic frame 1 gate generation circuit 8. . Note that the select signal of the selector 7, that is, the basic frame 1 gate signal, is created from the basic frame timing and the frame timing, and can be obtained by four two-man NAND gates. Further, the determination circuit 9 can be configured with one inverter and one four-man NAND.
なお前記各実施例では制御信号のビットの[1,、lの
数をカウントするようにした例について説明したが、勿
論rOJO数をカウントしてもよい。In each of the above embodiments, an example has been described in which the number of bits [1, 1, 1] of the control signal is counted, but it is of course possible to count the number of rOJOs.
本発明によればTDMA衛星通信方式において基準局か
らの制御信号を、同じビットを複数連続して送出してそ
れを多数決判定するものとは異なシ、1基本フレームに
おけるビットの並びは原信号のままにしてそれを数基本
フレーム繰返して送出して従局で受信し、多数決判定す
ることができるので、バースト的な誤りに対してもこれ
を訂正することができ、システムの信頼性を向上するこ
とができる。According to the present invention, in the TDMA satellite communication system, the control signal from the reference station is different from the one in which the same bits are sent out in succession and the majority decision is made, and the bit arrangement in one basic frame remains the same as the original signal. Since it is possible to repeatedly send out several basic frames, receive them at the slave station, and make a majority decision, it is possible to correct burst errors and improve system reliability. can.
第1図は本発明の原理説明図。 第2図は本発明の一実施例構成図。 第3図は本発明の第二実施例構成図。 第4図は第二実施例の動作説明図。 第5図はTDMAフレーム構成図。 第6図は従来の多数決判定方式説明図。 第7図は従来の多数決判定回路を示す。 1・・・アドレスカウンタ。 2・・・RAM。 3・・・クリア信号出力部。 4・・・カウンタ。 5・・・判定回路。 6・・・RAM。 7・・・セレクタ。 8・・・基本フレーム1ゲート発生回路。 9・・・判定回路。 FIG. 1 is a diagram explaining the principle of the present invention. FIG. 2 is a configuration diagram of an embodiment of the present invention. FIG. 3 is a configuration diagram of a second embodiment of the present invention. FIG. 4 is an explanatory diagram of the operation of the second embodiment. FIG. 5 is a TDMA frame configuration diagram. FIG. 6 is an explanatory diagram of a conventional majority decision method. FIG. 7 shows a conventional majority decision circuit. 1...Address counter. 2...RAM. 3...Clear signal output section. 4...Counter. 5... Judgment circuit. 6...RAM. 7...Selector. 8...Basic frame 1 gate generation circuit. 9... Judgment circuit.
Claims (2)
基本フレームに制御信号を配置したTDMA通信方式に
おいて、 送信側は同一の制御信号(a_1…a_■_2、p_0
、p_1)を複数の基本フレームに分散して配置して送
信し、受信側は1フレーム内の前記複数の基本フレーム
の制御信号を形成するビット毎の「1」あるいは「0」
の数を計数して、これにもとづき判定を行うようにした
ことを特徴とする多数決判定方法。(1) One frame is composed of multiple basic frames,
In the TDMA communication system in which control signals are arranged in the basic frame, the transmitting side transmits the same control signals (a_1...a_■_2, p_0
, p_1) are distributed and arranged in a plurality of basic frames and transmitted, and the receiving side reads "1" or "0" for each bit forming the control signal of the plurality of basic frames within one frame.
1. A majority decision determination method characterized by counting the number of , and making a determination based on this.
け、この初期値を付加して計数するようにしたことを特
徴とする特許請求の範囲第1項記載の多数決判定方法。(2) A majority decision method according to claim 1, characterized in that a selection means is provided to which an initial value is applied to one of the selection means, and the initial value is added for counting.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20647886A JPS6362426A (en) | 1986-09-02 | 1986-09-02 | Majority decision discriminating method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20647886A JPS6362426A (en) | 1986-09-02 | 1986-09-02 | Majority decision discriminating method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6362426A true JPS6362426A (en) | 1988-03-18 |
Family
ID=16524035
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20647886A Pending JPS6362426A (en) | 1986-09-02 | 1986-09-02 | Majority decision discriminating method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6362426A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02226434A (en) * | 1989-02-28 | 1990-09-10 | Nec Corp | Majority decision circuit |
US7130352B2 (en) | 2001-08-08 | 2006-10-31 | Fujitsu Limited | Transceiver apparatus and transceiving method in communication system |
-
1986
- 1986-09-02 JP JP20647886A patent/JPS6362426A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02226434A (en) * | 1989-02-28 | 1990-09-10 | Nec Corp | Majority decision circuit |
US7130352B2 (en) | 2001-08-08 | 2006-10-31 | Fujitsu Limited | Transceiver apparatus and transceiving method in communication system |
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