JPS6362238A - 薄膜堆積方法 - Google Patents

薄膜堆積方法

Info

Publication number
JPS6362238A
JPS6362238A JP20611186A JP20611186A JPS6362238A JP S6362238 A JPS6362238 A JP S6362238A JP 20611186 A JP20611186 A JP 20611186A JP 20611186 A JP20611186 A JP 20611186A JP S6362238 A JPS6362238 A JP S6362238A
Authority
JP
Japan
Prior art keywords
thin film
gas
ratio
aspect ratio
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP20611186A
Other languages
English (en)
Inventor
Tsunetoshi Arikado
経敏 有門
Haruo Okano
晴雄 岡野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP20611186A priority Critical patent/JPS6362238A/ja
Publication of JPS6362238A publication Critical patent/JPS6362238A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、WiIpJ堆積方法に係わり、特に溝を有す
る被処理基体上に薄膜を形成するのに適した薄膜堆積方
法に関する。
(従来の技術) 近年、半導体集積回路は益々高密度化、高集積化が進め
られており、ダイナミックRAMでは早くも4Mビット
が発表されている。しかしながら、素子の高密度化に伴
い、次のような問題が生じている。即ち、半導体集積回
路の製造においては、溝内に金属や絶縁III等の各種
薄膜を埋込む技術が不可欠であり、この技術としては気
相成長法やスパッタリング法等が用いられている。とこ
ろが、素子の高密度化に伴い溝のアスペクト比(開口幅
と深さとの比)は益々大きくなっている。このため、上
記方法では、アスペクト比の大きな溝を有する基板表面
に薄膜を堆積し、溝部を薄膜で十分に埋込むことが困難
となっている。以下、この問題を第2図を参照して簡単
に説明する。
第2図は、多層配線工程を想定した図である。
まず、第2図<a>に示す如<Si基板31上に絶縁膜
32が堆積され、その上にライン&スペースのAffi
配If!33が形成されているものとする。
Afi配線33上に絶縁1134を堆積しなければなら
ないが、従来の気相成長法、プラズマ気相成長法或いは
スパッタリンク法で堆積すると、第2図(C)に示す如
(スペース部(溝部)が絶縁膜34では完全に埋まらず
、空洞35が生じてしまう。
これを解決するために開発された方法がバイアススパッ
タ法であるが、この方法であってもアスペクト比1以上
のパターンでは、スペース部を完全に埋込むことはでき
ない。そして、空洞35が生じたままで素子を形成する
と、素子の信頼性が著しく低下すると云う問題があった
(発明が解決しようとする問題点) このように従来方法では、高アスペクト比の溝を有する
被処理基体上に?l1Illを堆積した場合には、空洞
の発生を招き溝部を完全に埋込むことは困難であり、こ
れにより素子の信頼性の低下を招くと云う問題があった
本発明は上記事情を考慮してなされたもので、その目的
とするところは、高アスペクト比の溝であっても、空洞
の発生を招くことなく所定の薄膜で完全に埋込むことが
でき、素子特性の向上等に寄与し得る1Nm堆積方法を
提供することにある。
[発明の構成] (問題点を解決するための手段) 本発明の骨子は、気体放電を利用して薄膜を堆積する際
に、重合とエツチングが起こる重合性を有するエツチン
グガス(例えばCHF3やCH2F2 )を添加するこ
とにより、堆積とエツチングを同時に行うことにある。
即ち本発明は、気体放電を用いたall堆積法により、
高アスペクト比の溝等を有する被処理基体上に薄膜を堆
積形成する薄膜堆積方法において、重合性を有するエツ
チングガスを添加ガスとして加えるようにした方法であ
る。
(作用) 上記方法であれば、薄膜の堆積とエツチングとが同時に
進行することになるが、堆積速度をエツチング速度より
も早くしておけば、堆積反応が主となり被処理基体上に
薄膜を堆積することが可能となる。そして、基体の表面
部における相対的な堆積速度(堆積速度からエツチング
速度を引いた値)を溝底部における相対的な堆積速度よ
りも遅くなるようにしておけば、空洞の発生なく溝部内
に薄膜を埋込むことが可能となる。さらに、表面部のエ
ツチング速度と溝底部のエツチング速度との比の7スベ
クト比依存性を十分大きくしておけば、上記埋込みをよ
り有効に行うことができる。
これを実現するものが重合性を有するエツチングガスで
あり、このガスを用いることによりアスペクト比の大き
な溝であっても、空洞の発生を招くことなく、所望の薄
膜で十分に埋込むことが可能とな、つた。
〈実施例) 実施例を説明する前に、本発明の基本原理について説明
する。
まず、前記空洞が生じるメカニズムについて説明する。
第3図(a)に示すようなパターン上にスパッタリング
法やプラズマ気相成長法のように、基板表面での粒子の
付着確率が高く、粒子の基板表面への供給が律速過程で
あるような堆積方法で薄膜を堆積すると、基板上の各点
での堆積速度、即ち各点に到達する粒子の数は、各点か
らパターン上部を結んだ線で形成される立体角θに依存
する。今、P、Q点を考えると、当然ながら上部の点P
の方が下部の点Qよりも立体角が大きい(θ2〉θ。)
。そのため、溝部に相当するパターン側壁に付着する膜
厚は、パターンの底部に近付くにつれて薄くなる。従っ
て、堆積時間の経過に伴い、パターン上部に膜は多く堆
積し、底部には膜は殆ど堆積されず、その結果第3図(
b)に示す如く突出部36が形成される。この突出部3
6のために、益々底部に近い所では粒子が入りnくなり
、膜が形成されなくなる。そして、更に堆積が進行する
と、やがて左右の突出部36が接触して空洞35ができ
ることになる。
空洞35が生じないようにするには、上記突出部36が
形成されないようにすればよい。バイアススパッタリン
グ法は、基板側にも高周波電力を印加し、イオンを衝突
させてスパッタリング作用により突出部36を除去しな
がら膜を堆積する方法である。しかし、スパッタリング
作用の場合、スパッタされた粒子の再付着があり、底部
からスパッタされた粒子が丁度突出部36の辺りに再付
着し、突出部除去の効果が少なくなる。
そこで、本発明のように、例えばCF4やCHF3等の
重合性を有するエツチングガスを添加しておくと、スパ
ッタリングではなく、エツチングにより堆積物の除去が
起こる。突出部36及びパターンの底部からのエツチン
グ生成物はガスであり、どこにも再付着しないので、突
出部除去効果が有効に現われる。その結果、高アスペク
ト比パターンの埋込み特性は、パスアメスパッタ法に比
較して向上すると予想されるのである。
第4図は、スパッタリング法で種々のアスペクト比パタ
ーン上にSiO2膜を堆積した場合の、m厚比及びエツ
チング速度比を示す特性図である。
図中曲線Aは、スペース内とパターン上での膜厚比(b
/a)をアスペクト比に対してプロットしたものである
。ここで、a、bは第5図に示す如く定義されるもので
、パターン上の膜厚及びスペース内の膜厚を示している
。アスペクト比が大となる程膜厚比は小さくなる。これ
は、アスペクト比が大きい程スペース部底部での立体角
が小さくなり、底部まで到達し得る粒子数が低下するか
らである。
図中曲線8は、平行平板ドライエツチング装置にCHF
3ガスのみを導入し、圧力10゛3[torr]、高周
波電力1 [W/c!R2] (7)条件でSiO2の
エツチングを行った場合の、エツチング速度のアスペク
ト比依存性を示している。なお、エツチング速度比は、
アスペクト比0.5のパターンのエツチング速度で規格
化している。アスペクト比が大となる程エツチング速度
は低下する。但し、その低下の割合いは曲線Aよりも大
きい。従って、この両方の効果を組合わせるならば、申
に突出部の除去によるだけでなく、大幅な埋込み特性の
改善が期待できる。但し、注意すべき点は、添加するエ
ツチングガスは、エツチング速度比のアスペクト比依存
性が大きなもの、つまり重合性を有するエツチングガス
でなければならない。
以下、本発明の詳細を図示の実施例によって説明する。
第1図は本発明の一実施例に使用したプラズマ気相成長
装置を示す概略構成図である。図中11は真空チャンバ
であり、このチャンバ11内にアノード12及びカソー
ド13が対向配置されている。アノード12はチャンバ
11と共に接地されており、またカソード13にはマツ
チング回路14を介して高周波電源15が接続されてい
る。
そして、被処理基体であるウェハ16はカソード13上
に載置されるものとなっている。
一方、チャンバ11内にはマスフローコントローラ21
を介して堆積ガス及びエツチングガスが導入される。チ
ャンバ11内のガスは、油回転ポンプ22及び油拡散ポ
ンプ23により排気されるものとなっている。なお、図
中17はカソード13とチヤツト11とを絶縁するため
の絶縁体、24は油拡散ポンプ23の上部に設けられた
液体窒素トラップ、25は油拡散ポンプ23とチャンバ
11との間に設けられたバルブ、26は油回転ポンプ2
2とチャンバ11との間設けられたバルブ、27は油回
転ポンプ22と油拡散ポンプ23どの間に設けられたバ
ルブを示している。
次に、上記装置を用いた薄膜形成方法について説明する
まず、第2図(a)に示す如<Si基板31上に絶縁膜
としてのSiO2膜32膜形2し、この上にAN配線3
3を形成した。ここで、ARN配線33パターンは、配
線間隔0.8[μ71L]、!II厚1[μTrL]と
した。つまり、illのパターニングにより形成される
スペース部(溝部)の7スベクト比を1.25とした。
この試料を第1図に示す装置のチャンバ11内のカソー
ド13上にII!し、チャンバ11内に丁EO8(テト
ラエトキシシラン)とCHF3ガスを比率(1:0.1
)で導入し、全圧力を10”3[torr]に設定した
。なお、ガスの比率はマスフローコントローラ21によ
り調整すればよい。次いで、1[W/α2]の高周波電
力密度で放電を生起し、70分間の堆積を行った。その
結果、第2図(b)に示す如く、空洞35を生じること
なく5iOz!134の良好な埋込みが達成されてい 
−た。
一方、比較例として従来と同様にTEOSガスのみを導
入し、上記実施例と同じ条件で40分間の堆積を行った
。この場合、第2図(C)に示す如く、スペース部に空
洞35が生じ完全な埋込みを行うことは困難であった。
これらの結果から、CHF3ガスを添加することにより
、空洞35の発生が抑えられ良好な埋込みを実現できる
のが判る。
このように本実施例方法によれば、TE01を用いたプ
ラズマ気相成長法により絶縁膜を堆積するに際し、CH
F3ガスを添加しているので、スペース部の底部におけ
る1llllの堆積速度を表面部のそれよりも早くする
ことができ、さらにアスペクト比が大きい程上記堆積速
度の比を大きくすることができる。このため、スペース
部に空洞が生じることもなく、スペース部を絶縁膜で完
全に埋込むことができる。つまり、アスペクト比の大き
な溝部であっても、該溝部を絶縁膜等で完全に埋込むこ
とができ、空洞発生に起因する素子特性の低下等の問題
を解消することができる。また、CHF3等のエツチン
グガスを添加ガスとして加えるのみでよく、従来のプラ
ズマ気相成長装置をそのまま用いることができる等の利
点もある。
なお、本発明は上述した実施例方法に限定されるもので
はない。例えば、前記堆積するil膜はSiO2等の絶
縁膜に限るものではなく、金l1II!であってもよい
。また、薄膜堆積法としてはプラズマCVD法に限るも
のではなく、気体放電を利用した方法であればよい。例
えばスパッタ法では、SlをターゲットとしてCF4.
8Fs 。
CHF3ガスを添加ガスとして用いればよい。さらに、
バイアススパッタリング法、イオンプレーティング法、
マイクロ波プラズマ気相成長法及びECR放電プラズマ
CVD法に適用することも可能である。この場合、堆積
ガスに加え重合性を有するエツチングガスを適宜選択し
て用いればよい。
また、実施例ではラインシスペースのパターンを薄膜で
埋込んだが、トレンチキャパシタ等の溝内に薄膜を埋込
む工程に適用できるのは勿論のことである。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。
[発明の効果−] 以上詳述したように本発明によれば、気体放電を利用し
て薄膜を堆積する際に、重合性を有するエツチングガス
を添加ガスとして加えることにより、アスペクト比の大
きな溝部であっても、空洞の発生を招くことなく溝部内
を薄膜で完全に埋込むことができ、素子特性向上等に寄
与することができる。
【図面の簡単な説明】
第1図は本発明の一実施例方法に使用したプラズマ気相
成長装置を示す概略構成図、第2図は同実施例方法の作
用を説明するための工程断面図、第3図乃至第5図は本
発明の基本原理を説明するためのもので第3図は空洞発
生のメカニズムを示す断面図、第4図はアスペクト比に
対する膜厚比及びエツチング速度比の変化を示す特性図
、第5図は膜厚比の定義を説明するための模式図である
。 11・・・真空チャンバ、12・・・7ノード、13・
・・カソード、15・・・高周波電源、16・・・ウェ
ハ(被処理基体)、21・・・マス70−コントローラ
、22.23・・・真空ポンプ、31・・・5i基板、
32・・・5i02膜(絶縁膜)、33・・・A2配線
、34・・・5i0211!(堆積薄膜)、35・・・
空洞、36・・・突出部。 出願人代理人 弁理士 鈴江武彦 第 1 内 第2囚 第3図

Claims (4)

    【特許請求の範囲】
  1. (1)気体放電を用いた薄膜堆積法により、被処理基体
    上に薄膜を堆積形成する際に、重合性を有するエッチン
    グガスを添加ガスとして加えたことを特徴とする薄膜堆
    積方法。
  2. (2)前記薄膜堆積法は、スパッタリング法、バイアス
    スパッタリング法、プラズマ気相成長法、イオンプレー
    ティング法、マイクロ波プラズマ気相成長法及びECR
    放電プラズマCVD法のいずれかであることを特徴とす
    る特許請求の範囲第1項記載の薄膜堆積方法。
  3. (3)前記被処理基体は、その表面部に溝が形成された
    ものであることを特徴とする特許請求の範囲第1項記載
    の薄膜形成方法。
  4. (4)前記エッチングガスは、前記堆積される膜の該ガ
    スによる表面部のエッチング速度と溝底部のエッチング
    速度との比をエッチング速度比、該ガスを添加しないと
    きの表面部の堆積速度と溝底部の堆積速度との比を堆積
    速度比、前記溝の開口径と深さとの比をアスペクト比と
    するとき、エッチング速度比のアスペクト比依存性が堆
    積速度比のアスペクト比依存性よりも大となるものであ
    ることを特徴とする特許請求の範囲第3項記載の薄膜堆
    積方法。
JP20611186A 1986-09-02 1986-09-02 薄膜堆積方法 Pending JPS6362238A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20611186A JPS6362238A (ja) 1986-09-02 1986-09-02 薄膜堆積方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20611186A JPS6362238A (ja) 1986-09-02 1986-09-02 薄膜堆積方法

Publications (1)

Publication Number Publication Date
JPS6362238A true JPS6362238A (ja) 1988-03-18

Family

ID=16517980

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20611186A Pending JPS6362238A (ja) 1986-09-02 1986-09-02 薄膜堆積方法

Country Status (1)

Country Link
JP (1) JPS6362238A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02166751A (ja) * 1988-12-21 1990-06-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US5013691A (en) * 1989-07-31 1991-05-07 At&T Bell Laboratories Anisotropic deposition of silicon dioxide
US5429995A (en) * 1992-07-17 1995-07-04 Kabushiki Kaisha Toshiba Method of manufacturing silicon oxide film containing fluorine
JPH07326666A (ja) * 1994-05-30 1995-12-12 Nec Corp 金属配線の形成方法
EP0724286A1 (en) * 1995-01-25 1996-07-31 Applied Materials, Inc. A method of forming a thin film of silicon oxide for a semiconductor device
US5583078A (en) * 1991-04-30 1996-12-10 Lucent Technologies Inc. Method for fabricating a planar dielectric
US6087276A (en) * 1996-10-29 2000-07-11 National Science Council Method of making a TFT having an ion plated silicon dioxide capping layer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5536980A (en) * 1978-09-07 1980-03-14 Matsushita Electronics Corp Production of film by plasma reaction
JPS5856325A (ja) * 1981-09-29 1983-04-04 Fujitsu Ltd プラズマcvd膜形成方法
JPS58191432A (ja) * 1982-05-06 1983-11-08 Fujitsu Ltd 薄膜の形成法
JPS58197822A (ja) * 1982-05-14 1983-11-17 Hitachi Ltd 絶縁性薄膜の形成方法
JPS5944831A (ja) * 1982-09-07 1984-03-13 Toshiba Corp 薄膜堆積方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5536980A (en) * 1978-09-07 1980-03-14 Matsushita Electronics Corp Production of film by plasma reaction
JPS5856325A (ja) * 1981-09-29 1983-04-04 Fujitsu Ltd プラズマcvd膜形成方法
JPS58191432A (ja) * 1982-05-06 1983-11-08 Fujitsu Ltd 薄膜の形成法
JPS58197822A (ja) * 1982-05-14 1983-11-17 Hitachi Ltd 絶縁性薄膜の形成方法
JPS5944831A (ja) * 1982-09-07 1984-03-13 Toshiba Corp 薄膜堆積方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02166751A (ja) * 1988-12-21 1990-06-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US5013691A (en) * 1989-07-31 1991-05-07 At&T Bell Laboratories Anisotropic deposition of silicon dioxide
US5583078A (en) * 1991-04-30 1996-12-10 Lucent Technologies Inc. Method for fabricating a planar dielectric
US5429995A (en) * 1992-07-17 1995-07-04 Kabushiki Kaisha Toshiba Method of manufacturing silicon oxide film containing fluorine
JPH07326666A (ja) * 1994-05-30 1995-12-12 Nec Corp 金属配線の形成方法
EP0724286A1 (en) * 1995-01-25 1996-07-31 Applied Materials, Inc. A method of forming a thin film of silicon oxide for a semiconductor device
US6087276A (en) * 1996-10-29 2000-07-11 National Science Council Method of making a TFT having an ion plated silicon dioxide capping layer

Similar Documents

Publication Publication Date Title
US6284149B1 (en) High-density plasma etching of carbon-based low-k materials in a integrated circuit
KR20210093163A (ko) 고 종횡비 피처를 형성하는 방법
US6617259B2 (en) Method for fabricating semiconductor device and forming interlayer dielectric film using high-density plasma
US4377438A (en) Method for producing semiconductor device
US6583065B1 (en) Sidewall polymer forming gas additives for etching processes
US6033990A (en) Method for manufacturing a multilevel interconnection structure
US5219791A (en) TEOS intermetal dielectric preclean for VIA formation
US6143649A (en) Method for making semiconductor devices having gradual slope contacts
US5962344A (en) Plasma treatment method for PECVD silicon nitride films for improved passivation layers on semiconductor metal interconnections
KR100420753B1 (ko) 반도체 웨이퍼 상의 갭 충진 방법
JP2020520554A (ja) 超伝導体相互接続のための予洗浄および堆積の方法
US6149779A (en) Low-k BSG gap fill process using HDP
KR100593769B1 (ko) 에칭 방법
JPS6362238A (ja) 薄膜堆積方法
EP0050972B1 (en) Method of manufacturing a semiconductor device with an interconnection electrode layer
US5888901A (en) Multilevel interconnection and method for making
KR100227636B1 (ko) 반도체 소자의 콘택 홀 형성 방법
US6468603B1 (en) Plasma film forming method utilizing varying bias electric power
KR100277858B1 (ko) 반도체소자의 갭필링(gap filling)방법
KR100399064B1 (ko) 반도체 소자 제조방법
JPH0461333A (ja) 表面処理方法
KR100458295B1 (ko) 반도체소자의콘택플러그형성방법
KR100236095B1 (ko) 반도체 소자의 금속배선 형성방법
KR100641501B1 (ko) 반도체 디바이스의 금속 라인 형성 방법
KR0181959B1 (ko) 반도체 장치의 비아홀 형성방법