JPS6361330A - Microprogram control device - Google Patents
Microprogram control deviceInfo
- Publication number
- JPS6361330A JPS6361330A JP20633986A JP20633986A JPS6361330A JP S6361330 A JPS6361330 A JP S6361330A JP 20633986 A JP20633986 A JP 20633986A JP 20633986 A JP20633986 A JP 20633986A JP S6361330 A JPS6361330 A JP S6361330A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- instruction
- memory
- instructions
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000011022 operating instruction Methods 0.000 description 2
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロプログラム制′４′ｎ装置に関する、
特にマイクロプログラムメモリの効率化に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a microprogrammed device.
In particular, it concerns the efficiency of microprogram memory.
従来の技術
従来の水平型のマイクロプログラム制御装置においては
、命令長を長（し、演算を並列に実行させ、それに対応
してマイクロプログラムメモリの構成も、１つのアドレ
スに対する命令長も長くなっている。そのため、演算を
並列に行なえない場合においては命令群の一部が有効で
、残り殆どの部分が非演算（ＮＯＰ命令）となり、メモ
リが有効に使用されない。2. Prior Art In conventional horizontal microprogram control devices, the instruction length is long (and operations are executed in parallel), and the configuration of the microprogram memory and the instruction length for one address are correspondingly long. Therefore, when operations cannot be performed in parallel, a part of the instruction group is valid, and most of the remaining parts are non-operational (NOP instructions), and the memory is not used effectively.
以下図面を参照しながら、上述した従来のマイクロプロ
グラム制御装置の一例について説明する。An example of the above-mentioned conventional microprogram control device will be described below with reference to the drawings.
第４図は、従来のマイクロプログラム制御装置の構成を
示すものである。第４図において、４１はアドレスレジ
スタ、４２はマイクロプログラムメモリ、４３はマイク
ロプログラムメモリ４２の命令出力をフェッチするレジ
スタ、４４はアドレスレジスタ４１の出力にｌ”を加算
する加算回路である。FIG. 4 shows the configuration of a conventional microprogram control device. In FIG. 4, 41 is an address register, 42 is a microprogram memory, 43 is a register that fetches the instruction output of the microprogram memory 42, and 44 is an adder circuit that adds l'' to the output of the address register 41.
このように構成された従来のマイクロプログラム制御装
置では、まず、アドレスレジスタ４１の値をアドレス信
号としてマイクロプログラムメモリ４２の出力は、レジ
スタ４３にフェッチされて各演算部に送られる。このレ
ジスタ４３のフェッチと同時に、加算回路４４によって
アドレス信号に′１”を加えた値をアドレスレジスタ４
１にラッチし、次のアドレス信号を発生させる。しかも
、レジスタ４３の長さを長くし、乗算部、加減算部等の
命令フィールドを独立に持たせ、これら、演算部を並列
に動作させることによって演算速度をあげている。In the conventional microprogram control device configured as described above, first, the value of the address register 41 is used as an address signal, and the output of the microprogram memory 42 is fetched into the register 43 and sent to each calculation section. At the same time as this register 43 is fetched, an adder circuit 44 adds '1' to the address signal and adds it to the address register 43.
It latches to 1 and generates the next address signal. Furthermore, the length of the register 43 is increased, instruction fields for the multiplication section, addition/subtraction section, etc. are provided independently, and these arithmetic sections are operated in parallel to increase the operation speed.
発明が解決しようとする問題点
しかし、上記のような構成では、各演算部を並列動作さ
せない場合においても、動作させない演算部のフィール
ドを持つ必要があり、マイクロプログラムメモリの効率
が悪いという問題点を有していた。つまり、第５図にお
いて、命令群の殆どのフィールドでＮＯＰとなる。Problems to be Solved by the Invention However, with the above configuration, even when each calculation unit is not operated in parallel, it is necessary to have a field for the calculation unit that is not operated, and the problem is that the efficiency of the microprogram memory is poor. It had In other words, in FIG. 5, most fields of the instruction group are NOP.
本発明は上記問題点に鑑みて簡単な構成で、マイクロプ
ログラムメモリの効率を改良することができるマイクロ
プログラム制御装置を４１４共することを目的とする。In view of the above problems, it is an object of the present invention to provide a microprogram control device 414 that has a simple configuration and can improve the efficiency of the microprogram memory.
問題点を解決するための手段
本発明のマイクロプログラム制御装置は、複数の演算を
同時に制御する複数に分割されたマイクロプログラムフ
ィールドとタグフィールドを貯蔵するマイクロプログラ
ムメモリと、上記タグフィールドをデコードするデコー
ダと、上記マイクロプログラムフィールドの複数の命令
と非演算命令を入力とし、上記デコーダの出力の制御の
もとに各演算に上記命令、もしくは、非演算命令を選択
的に振り分けるマルチプレクサと、各演算毎にビット位
置が決まっているレジスタとを備えたものである。Means for Solving the Problems The microprogram control device of the present invention includes a microprogram memory that stores a plurality of divided microprogram fields and a tag field that control a plurality of operations simultaneously, and a decoder that decodes the tag field. and a multiplexer which takes as input the plurality of instructions and non-operating instructions in the microprogram field and selectively distributes the instructions or non-operating instructions to each operation under the control of the output of the decoder, and a multiplexer for each operation. and a register in which the bit position is determined.
作用
本発明は上記した構成によって、あるアドレスでＩ旨定
された複数個の命令群からなるマイクロプログラムを、
タグフィールドのデコードによって、複数個の演算に振
り分けることを可能にすることによって、マイクロプロ
グラムメモリに蓄えられた各演算のＮＯＰ命令を最小限
に抑え、マイクロプログラムメモリの効率化が図れる。Effect of the present invention With the above-described configuration, a microprogram consisting of a plurality of instruction groups specified as I at a certain address,
By making it possible to divide into a plurality of operations by decoding the tag field, it is possible to minimize the number of NOP instructions for each operation stored in the microprogram memory, thereby increasing the efficiency of the microprogram memory.
実施例
以下、本発明の一実施例を図面に基づいて説明する。第
１図は本発明のマイクロプログラム制御装置のブロック
図で、１は複数の演算器、たとえば加減算器１乗算器等
を制御する命令群からなるマイクロプログラムフィール
ド、および、上記命令群の各命令がどの演算器で有効で
あるかを示すタグフィールドを蓄えたマイクロプログラ
ムメモリ、２は上記命令群の各命令をどの演算器に入力
するかを決定するために、上記タグフィールドをデコー
ドするデコーダ、３はデコーダ２の出力の制御のもとに
、上記命令群の各命令と、非演算命令（ＮＯＰ命令）を
各演算器に振り分けるマルチプレクサあり、セレクトさ
れた命令は、４のレジスタにラッチされる。ここで、レ
ジスタ４の出力は、各演算器固有の入力となる。EXAMPLE Hereinafter, an example of the present invention will be described based on the drawings. FIG. 1 is a block diagram of a microprogram control device according to the present invention, in which 1 is a microprogram field consisting of a group of instructions for controlling a plurality of arithmetic units, such as an adder/subtractor, 1 multiplier, etc.; a microprogram memory storing a tag field indicating which arithmetic unit is valid; 2 a decoder which decodes the tag field in order to determine which arithmetic unit each instruction of the instruction group is input to; 3; Under the control of the output of the decoder 2, there is a multiplexer which distributes each instruction of the above instruction group and non-operational instructions (NOP instructions) to each arithmetic unit, and the selected instruction is latched into the register No. 4. Here, the output of the register 4 becomes an input unique to each arithmetic unit.
以上のように構成されたマイクロプログラム制御装置に
ついて、以下第１図〜第３図を用い、演算部分が３種、
マイクロプログラムフィールドが２分割されている場合
について動作を説明する。Regarding the microprogram control device configured as described above, there are three types of calculation parts, using FIGS. 1 to 3 below.
The operation will be explained in the case where the microprogram field is divided into two parts.
第２図はマイクロプログラムメモリの内容を示すもので
、各アドレスにおける内容は、タグフィールドとマイク
ロプログラムフィールドに分割される。さらに、マイク
ロプログラムフィールドは命令１と命令２に分割される
。命令１．命令２は各演算部分に固定ではなく、図に示
されているように第ｎアドレスの内容は演算器１のため
の命令であり、第ｆｉ＋ｌアドレスの命令１は演算器２
のための命令である。これを指定するためのタグフィー
ルドが設けられている。FIG. 2 shows the contents of the microprogram memory, where the contents at each address are divided into a tag field and a microprogram field. Further, the microprogram field is divided into instruction 1 and instruction 2. Command 1. Instruction 2 is not fixed to each calculation part, and as shown in the figure, the content of the nth address is an instruction for calculation unit 1, and the instruction 1 at the fi+lth address is for calculation unit 2.
This is an instruction for A tag field is provided to specify this.
第３図は、第１図のマルチプレクサ３、レジスタ４につ
いての構成を示した例である。マルチプレクサ３は、各
演算器に対応するマルチプレクサ＋１１〜マルチプレク
サ（３）から構成されており、マイクロプログラムメモ
リｌからの出力である命令１゜命令２、およびＮＯＰ命
令をデコーダ２の出力である制御信号のもとにセレクト
する。得られた各演算器に対応する命令は各演算器によ
ってビット位置が決まっているレジスタ４にラッチされ
、各演算器の制御信号となる。FIG. 3 is an example showing the configuration of the multiplexer 3 and register 4 in FIG. 1. The multiplexer 3 is composed of multiplexer +11 to multiplexer (3) corresponding to each arithmetic unit, and converts instructions 1, 2, and NOP instructions output from the microprogram memory 1 to a control signal output from the decoder 2. Select under. The obtained instruction corresponding to each arithmetic unit is latched into a register 4 whose bit position is determined by each arithmetic unit, and becomes a control signal for each arithmetic unit.
以上のように本実施例によれば、マイクロプログラムメ
モリの内容をタグフィールドと複数の命令に分割された
マイクロプログラムフィールドに分離し、上記タグフィ
ールドをデコードするデコーダと、上記マイクロプログ
ラムフィールドの内容と固定の非演算命令とを入力とし
、上記デコーダの出力によって各演算部に命令を振り分
けるマルチプレクサを設けることによりマイクロプログ
ラムメモリの効率を上げることができる。As described above, according to this embodiment, the contents of the microprogram memory are separated into a tag field and a microprogram field divided into a plurality of instructions, and a decoder that decodes the tag field and a decoder that decodes the contents of the microprogram field. The efficiency of the microprogram memory can be improved by providing a multiplexer that receives fixed non-operational instructions as input and distributes the instructions to each operation section according to the output of the decoder.
なお、実施例においてマイクロプログラムメモリ１のマ
イクロプログラムフィールドは演算制御のためのコード
としたが、分岐命令等アドレス決定のための命令であっ
てもよい、また、マルチプレクサ３の入力である非演算
命令は、演算部が複数ステージのバイブライン動作する
ものであるならばＰＵＳＨ命令（オペランド入力を必要
とせず、前オペランドの中間結果の演算をおし進める命
令）を付加してもよい。In the embodiment, the microprogram field of the microprogram memory 1 is a code for arithmetic control, but it may also be an instruction for address determination such as a branch instruction. If the arithmetic unit operates in a plurality of stages, a PUSH instruction (an instruction that does not require operand input and advances the operation of the intermediate result of the previous operand) may be added.
発明の効果
本発明は上記した構成によって、複数の演算部分を全て
動作させることが少ない水平型マイクロプログラム制御
装置で、演算部の１ａ類より少ない個数の命令に分割さ
れたマイクロプログラムフィールドと、上記マイクロプ
ログラムフィールドの各命令を、対応する演算部に指定
するための制御用タグフィールドをマイクロプログラム
メモリ内に設け、上記タグフィールドをデコードして、
上記マイクロプログラムフィールドの命令群をセレクト
して各演算部に割当てることが可能になり、プログラム
メモリ内に、ＮＯＰ命令（およびＰＵＳＨ命令）をなく
しマイクロプログラムメモリの利用効果を高めることが
できる。Effects of the Invention The present invention has the above-described configuration, and is a horizontal microprogram control device in which all of a plurality of calculation sections are rarely operated. A control tag field is provided in the microprogram memory for specifying each instruction in the microprogram field to a corresponding arithmetic unit, and the tag field is decoded,
It becomes possible to select and allocate a group of instructions in the microprogram field to each arithmetic unit, eliminate NOP instructions (and PUSH instructions) in the program memory, and increase the effectiveness of microprogram memory utilization.
第１図は本発明の一実施例におけるマイクロプログラム
制御装置のブロック図、第２図は第１図のマイクロプロ
グラムメモリの内容を示すメモリマツプ図、第３図は第
１図のマルチプレクサ３とレジスタ４の詳細図、第４図
は従来のマイクロプログラムの制御装置の構成図、第５
図は第４回のメモリマンツブ図である。
１・・・・・・マイクロプログラムメモリ、２・・・・
・・デコーダ、３・・・・・・マルチプレクサ、４・・
・・・・レジスタ。
代理人の氏名 弁理士 中尾敏男 はか１名第 １ 図
ト演芹邦1 is a block diagram of a microprogram control device in an embodiment of the present invention, FIG. 2 is a memory map diagram showing the contents of the microprogram memory in FIG. 1, and FIG. 3 is a multiplexer 3 and register 4 in FIG. 1. Figure 4 is a configuration diagram of a conventional microprogram control device, Figure 5 is a detailed diagram of
The figure is the fourth memory block diagram. 1...Micro program memory, 2...
...Decoder, 3...Multiplexer, 4...
····register. Name of agent: Patent attorney Toshio Nakao
Claims (1)
プログラムフィールドとタグフィールドを貯蔵するマイ
クロプログラムメモリと、上記タグフィールドをデコー
ドするデコーダと、上記マイクロプログラムフィールド
の複数の命令と非演算命令を入力とし、上記デコーダの
出力の制御のもとに各演算に上記命令、もしくは、非演
算命令を選択的に振り分けるマルチプレクサと、各演算
毎にビット位置が決まっているレジスタとを具備し、上
記マイクロプログラムメモリのデータ位置を各演算に固
定しないことを特徴とするマイクロプログラム制御装置
。A microprogram memory that stores a plurality of divided microprogram fields and a tag field that simultaneously control a plurality of operations, a decoder that decodes the tag field, and a plurality of instructions and non-operation instructions of the microprogram field as input. , a multiplexer that selectively allocates the instruction or non-operation instruction to each operation under the control of the output of the decoder, and a register in which a bit position is determined for each operation; A microprogram control device characterized in that the data position of is not fixed for each operation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20633986A JPH0758459B2 (en) | 1986-09-02 | 1986-09-02 | Micro program controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20633986A JPH0758459B2 (en) | 1986-09-02 | 1986-09-02 | Micro program controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6361330A true JPS6361330A (en) | 1988-03-17 |
| JPH0758459B2 JPH0758459B2 (en) | 1995-06-21 |
Family
ID=16521660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20633986A Expired - Fee Related JPH0758459B2 (en) | 1986-09-02 | 1986-09-02 | Micro program controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758459B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020168094A (en) * | 2019-04-01 | 2020-10-15 | 株式会社大一商会 | Game machine |
-
1986
- 1986-09-02 JP JP20633986A patent/JPH0758459B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758459B2 (en) | 1995-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3541669B2 (en) | Arithmetic processing unit | |
| JP2918631B2 (en) | decoder | |
| JP2640454B2 (en) | Digital instruction processor controller and method for executing a branch in one cycle | |
| US4954943A (en) | Data processing system | |
| KR910010301A (en) | Command designation method and execution device | |
| KR950033803A (en) | Multiple bit shift device, data processor using same, and multiple bit shift method | |
| US4967338A (en) | Loosely coupled pipeline processor | |
| JPS59174948A (en) | Information processing device | |
| US6026486A (en) | General purpose processor having a variable bitwidth | |
| JPH1165839A (en) | Instruction control mechanism of processor | |
| US20030033503A1 (en) | Single instruction having opcode and stack control field | |
| US11106465B2 (en) | Vector add-with-carry instruction | |
| GB1301417A (en) | ||
| WO2004114127A1 (en) | Result partitioning within simd data processing systems | |
| JP2538053B2 (en) | Control device | |
| JPS6361330A (en) | Microprogram control device | |
| US5187782A (en) | Data processing system | |
| JP2557629B2 (en) | Interrupt method | |
| JPH0218729B2 (en) | ||
| JP2851192B2 (en) | Addition / subtraction processing method with carry in parallel processing unit | |
| JP3532026B2 (en) | Arithmetic unit | |
| JPH0557614B2 (en) | ||
| JPS5971542A (en) | Arithmetic processor | |
| JPH0638231B2 (en) | Micro program controller | |
| JPH02103627A (en) | Microprogram conversion device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |