JPS6356871A - Digital data generating device - Google Patents

Abstract

PURPOSE:To always generate an accurate digital data by detecting a part violating the modulation rule or the deterioration in the characteristic in a comparison data component in each extracted data with the 1st reference level and correcting it based on each remaining data component. CONSTITUTION:In supplying the 1st candidate data to an input terminal 62 of a control circuit 33, when a data string of e.g., '0,0,0,0' appears, an output of a 4-input NOR circuit 60 goes to an H level, and the part violating the modulation rule of the 1st candidate data is detected. Then selector gate circuits 38-41 are conductive, the 1st candidate data of the part causing violation in the modulating rule is replaced into the 2nd candidate and fed to an input terminal 64 and the same digital data as the recording data having the correct modulation rule is generated from an output terminal 65. Thus, even if various causes disturbing the generation of the accurate digital data take place, the digital data is generated accurately without being affected by the causes.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばデジタルオーディオテープレコーダ
等のような磁気記録媒体を用いたデジタル記録再生シス
テムに係り、特にその磁気記録媒体から得られる再生信
号を元のデジタルデータに変換するためのデジタルデー
タ生成装置の改良に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a digital recording and reproducing system using a magnetic recording medium such as a digital audio tape recorder, and particularly to a digital recording and reproducing system using a magnetic recording medium such as a digital audio tape recorder. The present invention relates to an improvement in a digital data generation device for converting a reproduced signal obtained from a computer into original digital data.

（従来の技術） 周知のように、音響機器の分野では、可及的に高密度か
つ高忠実度記録再生化を図るために、音声信号等の情報
信号をＰＣＭ（パルス　コードモジュレーション）技術
によりデジタルデータに変換して、例えば磁気テープや
ディスク等の記録媒体に記録し、これを再生するように
したデジタル記録再生システムが普及している。(Prior Art) As is well known, in the field of audio equipment, information signals such as audio signals are digitized using PCM (pulse code modulation) technology in order to record and reproduce as high density and high fidelity as possible. Digital recording and reproducing systems that convert data into data, record it on a recording medium such as a magnetic tape or a disk, and reproduce the data have become widespread.

このうち、記録媒体として磁気テープを使用するものは
、デジタルオーディオチーブレコーダと称されており、
例えば複数のヘッドをテープの幅方向に配設してなる固
定ヘッド式のものと、ヘッドが周側に沿って回転するよ
うに設けられた円筒形状のドラムにテープを巻き付けて
、ヘリカルスキャンを行なうようにした回転ヘッド式の
ものとがある。Among these, those that use magnetic tape as a recording medium are called digital audio chip recorders.
For example, a fixed head type with multiple heads arranged in the width direction of the tape, and a helical scan performed by winding the tape around a cylindrical drum with heads rotating along the circumference. There is also a rotating head type.

ここで、第５図はこのようなデジタルオーディオチーブ
レコーダの記録再生動作に係る部分を示すものである。Here, FIG. 5 shows a portion related to the recording and reproducing operation of such a digital audio chip recorder.

まず、記録動作について説明すると、入力端子１１に供
給されたアナログ情報信号は、Ａ／Ｄ　（アナログ／デ
ジタル）変換回路１２でデジタルデータに変換される。First, to explain the recording operation, an analog information signal supplied to the input terminal 11 is converted into digital data by an A/D (analog/digital) conversion circuit 12.

このデジタルデータは、信号処理回路１３でパリティ生
成やフォーマット化等の所定のデジタル処理が行なわれ
、極性反転間隔が所定の幅内に収まるように特定の変調
が施されることにより、第６図（ａ）に示すような変調
データに変換される。This digital data is subjected to predetermined digital processing such as parity generation and formatting in the signal processing circuit 13, and is subjected to specific modulation so that the polarity inversion interval is within a predetermined width. It is converted into modulated data as shown in (a).

そして、この変調データは、１／２分周回路１４に導か
れ、第６図（ｂ）に示すように、変調データの“１”で
極性が反転される記録データに変換された後、記録用増
幅回路１５及び記録ヘッド１６に供給され、ここにテー
プ１７へのデータの記録が行なわれるものである。This modulated data is led to the 1/2 frequency divider circuit 14, and as shown in FIG. The signal is supplied to an amplifier circuit 15 and a recording head 16, where data is recorded onto a tape 17.

一方、再生時には、テープ１７に記録されたデータが、
再生ヘッド１８で電気的な再生信号として読み取られる
。この再生信号は、上記記録データの立上りエツジで正
のピークレベルを宵し、立下りエツジで負のピークレベ
ルを有する特性をもっている。そして、上記再生信号は
、再生用増幅回路１９を介した後等化回路２０に供給さ
れ、第６図（ｃ）に示すように、記録データの極性反転
時点と再生信号のピークレベル位置とのずれ（いわゆる
ピークシフト）が補正された等化データとして、データ
変換回路２１に出力される。On the other hand, during playback, the data recorded on the tape 17 is
The read head 18 reads it as an electrical reproduction signal. This reproduced signal has a characteristic of having a positive peak level at the rising edge of the recorded data and a negative peak level at the falling edge. The reproduction signal is then supplied to the equalization circuit 20 via the reproduction amplifier circuit 19, and as shown in FIG. 6(c), the polarity inversion point of the recorded data and the peak level position of the reproduction signal are The data is output to the data conversion circuit 21 as equalized data with the deviation (so-called peak shift) corrected.

このデータ変換回路２１は、入力された等化データを２
値のデジタルデータに変換する作用を行なうもので、ま
ず、等化データを積分回路２２に供給して、第６図（ｄ
）に示すように、等化データのピークレベル位置で略ゼ
ロレベルを横切る積分信号に変換する。この積分信号は
、レベル比較回路２３によって接地レベル（つまりゼロ
レベル）とレベル比較されることにより、第６図（ｅ）
に示すように、等化データのピークレベル位置で極性反
転されるピーク位置検出データが生成される。そして、
このピーク位置検出データは、Ｄタイブーフリップフロ
ップ回路（以下Ｄ−ＦＦ回路という）２４の入力端りに
供給される。This data conversion circuit 21 converts the input equalized data into 2
It performs the function of converting the value into digital data, and first, the equalized data is supplied to the integrating circuit 22, and the
), the equalized data is converted into an integral signal that crosses substantially zero level at the peak level position. This integrated signal is compared in level with the ground level (that is, zero level) by the level comparison circuit 23, as shown in FIG. 6(e).
As shown in the figure, peak position detection data whose polarity is inverted at the peak level position of the equalized data is generated. and,
This peak position detection data is supplied to the input end of a D-type flip-flop circuit (hereinafter referred to as a D-FF circuit) 24.

一方、上記ピーク位置検出データは、ＰＬＬ（位相同期
ループ）回路２５に供給されて、第６図（ｆ）に示すよ
うなビット同期クロックが生成される。On the other hand, the peak position detection data is supplied to a PLL (phase locked loop) circuit 25 to generate a bit synchronized clock as shown in FIG. 6(f).

そして、上記Ｄ−ＦＦ回路２４は、第６図（ｇ）に示す
ように、ビット同期クロックの立上りに同期して、入力
端りに供給される前記ピーク位置検出データを抽出する
。このＤ−ＦＦ回路２４で抽出されたピーク位置検出デ
ータは、Ｄ−ＦＦ回路２６に供給されて、第６図（ｈ）
に示すように、ビット同期クロックの１周期分遅延され
る。The D-FF circuit 24 extracts the peak position detection data supplied to the input end in synchronization with the rise of the bit synchronization clock, as shown in FIG. 6(g). The peak position detection data extracted by this D-FF circuit 24 is supplied to the D-FF circuit 26, and as shown in FIG.
As shown in the figure, the signal is delayed by one cycle of the bit synchronization clock.

その後、各Ｄ−ＦＦ回路２４．２６の出力データが、排
他的論理和回路（以下ＥＸ−オア回路という）２７で演
算され、ここに第６図（ｉ）に示すように、前記変調デ
ータに対応したデジタルデータが生成されるものである
。Thereafter, the output data of each D-FF circuit 24, 26 is calculated by an exclusive OR circuit (hereinafter referred to as an EX-OR circuit) 27, and as shown in FIG. 6(i), the modulated data is Corresponding digital data is generated.

このようにして、上記データ変換回路２１で生成された
デジタルデータは、ビット同期クロックとともに信号処
理回路１３に供給され、復調やエラー訂正等の所定のデ
ジタル処理が施された後、Ｄ／Ａ　（デジタル／アナロ
グ）変換回路２８で元のアナログ情報信号に変換され、
出力端子２９を介して図示しないアナログ再生系に出力
されて、ここにテープ１７に記録されたデータの再生が
行なわれるものである。In this way, the digital data generated by the data conversion circuit 21 is supplied to the signal processing circuit 13 together with a bit synchronized clock, and after being subjected to predetermined digital processing such as demodulation and error correction, the D/A ( is converted into the original analog information signal by the digital/analog conversion circuit 28,
The data is outputted to an analog playback system (not shown) via an output terminal 29, where the data recorded on the tape 17 is played back.

ところで、上記のようなデータ変換回路２１を用いた、
従来のデジタルデータの生成手段は、テープ１７に対す
る記録再生特性や各部の調整等が極めて理想的な状態で
あれば何ら問題の生じないものである。しかしながら、
実際の記録再生系においては、雑音の混入やスペーシン
グ等によって記録再生特性が変化したり、各部の調整が
理想状態に対してまだまだ十分でないことが多い等、正
確なデジタルデータの生成を妨げる要因が多く存在して
いる。By the way, using the data conversion circuit 21 as described above,
Conventional digital data generation means do not cause any problems if the recording/reproducing characteristics for the tape 17 and the adjustment of each part are extremely ideal. however,
In actual recording and reproducing systems, there are factors that impede the generation of accurate digital data, such as the recording and reproducing characteristics changing due to the introduction of noise and spacing, and the adjustment of each part often being insufficient for the ideal state. There are many.

例えば、等化回路２０の調整が不十分であったり、スペ
ーシングによる高域劣化等が生じると、第７図（ａ）に
示す記録データが記録されたテープ１７を再生して得ら
れる等化データの波形は、波形干渉を起こすことにより
、同図（ｂ）に実線で示すように、点線で示した理想波
形に比して、ピークレベルが一定でなくなったり、幅が
広くなったりする。For example, if the adjustment of the equalization circuit 20 is insufficient or high frequency deterioration occurs due to spacing, the equalization obtained by reproducing the tape 17 on which the recorded data shown in FIG. 7(a) is recorded. Due to waveform interference, the data waveform has an uneven peak level or a wider width, as shown by the solid line in FIG. 2B, compared to the ideal waveform shown by the dotted line.

このため、積分回路２２から出力される積分信号も、第
７図（ｃ）に実線で示すように、点線で示した理想波形
に比して振幅変動が生じるようになり、前記レベル比較
回路２３から出力されるピーク位置検出データが、同図
（ｄ）に示すように変化してしまうようになる。すると
、このピーク位置検出データを第７図（ｅ）で示すビッ
ト同期クロックで抽出した各Ｄ−ＦＦ回路２４．２８の
出力データは、同図（ｆ）、（ｇ）にそれぞれ示すよう
になり、結局ＥＸ−オア回路２７から出力されるデジタ
ルデータが、第７図（ｈ）に示すようになって、第６図
（ｉ）で示したものに比して誤りが発生してしまうもの
である。Therefore, as shown by the solid line in FIG. 7(c), the integrated signal output from the integrating circuit 22 also has amplitude fluctuations compared to the ideal waveform shown by the dotted line, and the level comparing circuit 22 The peak position detection data output from the peak position detection data starts to change as shown in FIG. Then, the output data of each D-FF circuit 24 and 28 extracted from this peak position detection data using the bit synchronized clock shown in FIG. 7(e) becomes as shown in FIG. 7(f) and (g), respectively. In the end, the digital data output from the EX-OR circuit 27 becomes as shown in FIG. 7(h), and errors occur compared to that shown in FIG. 6(i). be.

（発明が解決しようとする問題点） 以上のように、従来のデジタルデータ生成手段では、雑
音の混入やスペーシング及び等化回路の調整不十分等の
要因により、正確なデジタルデータの生成が行なえない
という問題を有している。(Problems to be Solved by the Invention) As described above, the conventional digital data generation means cannot generate accurate digital data due to factors such as noise contamination and insufficient adjustment of the spacing and equalization circuits. The problem is that there is no.

そこで、この発明は上記事情を考慮してなされたもので
、正確なデジタルデータの生成を妨げる種々の要因が発
生しても、それらの要因に影響されることなく正確なデ
ジタルデータの生成を行ない得る極めて良好なデジタル
データ生成装置を提供することを目的とする。Therefore, this invention was made in consideration of the above circumstances, and even if various factors that hinder the generation of accurate digital data occur, accurate digital data can be generated without being influenced by those factors. The purpose of the present invention is to provide an extremely good digital data generation device.

［発明の構成］ （問題点を解決するための手段） すなわち、この発明に係るデジタルデータ生成装置は、
再生信号を第１の基準レベル、及び該第１の基準レベル
の上下に幅をもたせた一対の第２の基準レベルとそれぞ
れ比較し、その比較データを所定のクロックに同期させ
て抽出するようにする。そして、この抽出された各デー
タのうち第１の基準レベルとの比較データ成分に、デジ
タルデータに施された所定の変調規則に違反する部分ま
たは再生信号のもつ特性に劣化が生じたことを検出し、
これに対し抽出された残りの各データ成分に基づいて訂
正処理を施すようにしたものである。[Structure of the invention] (Means for solving the problem) That is, the digital data generation device according to the present invention has the following features:
The reproduced signal is compared with a first reference level and a pair of second reference levels having a width above and below the first reference level, and the comparison data is extracted in synchronization with a predetermined clock. do. Then, it is detected that a portion of the extracted data that violates a predetermined modulation rule applied to the digital data or that the characteristics of the reproduced signal have deteriorated is detected in the data component compared with the first reference level. death,
In contrast, correction processing is performed based on each of the remaining extracted data components.

（作用） そして、上記のような構成によれば、抽出した各データ
のうち、第１の基準レベルとの比較データ成分に、デジ
タルデータに施された所定の変調規則に違反する部分ま
たは再生信号のもつ特性に劣化が生じたことを検出して
、抽出された残りの各データ成分に基づいて訂正するよ
うにしたので、正確なデジタルデータの生成を妨げる種
々の要因が発生しても、それらの要因に影響されること
なく正確なデジタルデータの生成を行なうことができる
よう゛になるものである。(Function) According to the above-described configuration, among the extracted data, a portion of the comparison data component with the first reference level contains a portion that violates a predetermined modulation rule applied to the digital data or a reproduced signal. Since the system detects deterioration in the characteristics of digital data and makes corrections based on each remaining extracted data component, even if various factors occur that impede the generation of accurate digital data, they can be corrected. This makes it possible to generate accurate digital data without being influenced by such factors.

（実施例） 以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、第５図と同一部分には同
一記号を付して示し、ここでは異なる部分についてのみ
述べる。すなわち、前記等化回路２０から出力される等
化データは、積分回路２２を介した後、レベル比較回路
２３によって基準レベル（ゼロレベル）とレベル比較さ
れるだけでなく、レベル比較回路３０．３１によって上
記ゼロレベルの上下に幅をもたせた正負一対の基準レベ
ル＋Ｖｌ、−Ｖｌとそれぞれレベル比較される。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings. In FIG. 1, the same parts as in FIG. 5 are shown with the same symbols, and only the different parts will be described here. That is, the equalized data outputted from the equalization circuit 20 is not only level-compared with a reference level (zero level) by the level comparison circuit 23 after passing through the integration circuit 22, but also is compared in level with the reference level (zero level) by the level comparison circuit 30.31. The level is compared with a pair of positive and negative reference levels +Vl and -Vl, which have widths above and below the zero level.

このため、第２図（ａ）に示す記録データに対応して、
上記積分回路２２から、同図（ｂ）に示すような積分信
号が出力されたとすると、レベル比較回路２３からは、
同図（ｄ）に示すようなピーク位置検出データが出力さ
れ、レベル比較回路３０゜３１からは、同図（ｃ）、（
ｅ）に示すような比較データがそれぞれ出力されるよう
になる。Therefore, corresponding to the recorded data shown in FIG. 2(a),
If the integration circuit 22 outputs an integrated signal as shown in FIG.
The peak position detection data as shown in FIG.
Comparison data as shown in e) will be output.

そして、上記レベル比較回路２３から出力されるピーク
位置検出データ及びレベル比較回路３０．３１から出力
される各比較データは、それぞれラッチ回路３２の入力
端Ｄ１〜Ｄ３に供給される。このラッチ回路３２は、前
記ＰＬＬ回路２５から出力される第２図（ｆ）に示すビ
ット同期クロックの立上りで、その入力端Ｄｌ−Ｄ３に
供給された各データをそれぞれ抽出し、各出力端Ｑ１〜
Ｑ３から出力するものである。The peak position detection data output from the level comparison circuit 23 and each comparison data output from the level comparison circuits 30 and 31 are supplied to input terminals D1 to D3 of the latch circuit 32, respectively. This latch circuit 32 extracts each data supplied to its input terminals Dl-D3 at the rising edge of the bit synchronized clock shown in FIG. ~
This is output from Q3.

このため、上記ラッチ回路３２の出力端Ｑ１〜Ｑ３から
は、それぞれ第２図（ｇ）〜（ｉ）に示すようなデジタ
ルデータが発生されるようになる。Therefore, the output terminals Q1 to Q3 of the latch circuit 32 generate digital data as shown in FIGS. 2(g) to 2(i), respectively.

ここで、以下、ラッチ回路３２の出力端Ｑ２から出力さ
れるデジタルデータを、第１候補データと称し、ラッチ
回路３２の出力端Ｑ１．Ｑ３から出力されるデジタルデ
ータを、第２候補データと称することにする。Hereinafter, the digital data output from the output terminal Q2 of the latch circuit 32 will be referred to as first candidate data, and the digital data output from the output terminal Q2 of the latch circuit 32 will be referred to as first candidate data. The digital data output from Q3 will be referred to as second candidate data.

上記のようにして生成された第１及び第２候補データは
、制御回路３３に供給されて最終的なデジタルデータの
生成に供される。この制御回路３３は、第３図に示すよ
うに、セレクタゲート回路３４〜４５゜Ｄ−ＦＦ回路４
Ｂ〜５８，４人カナノドロ路５９，４人カノア回路６０
及び２人力ナンド回路６１より構成されている。なお、
各Ｄ−ＦＦ回路４６〜５８は、前記ＰＬＬ回路２５から
出力されるビット同期クロックに同期してラッチ動作を
行なうものである。The first and second candidate data generated as described above are supplied to the control circuit 33 and used to generate final digital data. As shown in FIG. 3, this control circuit 33 includes selector gate circuits 34 to 45 degrees D-FF circuit 4
B ~ 58, 4-person Kanano Doro Road 59, 4-person Kanoa Circuit 60
and a two-person NAND circuit 61. In addition,
Each of the D-FF circuits 46 to 58 performs a latch operation in synchronization with the bit synchronization clock output from the PLL circuit 25.

そして、上記制御回路３３は、入力端子６２に前記第１
候補データ、つまりラッチ回路３２の出力端Ｑ２から出
力されるデジタルデータが供給され、入力端子８３．６
４に第２候補データつまりラッチ回路３２の出力端Ｑｌ
、Ｑ３から出力されるデジタルデータがそれぞれ供給さ
れることにより、第１候補データを基準として、この第
１候補データの後述する変調規則に違反する部分等を検
出し、第２候補データに基づいて第１候補データに訂正
処理を施して、最終的なデジタルデータを生成し出力端
子Ｂ５から出力させるものである。Then, the control circuit 33 connects the first input terminal 62 to the input terminal 62.
Candidate data, that is, digital data output from the output terminal Q2 of the latch circuit 32, is supplied to the input terminal 83.6.
4, the second candidate data, that is, the output terminal Ql of the latch circuit 32
, Q3 are supplied with the digital data, and by using the first candidate data as a reference, parts of the first candidate data that violate modulation rules, which will be described later, are detected, and based on the second candidate data. Correction processing is performed on the first candidate data to generate final digital data, which is output from the output terminal B5.

すなわち、前記Ａ／Ｄ変換回路１２から出力されるデジ
タルデータは、信号処理回路１３で変調データに変換さ
れるものであるか、この変調方式は、データビット間隔
をＴとすると、極性反転間隔がＩＴ、２Ｔ、３Ｔのいず
れかにはいるようにデジタルデータを変調するもので、
例えば４１５変調方式が用いられている。このため、上
記第１候補データは、正常に得られていれば、その極性
反転間隔がＩＴ〜３Ｔの範囲内にはいるという変調規則
が施されているものである。That is, the digital data output from the A/D conversion circuit 12 is converted into modulated data by the signal processing circuit 13, or in this modulation method, if the data bit interval is T, the polarity inversion interval is It modulates digital data so that it enters either IT, 2T, or 3T.
For example, the 415 modulation method is used. For this reason, the first candidate data is subjected to a modulation rule such that the polarity inversion interval falls within the range of IT to 3T if it is normally obtained.

そこで、上述したような第１候補データの変調規則に違
反する部分等を検出し、第１候補データに訂正処理を施
すことにより、正確なデジタルデータを得ることができ
るものである。Therefore, accurate digital data can be obtained by detecting portions of the first candidate data that violate the modulation rules as described above, and performing correction processing on the first candidate data.

ここで、今、制御回路３３の入力端子６２に、第２図（
ｈ）に示すような第１候補データが供給されたとすると
、同図（ｊ）に示すように“０．Ｏｌｏ、０”なるデー
タ列が現われたとき、４人カノア回路６０の出力がＨレ
ベルとなり、第１候補データの極性反転間隔が４Ｔ以上
になった、つまり前述した変調規則に違反する部分が発
生したことが検出される。Now, the input terminal 62 of the control circuit 33 is connected to the input terminal 62 shown in FIG.
Assuming that the first candidate data as shown in h) is supplied, when the data string "0.Olo, 0" appears as shown in (j) of the same figure, the output of the four-person Kanoa circuit 60 becomes H level. Therefore, it is detected that the polarity inversion interval of the first candidate data has become 4T or more, that is, a portion that violates the above-mentioned modulation rule has occurred.

すると、セレクタゲート回路３８〜４１が導通状態とな
って、変調規則に違反の生じた部分の第１候補データが
、第２図（ｋ）に示すように、入力端子６４に供給され
た第２候補データに置き換えられるようになる。このた
め、出力端子Ｇ５がらは、第２図（１＞に示すように、
正しい変調規則を有する同図（ａ）に示した記録データ
と同じデジタルデータが発生されるものである。Then, the selector gate circuits 38 to 41 become conductive, and the first candidate data of the portion where the modulation rule is violated is transferred to the second candidate data supplied to the input terminal 64, as shown in FIG. 2(k). Can be replaced with candidate data. Therefore, as shown in FIG. 2 (1>), the output terminal G5 is
The same digital data as the recorded data shown in FIG. 2(a) having correct modulation rules is generated.

一方、制御回路３３の入力端子６２に供給された第１候
補データに、“１，１，１．１”なるデータ列が現われ
たときには、４人力ナンド回路５９の出力がＨレベルと
なり、第１候補データの極性反転間隔が４Ｔ以上になっ
たことが検出される。この場合、セレクタゲート回路３
４〜３７が導通状態となって、変調規則に違反の生じた
部分の第１候補データが、入力端子６３に供給された第
２候補データに置き換えられるようになるものである。On the other hand, when the data string "1, 1, 1.1" appears in the first candidate data supplied to the input terminal 62 of the control circuit 33, the output of the four-man NAND circuit 59 becomes H level, and the first It is detected that the polarity reversal interval of candidate data has become 4T or more. In this case, selector gate circuit 3
4 to 37 become conductive, and the first candidate data in the portion where the modulation rule is violated is replaced with the second candidate data supplied to the input terminal 63.

したがって、上記実施例のような構成によれば、第１候
補データの極性反転間隔が４Ｔ以上になり変調規則に違
反したとき、第１候補データを第２候補データに置き換
えて訂正するようにしたので、正確なデジタルデータの
生成を行なうことができるものである。Therefore, according to the configuration of the above embodiment, when the polarity reversal interval of the first candidate data becomes 4T or more and violates the modulation rule, the first candidate data is replaced with the second candidate data for correction. Therefore, accurate digital data can be generated.

ところで、再生信号の特性劣化が非常に著しい場合には
、例えば“１，０．１“なるデータも“１，１，１°な
るデータとして生成され勝ちになり、誤りが増加するこ
とになる。そこで、変調規則内であっても、第１候補デ
ータの極性反転間隔が３Ｔのデータパターンも検出して
第２候補データに置き換えるようにすることも考えられ
ている。By the way, if the characteristic deterioration of the reproduced signal is very significant, for example, data of "1, 0.1" will also be generated as data of "1, 1, 1°" and errors will increase. Therefore, even within the modulation rules, it has been considered to detect a data pattern in which the polarity inversion interval of the first candidate data is 3T and replace it with the second candidate data.

第４図は、上記制御回路３３の変形例を示すもので、第
１候補データの極性反転間隔が３Ｔの場合も検出して訂
正するようにしたものである。すなわち、通常は、前述
したように、第１候補データの極性反転間隔が４Ｔ以上
になったことを、４人カノア回路６０または４人力ナン
ド回路５９によって検出し、第２候補データに置き換え
て訂正するように動作する。FIG. 4 shows a modification of the control circuit 33, which detects and corrects even when the polarity inversion interval of the first candidate data is 3T. That is, as described above, normally, the four-person Kanoa circuit 60 or the four-person NAND circuit 59 detects that the polarity reversal interval of the first candidate data is 4T or more, and corrects it by replacing it with the second candidate data. It works like that.

この場合、４人カノア回路６０または４人力ナンド回路
５９の出力は、２人カオア回路６６を介して計数回路６
７に供給されている。この計数回路６７は、４人カノア
回路６０または４人力ナンド回路５９の出力がＨレベル
になった回数、つまり第１候補データの極性反転間隔が
４Ｔ以上になった回数を計数し、その発生頻度を検出す
るものである。In this case, the output of the four-person Kanoa circuit 60 or the four-person NAND circuit 59 is transmitted to the counting circuit 6 through the two-person Kanoa circuit 66.
7 is supplied. This counting circuit 67 counts the number of times the output of the four-person Kanoa circuit 60 or the four-person NAND circuit 59 becomes H level, that is, the number of times the polarity reversal interval of the first candidate data becomes 4T or more, and calculates the frequency of occurrence. This is to detect.

そして、上記計数回路６７は、４人カノア回路６０また
は４人力ナンド回路５９の出力がＨレベルになる頻度が
基準設定値よりも多くなると、２人カアンド回路６８．
６９の各一方の入力端にＨレベルの信号を発生する。す
ると、例えば第１候補データに“１，１，１．０″なる
データ列が現われたとき、ノット回路７０の作用で４人
力ナンド回路７１の出力がＨレベルとなり、セレクタゲ
ート回路７２〜７５が導通状態となって、第１候補デー
タが入力端子６３に供給された第２候補データに置き換
えられるようになる。When the output of the four-person NAND circuit 60 or the four-person NAND circuit 59 becomes H level more frequently than the reference setting value, the counting circuit 67 controls the two-person NAND circuit 68.
An H level signal is generated at one input terminal of each of the input terminals 69. Then, for example, when a data string "1, 1, 1.0" appears in the first candidate data, the output of the four-man NAND circuit 71 becomes H level due to the action of the NOT circuit 70, and the selector gate circuits 72 to 75 are activated. A conductive state is established, and the first candidate data is replaced with the second candidate data supplied to the input terminal 63.

また、第１候補データに“０，０，０．１″なるデータ
列が現われたとき、ノット回路７６の作用で４人カノア
回路７７の出力がＨレベルとなり、セレクタゲート回路
７８〜８ｊが導通状態となって、第１候補データが入力
端子６４に供給された第２候補データに置き換えられる
ようになる。Further, when a data string "0, 0, 0.1" appears in the first candidate data, the output of the four-person circuit 77 becomes H level due to the action of the NOT circuit 76, and the selector gate circuits 78 to 8j become conductive. state, the first candidate data is replaced by the second candidate data supplied to the input terminal 64.

ここで、第１候補データの極性反転間隔が３Ｔのデータ
パターンを検出して第２候補データに置き換えるように
訂正する処理を、第１候補データの極性反転間隔が４Ｔ
以上になる頻度が高（なったときに行なうようにした理
由は、常時極性反転間隔が３Ｔのデータパターンを検出
して訂正処理を行なうと、逆に誤りを増加させてしまう
ことになるからである。Here, the process of detecting a data pattern in which the polarity reversal interval of the first candidate data is 3T and correcting it so as to replace it with the second candidate data is performed.
The reason why this is done when the frequency is high (the reason for this is that if a data pattern with a polarity reversal interval of 3T is constantly detected and correction processing is performed, errors will increase on the contrary). be.

ところで、上述した実施例では、第１候補データを直接
第２候補データに置き換えて訂正処理を行なうようにし
ているが、これは、再生信号の特徴に対応させて予め用
意された固定データを第２候補データとして、第１候補
データに置き換えるようにしてもよいものである。Incidentally, in the above embodiment, the first candidate data is directly replaced with the second candidate data to perform the correction process, but this is because fixed data prepared in advance corresponding to the characteristics of the reproduced signal is replaced with the second candidate data. The second candidate data may be replaced with the first candidate data.

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。It should be noted that the present invention is not limited to the above-mentioned embodiments, and can be implemented with various modifications without departing from the gist thereof.

［発明の効果コ したがって、以上詳述したようにこの発明によれば、正
確なデジタルデータの生成を妨げる種々の要因が発生し
ても、それらの要因に影響されることなく正確なデジタ
ルデータの生成を行ない得る極めて良好なデジタルデー
タ生成装置を提供することができる。[Effects of the Invention] Therefore, as detailed above, according to the present invention, even if various factors that hinder the generation of accurate digital data occur, accurate digital data can be generated without being affected by these factors. An extremely good digital data generation device can be provided.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図及び第２図はそれぞれこの発明に係るデジタルデ
ータ生成装置の一実施例を示すブロック構成図及びその
動作を説明するためのタイミング図、第３図は同実施例
の要部の具体的構成を示すブロック構成図、第４図は同
実施例の変形例を示すブロック構成図、第５図及び第６
図はそれぞれデジタルオーディオチーブレコーダの記録
再生動作に係る部分を示すブロック構成図及びその動作
を説明するためのタイミング図、第７図は従来のテジタ
ルデータ生成手段の問題点を説明するためのタイミング
図である。 １１・・・入力端子、１２・・・Ａ／Ｄ変換回路、１３
・・・信号処理回路、１４・・・１／２分周回路、１５
・・・記録用増幅回路、１６・・・記録ヘッド、１７・
・・テープ、ｊ８・・・再生ヘッド、１９・・・再生用
増幅回路、２０・・・等化回路、２１・・・データ変換
回路、２２・・・積分回路、２３・・・レベル比較回路
、２４・・・Ｄ−ＦＦ回路、２５・・・ＰＬＬ回路、２
６・・・Ｄ−ＦＦ回路、２７・・・ＥＸ−オア回路、２
８・・・Ｄ／Ａ変換回路、２９・・・出力端子、３０．
３１・・・レベル比較回路、３２・・・ラッチ回路、３
３・・・制御回路、３４〜４５・・・セレクタゲート回
路、４ａ〜５８・・・Ｄ−ＦＦ回路、５９・・・４人力
ナンド回路、６０・・・４人カノア回路、６１・・・２
人力ナンド回路、６２〜６４・・・入力端子、６５・・
・出力端子、６６・・・２人カオア回路、６７・・・計
数回路、６８゜６９・・・２人カアンド回路、７０・・
・ノット回路、７１・・・４人力ナンド回路、７２〜７
５・・・セレクタゲート回路、７Ｂ・・・ノット回路、
７７・・・４人カノア回路、７８〜８１・・・セレクタ
ゲート回路。1 and 2 are block diagrams showing an embodiment of a digital data generation device according to the present invention and a timing diagram for explaining its operation, and FIG. 3 shows a specific example of the main parts of the embodiment. FIG. 4 is a block diagram showing a modification of the same embodiment, and FIGS. 5 and 6 are block diagrams showing the configuration.
The figures are a block configuration diagram showing the parts related to the recording and reproducing operation of the digital audio chip recorder and a timing diagram for explaining the operation, and FIG. 7 is a timing diagram for explaining the problems of conventional digital data generation means. It is. 11... Input terminal, 12... A/D conversion circuit, 13
... Signal processing circuit, 14 ... 1/2 frequency divider circuit, 15
... Recording amplifier circuit, 16... Recording head, 17.
...tape, j8... playback head, 19... playback amplifier circuit, 20... equalization circuit, 21... data conversion circuit, 22... integration circuit, 23... level comparison circuit , 24...D-FF circuit, 25...PLL circuit, 2
6...D-FF circuit, 27...EX-OR circuit, 2
8...D/A conversion circuit, 29...output terminal, 30.
31...Level comparison circuit, 32...Latch circuit, 3
3... Control circuit, 34-45... Selector gate circuit, 4a-58... D-FF circuit, 59... 4-person NAND circuit, 60... 4-person Kanoa circuit, 61... 2
Human powered NAND circuit, 62-64...Input terminal, 65...
・Output terminal, 66...2-person Kaor circuit, 67...Counting circuit, 68°69...2-person Kaor circuit, 70...
・Knot circuit, 71... 4-person Nando circuit, 72-7
5... Selector gate circuit, 7B... Not circuit,
77...4-person Kanoa circuit, 78-81...Selector gate circuit.

Claims (1)

【特許請求の範囲】[Claims] 所定の変調が施されたデジタルデータが記録された記録
媒体を再生し、該再生信号を実質的なゼロレベルと比較
して得られた正負の判定データを直接元のデジタルデー
タとして生成するデジタルデータ生成装置において、前
記再生信号を第１の基準レベルとレベル比較する第１の
レベル比較手段と、前記再生信号を前記第１の基準レベ
ルの上下に幅をもたせた一対の第２の基準レベルと比較
する第２のレベル比較手段と、前記第１及び第２のレベ
ル比較手段から出力される各データを所定のクロックに
同期させてそれぞれ抽出する抽出手段と、この抽出手段
で抽出された各データのうち前記第１のレベル比較手段
から出力されたデータ成分に、前記デジタルデータに施
された変調規則に違反する部分または前記再生信号のも
つ特性に劣化が生じたことを検出し、前記抽出手段で抽
出された各データのうち前記第１のレベル比較手段から
出力されたデータ成分に対し、前記抽出手段で抽出され
た各データのうち前記第２のレベル比較手段から出力さ
れたデータ成分に基づいて訂正処理を施すデータ制御手
段とを具備してなることを特徴とするデジタルデータ生
成装置。Digital data that reproduces a recording medium on which digital data that has been subjected to predetermined modulation is recorded, and compares the reproduced signal with a substantially zero level to directly generate positive/negative judgment data as the original digital data. In the generating device, a first level comparing means for comparing the level of the reproduced signal with a first reference level; and a pair of second reference levels having a width above and below the first reference level. a second level comparison means for comparison; an extraction means for extracting each data outputted from the first and second level comparison means in synchronization with a predetermined clock; and each data extracted by the extraction means. detecting that a portion of the data component outputted from the first level comparing means violates the modulation rules applied to the digital data or that a characteristic of the reproduced signal has deteriorated; Based on the data component output from the first level comparison means out of each data extracted by the extraction means, based on the data component output from the second level comparison means out of each data extracted by the extraction means. 1. A digital data generation device, comprising: data control means for performing correction processing.