JPS6352246A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS6352246A JPS6352246A JP61195904A JP19590486A JPS6352246A JP S6352246 A JPS6352246 A JP S6352246A JP 61195904 A JP61195904 A JP 61195904A JP 19590486 A JP19590486 A JP 19590486A JP S6352246 A JPS6352246 A JP S6352246A
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- 230000015654 memory Effects 0.000 claims abstract description 115
- 230000000873 masking effect Effects 0.000 claims description 13
- 238000013500 data storage Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 210000004556 brain Anatomy 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910017262 Mo—B Inorganic materials 0.000 description 1
- 101100381996 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BRO1 gene Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Image Input (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、例えば、画像処理装置等における画像デー
タやプログラムデータを記憶する際に用いて好適なメモ
リ装置に関する。
タやプログラムデータを記憶する際に用いて好適なメモ
リ装置に関する。
「従来の技術」
画像表示用の画像データが記憶されるフレームバッファ
の容量は、表示エリアの大きさと解像度に比例するとと
もに、表示画面の数(画面を予め複数周行しておく場合
など)にも比例する。そして、カラー表示を行う場合は
、フレームメモリを表示色の数に対応する分だ:す周章
する。
の容量は、表示エリアの大きさと解像度に比例するとと
もに、表示画面の数(画面を予め複数周行しておく場合
など)にも比例する。そして、カラー表示を行う場合は
、フレームメモリを表示色の数に対応する分だ:す周章
する。
例えば、16色表示を行う場合は、カラーコードとして
4ビツト必要であるから、第18図に示すように4枚の
フレームメモリF〜10〜FM3を必要とする。この場
合、各フレームメモリFMO〜FM3の同一ビット位置
にある破線で囲んだデータにの破線め方向を、以下ピク
セル方向という)が、表示面上の1ドツトに対応する。
4ビツト必要であるから、第18図に示すように4枚の
フレームメモリF〜10〜FM3を必要とする。この場
合、各フレームメモリFMO〜FM3の同一ビット位置
にある破線で囲んだデータにの破線め方向を、以下ピク
セル方向という)が、表示面上の1ドツトに対応する。
そして、画像表示を行う際は、各フレームメモリF M
O〜F〜13のピクセル海に、データを表示面のスキ
ャンに従って順次読み出し、これにより、多数色表示を
可能としている。また、実際には、高画質化に対応して
フレームメモリF M O〜F M 3として、デュア
ルポートメモリを4重亜列に設け、各面のシリアルデー
タ出力端から、ピクセルデータを同期して読み出す方法
が一般に採られている。
O〜F〜13のピクセル海に、データを表示面のスキ
ャンに従って順次読み出し、これにより、多数色表示を
可能としている。また、実際には、高画質化に対応して
フレームメモリF M O〜F M 3として、デュア
ルポートメモリを4重亜列に設け、各面のシリアルデー
タ出力端から、ピクセルデータを同期して読み出す方法
が一般に採られている。
[発明が解決しようとする問題点」
ところで、上述した従来のメモリ装置においては、画像
表示時のカラーコード読み出しは、良好に行うことがで
きるが、各ピクセルデータを個別にアクセスして書き換
えたり、また、あるピクセル内の所望の2以上のビット
を書き換えたりする場合には、その処理が極めて繁雑と
なる欠点があった。すなわち、各フレームメモリFMO
〜F M 3は、各デツプ内では通常8ビット単位のワ
ード方向(第18図の一点鎖線参照)の読み出しを行う
から、上述したピクセル単位、あるいは、ビット単位の
アクセスを行おうとすれば、該等するデータを含む部分
についてワード単位の読み出しを行うとと乙に、必要と
する2以上のビットを抽出しなければならず、一連の処
理が繁雑であるとと乙に、処理時間を要してしまうとい
う問題か生じた。
表示時のカラーコード読み出しは、良好に行うことがで
きるが、各ピクセルデータを個別にアクセスして書き換
えたり、また、あるピクセル内の所望の2以上のビット
を書き換えたりする場合には、その処理が極めて繁雑と
なる欠点があった。すなわち、各フレームメモリFMO
〜F M 3は、各デツプ内では通常8ビット単位のワ
ード方向(第18図の一点鎖線参照)の読み出しを行う
から、上述したピクセル単位、あるいは、ビット単位の
アクセスを行おうとすれば、該等するデータを含む部分
についてワード単位の読み出しを行うとと乙に、必要と
する2以上のビットを抽出しなければならず、一連の処
理が繁雑であるとと乙に、処理時間を要してしまうとい
う問題か生じた。
また、画像用のメモリは、上述しfこことからし判るよ
うに、大容量のメモリとなるのか一般的であるが、この
場合にその記憶エリアの一部をプログラムエリアとして
使用ずろことかで34−bば、メモリ使用効率および回
路実装スペースの点からも有利である。しかしながら、
このようなメモリの使い分けは、従来のメモリ装置を使
用した画像メモリにおいては、アクセス処理が繁雑にな
ることにより、簡単にプログラムエリアとして利用でき
ないことなどから、全くなされていなかった。
うに、大容量のメモリとなるのか一般的であるが、この
場合にその記憶エリアの一部をプログラムエリアとして
使用ずろことかで34−bば、メモリ使用効率および回
路実装スペースの点からも有利である。しかしながら、
このようなメモリの使い分けは、従来のメモリ装置を使
用した画像メモリにおいては、アクセス処理が繁雑にな
ることにより、簡単にプログラムエリアとして利用でき
ないことなどから、全くなされていなかった。
この発明は、上述し1こ事情に鑑みてなされたもので、
ピクセル単位あるいはビット単位のデータの書き換えを
容易かつ高速に行うことができるとともに、記憶エリア
を画像データエリアとプログラムエリアとに高速で使い
分けることができるメモリ装置を提供することを目的と
している。
ピクセル単位あるいはビット単位のデータの書き換えを
容易かつ高速に行うことができるとともに、記憶エリア
を画像データエリアとプログラムエリアとに高速で使い
分けることができるメモリ装置を提供することを目的と
している。
「問題点を解決するための手段J
この発明は、上述した問題を解決するf二めに、面方向
に対してlもしくは複数設けられるメモリ部を有すると
ともに、前記メモリ部のいずれかのセレクトを指示する
セレクトデータに基づいてメモリ部のセレクトを行うノ
ーマルモードと、いずれかのビットのマスクを指示する
ビットマスクデ−タに基づくビットマスク、あるいはい
ずれかのメモリ部のマスクを指示するプレーンマスクデ
ータに基づくメモリ部マスクを行うマスクモードとを有
し、かつ、メモリアクセスのスタート制御信号がアクテ
ィブとなった時における所定のメモリ制御信号の値によ
って前記ノーマルモードとマスクモードのいずれかを選
択する選択手段を有することを特徴としている。
に対してlもしくは複数設けられるメモリ部を有すると
ともに、前記メモリ部のいずれかのセレクトを指示する
セレクトデータに基づいてメモリ部のセレクトを行うノ
ーマルモードと、いずれかのビットのマスクを指示する
ビットマスクデ−タに基づくビットマスク、あるいはい
ずれかのメモリ部のマスクを指示するプレーンマスクデ
ータに基づくメモリ部マスクを行うマスクモードとを有
し、かつ、メモリアクセスのスタート制御信号がアクテ
ィブとなった時における所定のメモリ制御信号の値によ
って前記ノーマルモードとマスクモードのいずれかを選
択する選択手段を有することを特徴としている。
「作用」
メモリアクセスのスタート制御信号がアクティブとなっ
たときにおける所定のメモリ制御信号の値によって、ノ
ーマルモードとマスクモードとが切り換えられるので、
メモリサイクル毎に各モードを瞬時に切り換えることが
できる。また、ビットマスクデータ、プレーンマスクデ
ータ、セレクトデータも、各々メモリサイクル毎に書き
変えることができる。
たときにおける所定のメモリ制御信号の値によって、ノ
ーマルモードとマスクモードとが切り換えられるので、
メモリサイクル毎に各モードを瞬時に切り換えることが
できる。また、ビットマスクデータ、プレーンマスクデ
ータ、セレクトデータも、各々メモリサイクル毎に書き
変えることができる。
「実施例」
以下、図面を参照してこの発明の実施例について説明す
る。
る。
目実施例の全体構成
第1図は、この発明の一実施例の全体構成を示すブロッ
ク図である。この図において、M、−M。
ク図である。この図において、M、−M。
は、各々1ビツトX64K(あるいは128K)のメモ
リであり、各々が並列接続されて8ビツト×64K(あ
るいは128K)のメモリブロック〜IBOを構成して
いる。BTIO〜13TI、は、各々メモリM。−M7
とデータバス10.〜10?との間のデータの授受をビ
ット毎に制御するビットインターフェイスであり、PX
I−0はデータバス10p−0との間でピクセル方向の
いずれか1ビツトのデータ(以下、ピクセルデータとい
う)の授受を行うとともに、チップセレクトデータある
いは後述するプレーンマスクデータの読み込みを行うピ
クセルインターフェイス回路である。このピクセルイン
ターフェイスPXI−0は、ビットインターフェイスB
T1.−BTI7のいずれかを介してメモリM0〜M7
のいずれかとピクセルデータの授受を行うようになって
おり、また、読み込んだチップセレクトデータおよびプ
レーンマスクデータに基づく制御信号を、ビットインタ
ーフェイスBT1 o””’ B T I ?およびタ
イミング・コマンド・コントロール回路TCCに供給す
るようになっている。
リであり、各々が並列接続されて8ビツト×64K(あ
るいは128K)のメモリブロック〜IBOを構成して
いる。BTIO〜13TI、は、各々メモリM。−M7
とデータバス10.〜10?との間のデータの授受をビ
ット毎に制御するビットインターフェイスであり、PX
I−0はデータバス10p−0との間でピクセル方向の
いずれか1ビツトのデータ(以下、ピクセルデータとい
う)の授受を行うとともに、チップセレクトデータある
いは後述するプレーンマスクデータの読み込みを行うピ
クセルインターフェイス回路である。このピクセルイン
ターフェイスPXI−0は、ビットインターフェイスB
T1.−BTI7のいずれかを介してメモリM0〜M7
のいずれかとピクセルデータの授受を行うようになって
おり、また、読み込んだチップセレクトデータおよびプ
レーンマスクデータに基づく制御信号を、ビットインタ
ーフェイスBT1 o””’ B T I ?およびタ
イミング・コマンド・コントロール回路TCCに供給す
るようになっている。
タイミング・コマンド・コントロール回路TCCは、外
部からアドレスバスAO〜A7を介して供給されるアド
レスデータ、アウトプットイネ−ブール信号OE、ライ
トイネーブル信号’vV E 、ロウアドレス・ストロ
ーブ信号RAS、およびカラムアドレス・ストローブ信
号CAS等に基づいてメモリブロックMBOのアクセス
制御および回路各部のタイミングの制御を行う回路であ
る。また、タイミング・コマンド・コントロール回路T
CCは、ビットインターフェイスB T I o= I
3 T I ?から供給されるビットマスクデータ(後
述)の値によって、メモリM。−M7のライトイネーブ
ル信号を制御するようになっている。さらに、タイミン
グ・コマンド・コントロール回路’r c cは、アド
レスバスAO〜A7から供給されるコマンドデータを解
読し、この解読結果に基づいて回路各部を適宜制御する
ようになっている。
部からアドレスバスAO〜A7を介して供給されるアド
レスデータ、アウトプットイネ−ブール信号OE、ライ
トイネーブル信号’vV E 、ロウアドレス・ストロ
ーブ信号RAS、およびカラムアドレス・ストローブ信
号CAS等に基づいてメモリブロックMBOのアクセス
制御および回路各部のタイミングの制御を行う回路であ
る。また、タイミング・コマンド・コントロール回路T
CCは、ビットインターフェイスB T I o= I
3 T I ?から供給されるビットマスクデータ(後
述)の値によって、メモリM。−M7のライトイネーブ
ル信号を制御するようになっている。さらに、タイミン
グ・コマンド・コントロール回路’r c cは、アド
レスバスAO〜A7から供給されるコマンドデータを解
読し、この解読結果に基づいて回路各部を適宜制御する
ようになっている。
上述した構成要素により、メモリ装置#OMが構成され
ている。そして、この実施例は、メモリ装置#OMおよ
びこれと同一構成のメモリ装置#I M〜#3Mの合計
4個のメモリ装置から成っている。この場合、各メモリ
装置#1M〜#3M内のメモリブロックはM B 1
= M B 3と、ピクセルインターフェイスはPXI
−1−PXI−3と、また、各ピクセルインターフェイ
スに接続されるデータバスはl0p−1−10p−3と
表して区別する。
ている。そして、この実施例は、メモリ装置#OMおよ
びこれと同一構成のメモリ装置#I M〜#3Mの合計
4個のメモリ装置から成っている。この場合、各メモリ
装置#1M〜#3M内のメモリブロックはM B 1
= M B 3と、ピクセルインターフェイスはPXI
−1−PXI−3と、また、各ピクセルインターフェイ
スに接続されるデータバスはl0p−1−10p−3と
表して区別する。
第2図は、これらメモリ装置#OM〜#3Mの接続状態
を示しており、この図に示すように各メモリ装置#OM
〜#3Mのデータバス10.〜■07がビット毎に共通
接続され、また、各メモリ装置x OM〜#3Mのデー
タバスIop−o〜l0p−3は、各々個別の配線とな
っている。
を示しており、この図に示すように各メモリ装置#OM
〜#3Mのデータバス10.〜■07がビット毎に共通
接続され、また、各メモリ装置x OM〜#3Mのデー
タバスIop−o〜l0p−3は、各々個別の配線とな
っている。
且実施例の各部の構成
以下、上述した回路各部の構成について、より詳細に説
明する。
明する。
(I)構成理解のための動作モードの概略始めに、回路
各部の構成の理解を容易にするために、この実施例にお
ける動作モードについて簡単に説明する。
各部の構成の理解を容易にするために、この実施例にお
ける動作モードについて簡単に説明する。
(a)ノーマルモード
このモードは、メモリ装置#OM〜#3Mのいずれか1
つを選択し、この選択したメモリ装置について8ピット
単位のデータアクセスを行うモードである。このモード
におけるデータは、データバスI Oo= I O7を
介して人出力される。すなわち、いずれか1つのメモリ
装置#OM〜#3Mに対し、通常の8ビツトパラレルの
アクセスを行うモードでめろ。
つを選択し、この選択したメモリ装置について8ピット
単位のデータアクセスを行うモードである。このモード
におけるデータは、データバスI Oo= I O7を
介して人出力される。すなわち、いずれか1つのメモリ
装置#OM〜#3Mに対し、通常の8ビツトパラレルの
アクセスを行うモードでめろ。
また、このモードは、メモリブロックMBO〜MBa内
の所定のエリアをプログラムメモリエリアとして使用す
る場合に用いられる。
の所定のエリアをプログラムメモリエリアとして使用す
る場合に用いられる。
(b)マスクモード
このマスクモードは、人出力データのいずれかlまたは
2以上のビットがマスク可能となり、さらに、メモリ装
置#OM〜#3MのいずれかIまたは2以上がマスク可
能となるモードである。また、このモードはさらにワー
ドアクセスモードとピクセルアクセスモードとに分かれ
、ワードアクセスモードの場合は、データバス■0゜〜
IOvを介してワード方向のデータの入出力が行なわれ
、ピクセルアクセスモードの場合はデータバスl0p−
0〜1op−3を介してピクセル方向のデータの入出力
が行なわれる。
2以上のビットがマスク可能となり、さらに、メモリ装
置#OM〜#3MのいずれかIまたは2以上がマスク可
能となるモードである。また、このモードはさらにワー
ドアクセスモードとピクセルアクセスモードとに分かれ
、ワードアクセスモードの場合は、データバス■0゜〜
IOvを介してワード方向のデータの入出力が行なわれ
、ピクセルアクセスモードの場合はデータバスl0p−
0〜1op−3を介してピクセル方向のデータの入出力
が行なわれる。
すなわち、ワードアクセスモードは、第18図に示すメ
モリブロックMBO〜MB3のワード方向のデータ(−
点鎖線参照)をアクセスするモードであり、ビットマス
クを行う場合は、以下のようにする。例えば、第18図
に示すbs 、 b7ビツトをアクセスしたい場合には
、メモリブロックMBOをワード方向にアクセスして向
。(8ビツト)をアクセスし、この8ビツトデータのう
ち、bs、b7以外のビットをマスクしてアクセスを禁
止し、b、、b7をアクセスする。
モリブロックMBO〜MB3のワード方向のデータ(−
点鎖線参照)をアクセスするモードであり、ビットマス
クを行う場合は、以下のようにする。例えば、第18図
に示すbs 、 b7ビツトをアクセスしたい場合には
、メモリブロックMBOをワード方向にアクセスして向
。(8ビツト)をアクセスし、この8ビツトデータのう
ち、bs、b7以外のビットをマスクしてアクセスを禁
止し、b、、b7をアクセスする。
また、ピクセルアクセスモードは、例えば、第18図に
示すメモリブロックM B O〜MB、3のピクセル方
向のアクセス(破線参照)を行うモードであり、ビット
マスクを行う場合は、以下のようにする。例えば、第1
8図に示すpb+ 、 pb2ビットをアクセスする場
合は、ピクセルPCoをアクセスするとともに、メモリ
ブロックMBO,MI33をマスクして、りb1.I)
b2ビットをアクセスする。
示すメモリブロックM B O〜MB、3のピクセル方
向のアクセス(破線参照)を行うモードであり、ビット
マスクを行う場合は、以下のようにする。例えば、第1
8図に示すpb+ 、 pb2ビットをアクセスする場
合は、ピクセルPCoをアクセスするとともに、メモリ
ブロックMBO,MI33をマスクして、りb1.I)
b2ビットをアクセスする。
なお、マスクモードにおいては、いずれのビット、ある
いはいずれのメモリ装置もマスクしないようにすること
も可能となっている。
いはいずれのメモリ装置もマスクしないようにすること
も可能となっている。
以上が、この実施例における動作モードの該略である。
(II)各部の構成
次に、第1図に示す回路各部の構成について説明する。
なお、メモリ装置#OM〜#3Mは、すべて同一構成で
あるから、以下の構成説明は、メモリ装置# OMを例
にとって行う。
あるから、以下の構成説明は、メモリ装置# OMを例
にとって行う。
[タイミング・コマンド・コントロール回路TCC]こ
のタイミング・コマンド・コントロール回路TCCは、
第1図に示すようにタイミング・コントロール回路TC
と、コマンド・コントロール回路CCとから構成されて
おり、第3図および第4図に各々の構成を示す。
のタイミング・コマンド・コントロール回路TCCは、
第1図に示すようにタイミング・コントロール回路TC
と、コマンド・コントロール回路CCとから構成されて
おり、第3図および第4図に各々の構成を示す。
第3図においてTa−Teは、各々制御信号入力端子で
あり、端子Taにはロウアドレス・ストローブ信号RA
Sが、端子Tbにはメモリ装置#OMを選択するか否か
を指定するチップセレクト信号cswが、端子Tcには
カラムアドレス・ストローブ信号CASが、端子Tdに
はライト・イネーブル信号W Eが、端子Teにはアウ
トプット・イネーブル信号OEが各々供給されるように
なっている。DLは、ロウアドレス・ストローブ信号R
ASを遅延させて信号RASDを作成するディレィであ
り、ORIはロウアドレス・スートローブ信号RASと
信号RASDとの論理和をとってロウアドレス・ストロ
ーブ信号RA Sのパルス幅を長くした信号RA S
Wを作成するオアゲートである。LFF 1はチップセ
レクト信号CS Wの値を信号RASWの立ち上かり時
に取り込むランチタイプフリップフロップ(以下Lタイ
プフリップフロッゾという)、ANlはノーマルモード
が指定されたことを検出してノーマルモードイネーブル
信号N M Eを出力するアンドゲート、AN2はマス
クモードが指定されたことを検出してマスクモードイネ
ーブル信号M M Eを出力するアンドゲート、AN3
は後述するコマンド書込サイクルが指定されたことを検
出してコマンドイネーブル信号M CEを出力するアン
ドゲートである。LFF2゜LFF3.LFF4は、各
々上記イネーブル信号N M E 、 M M E 、
M CEの値を信号RASWの立ち上がり時において
取り込むLタイプフリップフロップであり、その出力端
から信号N M A 、 M KAJICCを出力する
。また、AN4〜AN9は、上記各信号および他の回路
から供給される制御信号に基づいて、図示の信号を作成
するアンドゲートであり、ANIO〜AN17は、各々
ビットインターフェイスB T I o ” B T
I ?から供給されるビットマスク信号B M o ”
B M ?とアンドゲートAN8から供給される信号
WEPとの論理積をとり、メモリM0〜Mt(第5図参
照)のライトイネーブル信号WEP(1−WEP7を作
成するアンドゲートである。なお、上記構成におけるL
タイプフリップフロップLFFI−LPF4は、各々負
論理となっているラッチ端子りに“l”レベルの信号が
供給されたときに、データをラッチするようになってい
る。
あり、端子Taにはロウアドレス・ストローブ信号RA
Sが、端子Tbにはメモリ装置#OMを選択するか否か
を指定するチップセレクト信号cswが、端子Tcには
カラムアドレス・ストローブ信号CASが、端子Tdに
はライト・イネーブル信号W Eが、端子Teにはアウ
トプット・イネーブル信号OEが各々供給されるように
なっている。DLは、ロウアドレス・ストローブ信号R
ASを遅延させて信号RASDを作成するディレィであ
り、ORIはロウアドレス・スートローブ信号RASと
信号RASDとの論理和をとってロウアドレス・ストロ
ーブ信号RA Sのパルス幅を長くした信号RA S
Wを作成するオアゲートである。LFF 1はチップセ
レクト信号CS Wの値を信号RASWの立ち上かり時
に取り込むランチタイプフリップフロップ(以下Lタイ
プフリップフロッゾという)、ANlはノーマルモード
が指定されたことを検出してノーマルモードイネーブル
信号N M Eを出力するアンドゲート、AN2はマス
クモードが指定されたことを検出してマスクモードイネ
ーブル信号M M Eを出力するアンドゲート、AN3
は後述するコマンド書込サイクルが指定されたことを検
出してコマンドイネーブル信号M CEを出力するアン
ドゲートである。LFF2゜LFF3.LFF4は、各
々上記イネーブル信号N M E 、 M M E 、
M CEの値を信号RASWの立ち上がり時において
取り込むLタイプフリップフロップであり、その出力端
から信号N M A 、 M KAJICCを出力する
。また、AN4〜AN9は、上記各信号および他の回路
から供給される制御信号に基づいて、図示の信号を作成
するアンドゲートであり、ANIO〜AN17は、各々
ビットインターフェイスB T I o ” B T
I ?から供給されるビットマスク信号B M o ”
B M ?とアンドゲートAN8から供給される信号
WEPとの論理積をとり、メモリM0〜Mt(第5図参
照)のライトイネーブル信号WEP(1−WEP7を作
成するアンドゲートである。なお、上記構成におけるL
タイプフリップフロップLFFI−LPF4は、各々負
論理となっているラッチ端子りに“l”レベルの信号が
供給されたときに、データをラッチするようになってい
る。
次に、第4図を参照してコマンド・コントロール回路C
Cについて説明する。この図に示すTad“0〜Tad
7は、各々アドレスデータ入力端子であり、このアドレ
スデータ入力端子TadO〜Tad7が各々コマンドレ
ジスタlの入力端に接続されている。この実施例におけ
るコマンドは、8ビツトのコマンドコードによって指定
されるとともに、このコマンドコードがアドレスバスを
介して供給されるようになっている。コマンドレジスタ
lは、ロウアドレス・ストローブ信号RASの立ち上が
り時にコマンドコードをラッチし、コマンドデータMC
O〜MC7として出力するようになっている。そして、
コマンドレジスタIは、コマンドデータのうち最下位ビ
ットであるデータMCOをデコード回路3のデータ端子
DTおよびデコーダ2の入力端に、データ〜101−M
C5を各々デコード回路3の第0〜第2ビツト入力端に
、データMC4〜M C6を各々メインコマンドデコー
ダの4の第0〜第2ビツト入力端に供給する。この場合
、コマンドデータの上位4ビツトはメインコマンドデー
タとなり、下位4ビツトはサブコマンドデータとなる。
Cについて説明する。この図に示すTad“0〜Tad
7は、各々アドレスデータ入力端子であり、このアドレ
スデータ入力端子TadO〜Tad7が各々コマンドレ
ジスタlの入力端に接続されている。この実施例におけ
るコマンドは、8ビツトのコマンドコードによって指定
されるとともに、このコマンドコードがアドレスバスを
介して供給されるようになっている。コマンドレジスタ
lは、ロウアドレス・ストローブ信号RASの立ち上が
り時にコマンドコードをラッチし、コマンドデータMC
O〜MC7として出力するようになっている。そして、
コマンドレジスタIは、コマンドデータのうち最下位ビ
ットであるデータMCOをデコード回路3のデータ端子
DTおよびデコーダ2の入力端に、データ〜101−M
C5を各々デコード回路3の第0〜第2ビツト入力端に
、データMC4〜M C6を各々メインコマンドデコー
ダの4の第0〜第2ビツト入力端に供給する。この場合
、コマンドデータの上位4ビツトはメインコマンドデー
タとなり、下位4ビツトはサブコマンドデータとなる。
ただし、コマンドデータの最上位ビットMC7は、図か
ら判るようにドントケアビットになっている。ここで、
コマンドデータMCO〜MC7の値(16進表示)と、
コマンド名との関係を次表に示す。
ら判るようにドントケアビットになっている。ここで、
コマンドデータMCO〜MC7の値(16進表示)と、
コマンド名との関係を次表に示す。
第1表
なお、第1表には、この発明に係わりのあるコマンドの
みを記し、また記載したコマンドの機能については、後
述する。
みを記し、また記載したコマンドの機能については、後
述する。
デコード回路3は、信号P A M 、 CM E 、
P M E 。
P M E 。
BCE、LSE、FSB、DBTおよびROEを各々出
力するための第0〜第7のDタイプフリソプフロップを
有しており、入力端に供給される3ビツトのデータによ
っていずれかのDタイプフリップフロップが選択される
ようになっている。すなわち、入力端に供給される3ビ
ツトのアドレスデータに対応する番号のDタイプフリッ
プフロップが選択されるようになっている。そして、デ
ータ端子DTに供給されるデータが、その時に選択され
ているいずれかのDタイプフリップフロップの入力端に
供給され、アントゲ−)AN21の出力信号MDSが立
ち上がった時に当該Dタイプフリップフロッ′プに取り
込まれるようになっている。すなわち、コマンドデータ
M Cl = M C3の値によって信号P A M
、 CM E 、 P M E 、 B CE 、 L
S E 、 FSB、DBT、ROEのいずれかが選
択され、選択された信号の値がコマンドデータMCOの
値(“l”/“0”)に書き代えられる。また、デコー
ド回路3のクリア端子CLには、パワーオンリセット回
路5からリセッ゛ト信号が供給されるようになっており
、この結果、電源オン時には上記第0〜第7のDタイプ
フリップフロップのすべてがクリアされるようになって
いる。
力するための第0〜第7のDタイプフリソプフロップを
有しており、入力端に供給される3ビツトのデータによ
っていずれかのDタイプフリップフロップが選択される
ようになっている。すなわち、入力端に供給される3ビ
ツトのアドレスデータに対応する番号のDタイプフリッ
プフロップが選択されるようになっている。そして、デ
ータ端子DTに供給されるデータが、その時に選択され
ているいずれかのDタイプフリップフロップの入力端に
供給され、アントゲ−)AN21の出力信号MDSが立
ち上がった時に当該Dタイプフリップフロッ′プに取り
込まれるようになっている。すなわち、コマンドデータ
M Cl = M C3の値によって信号P A M
、 CM E 、 P M E 、 B CE 、 L
S E 、 FSB、DBT、ROEのいずれかが選
択され、選択された信号の値がコマンドデータMCOの
値(“l”/“0”)に書き代えられる。また、デコー
ド回路3のクリア端子CLには、パワーオンリセット回
路5からリセッ゛ト信号が供給されるようになっており
、この結果、電源オン時には上記第0〜第7のDタイプ
フリップフロップのすべてがクリアされるようになって
いる。
メインコマンドデコーダ4は、入力端に供給される3ビ
ツトのデータに対応する番号の出力端から°l”信号を
出力するものである。このメインコマンドデコーダ4は
、8種の制御信号を出力するようになっているが、この
図においては、この発明に係わりのある信号RGAのみ
を示す。まfこ、メインコマンドデコーダ4は、アンド
ゲートAN20から信号MC5Tが供給されたときにイ
ネーブル状態となる。
ツトのデータに対応する番号の出力端から°l”信号を
出力するものである。このメインコマンドデコーダ4は
、8種の制御信号を出力するようになっているが、この
図においては、この発明に係わりのある信号RGAのみ
を示す。まfこ、メインコマンドデコーダ4は、アンド
ゲートAN20から信号MC5Tが供給されたときにイ
ネーブル状態となる。
デコーダ2は、タイミングコントロール回路TCから信
号WEWが供給され、かつ、メインコマンドデコーダ4
から信号RGAが供給されたときにイネーブル状態とな
り、データMCOが“0”であれば信号RP Wを出力
し、データM COが“l“であれば信号WPWを出力
する。
号WEWが供給され、かつ、メインコマンドデコーダ4
から信号RGAが供給されたときにイネーブル状態とな
り、データMCOが“0”であれば信号RP Wを出力
し、データM COが“l“であれば信号WPWを出力
する。
[メモリブロックM B Oコ
第5図はメモリブロックMBOの構成を示すブロック図
であり、メモリブロックMBO内の各メモリM。−M7
は、ロウアドレス・ストローブRASの立ち上がり時に
アドレスバスAO〜A7上に出力されているロウアドレ
スを取り込み、カラムアドレス・ストローブCASの立
ち上がり時にアドレスバスAO−A7上のカラムアドレ
スを取り込んでアクセスアドレスを確定する。そして、
リードサイクル時には、アクセスアドレス確定後に信号
OE W (アウトプットイネーブル信号)が立ち上が
るとデータ出力が行なわれ、ライトサイクル時には、ア
クセスアドレス確定時またはその後に信号WEP、−W
EP7がハイレベルとなったメモリにデータ書込が行な
われるようになっている。
であり、メモリブロックMBO内の各メモリM。−M7
は、ロウアドレス・ストローブRASの立ち上がり時に
アドレスバスAO〜A7上に出力されているロウアドレ
スを取り込み、カラムアドレス・ストローブCASの立
ち上がり時にアドレスバスAO−A7上のカラムアドレ
スを取り込んでアクセスアドレスを確定する。そして、
リードサイクル時には、アクセスアドレス確定後に信号
OE W (アウトプットイネーブル信号)が立ち上が
るとデータ出力が行なわれ、ライトサイクル時には、ア
クセスアドレス確定時またはその後に信号WEP、−W
EP7がハイレベルとなったメモリにデータ書込が行な
われるようになっている。
[ビットインターフェイスBTIi]
第6図は、ビットインターフェイスBTIi(たたし、
i=0〜7であり、以下同様とする)の構成を示すブロ
ック図であり、図において、T I O1(i−〇〜7
)は、データ人出力端子である。データ人出力端子T
I Oiから入力されたデータは、バッファBFFIを
介してセレクタ10の第0.第2゜第3ビツト入力端お
よびLタイプフリップフロップLFF6の入力端に供給
されるようになっている。セレクタIOは、信号PAM
が“l”で信号NMAが“0”以外のときは第O1第2
.第3ビット入力端を選択して端子Tl0iに供給され
たデータを出力し、信号PAMが“l”で信号NMAが
“0”の場合にのみ第1ビツト入力端を選択してピクセ
ルインターフェイスPXI−0(第7図参照)から供給
される信号DIPを出力する。セレクタIOの出力信号
W D T iは、DタイプフリップフロップDFF
7の入力端に供給され、DタイプフリップフロップDF
F 7は、タイミング・コントロール回路TOから供給
される信号W E Wが立ち上がった時に信号W D
T iを取り込む。このDタイプフリップフロップDF
F 7の出力信号5RCiは、バッファBPF3および
データバスDTiを順次弁して、対応するメモリMiに
供給されるようになっている(第1図参照)。バッファ
BFF3は、タイミング・コントロール回路TCから供
給される信号WEPが“l”になっているときにイネー
ブル状態となる。
i=0〜7であり、以下同様とする)の構成を示すブロ
ック図であり、図において、T I O1(i−〇〜7
)は、データ人出力端子である。データ人出力端子T
I Oiから入力されたデータは、バッファBFFIを
介してセレクタ10の第0.第2゜第3ビツト入力端お
よびLタイプフリップフロップLFF6の入力端に供給
されるようになっている。セレクタIOは、信号PAM
が“l”で信号NMAが“0”以外のときは第O1第2
.第3ビット入力端を選択して端子Tl0iに供給され
たデータを出力し、信号PAMが“l”で信号NMAが
“0”の場合にのみ第1ビツト入力端を選択してピクセ
ルインターフェイスPXI−0(第7図参照)から供給
される信号DIPを出力する。セレクタIOの出力信号
W D T iは、DタイプフリップフロップDFF
7の入力端に供給され、DタイプフリップフロップDF
F 7は、タイミング・コントロール回路TOから供給
される信号W E Wが立ち上がった時に信号W D
T iを取り込む。このDタイプフリップフロップDF
F 7の出力信号5RCiは、バッファBPF3および
データバスDTiを順次弁して、対応するメモリMiに
供給されるようになっている(第1図参照)。バッファ
BFF3は、タイミング・コントロール回路TCから供
給される信号WEPが“l”になっているときにイネー
ブル状態となる。
LタイプフリップフロップLFF6は、タイミング・コ
ントロール回路TCから供給される信号RASWが立ち
上がったときにデータを取り込むようになっており、そ
の出力信号F B M iがセレクタ11の第1ビツト
入力端に供給されるようになっている。セレクタ11は
、第0ビツト入力端にプルアップ抵抗を介して正電圧が
印加されており、また、コマンドコントロール回路CC
から供給される信号BCEが“0”のときは第0ビツト
入力端を選択し、信号BCEが“l”のときは第1ビツ
ト入力端を選択するようになっている。セレクタ11の
出力信号は、ビットマスクデータB M iとしてタイ
ミング・コントロール回路TCに供給される。
ントロール回路TCから供給される信号RASWが立ち
上がったときにデータを取り込むようになっており、そ
の出力信号F B M iがセレクタ11の第1ビツト
入力端に供給されるようになっている。セレクタ11は
、第0ビツト入力端にプルアップ抵抗を介して正電圧が
印加されており、また、コマンドコントロール回路CC
から供給される信号BCEが“0”のときは第0ビツト
入力端を選択し、信号BCEが“l”のときは第1ビツ
ト入力端を選択するようになっている。セレクタ11の
出力信号は、ビットマスクデータB M iとしてタイ
ミング・コントロール回路TCに供給される。
BFF 2は、入力端かデータバスDTiに接続されて
いるバッファであり、その出力端はアウトプットデータ
バッファ12のデータ入力端およびオープンドレイン出
力のバッファBFF5の入力端に接続されている。アウ
トプットデータバッファ12は、アンドゲートA N
25から供給される信号OEiが“l”になっていると
きに、入力端に供給されているデータをデータ入出力端
子Tl0iに出力する。BFF 6は入力端が接地され
ているオープンドレインのバッファであり、このバッフ
ァBFF6とバッファBFF5とは、アンドゲートAN
26から供給される信号0EPiが“l”になっている
ときにイネーブル状態となり、各々の出力信号D O1
1−OE P iをピクセルインターフェイスPXI−
0に供給する。
いるバッファであり、その出力端はアウトプットデータ
バッファ12のデータ入力端およびオープンドレイン出
力のバッファBFF5の入力端に接続されている。アウ
トプットデータバッファ12は、アンドゲートA N
25から供給される信号OEiが“l”になっていると
きに、入力端に供給されているデータをデータ入出力端
子Tl0iに出力する。BFF 6は入力端が接地され
ているオープンドレインのバッファであり、このバッフ
ァBFF6とバッファBFF5とは、アンドゲートAN
26から供給される信号0EPiが“l”になっている
ときにイネーブル状態となり、各々の出力信号D O1
1−OE P iをピクセルインターフェイスPXI−
0に供給する。
アンドゲートAN27およびAN28は、各々信号M
K A 、B M i 、 RP M P 、 P A
Mに基づいて信号RWXおよび信号RPXを作成する
ゲートであり、アンドゲートAN26は信号RPXと信
号OEWの論理積をとって信号0EPiを作成する。
K A 、B M i 、 RP M P 、 P A
Mに基づいて信号RWXおよび信号RPXを作成する
ゲートであり、アンドゲートAN26は信号RPXと信
号OEWの論理積をとって信号0EPiを作成する。
また、オアゲート0RIOは信号RWXと信号NC8の
論理和をとるゲートであり、アンドゲートAN25はオ
アゲート0RIOの出力と信号OEWの論理積をとって
信号OEiを作成する。
論理和をとるゲートであり、アンドゲートAN25はオ
アゲート0RIOの出力と信号OEWの論理積をとって
信号OEiを作成する。
[ピクセルインターフェイス]
第7図は、ピクセルインターフェイスPXI−0の構成
を示すブロック図である。この図において、Txop−
oはピクセルデータ入出力端子であり、このピクセルデ
ータ入出力端子Tl0I)−〇から入力されたデータは
、バッファBFF I Oを介してデータDIFとなっ
た後、LタイプフリップフロップL’FFl0.Dタイ
プフリップフロップDFF I l、DFF 12の各
入力端に供給されるとともに、前述したビットインター
フェイスBT I o’= B T I を内の各セレ
クタ10(第6図参照)に供給されるようになっている
。LタイプフリップフロップLFFIOは、タイミング
・コントロール回路TC(第3図)から供給される信号
11 A SWか立ち上がっrコ時に入力端に供給され
ているデータを取り込み、DタイプフリップフロップD
FFilおよびDFF I 2は、各々コマンド・コン
トロール回路CCから供給される信号W P W 、
RPWが立ち上がったときに入力端に供給されているデ
ータを取り込むようになっている。Lタイプフリップフ
ロップLFFIO,DタイプフリップフロップDFFI
1.I2の各出力信号FC9,PWP、FRPは、各々
セレクタl 5.16.17の各第1ビツト入力端に供
給され、セレクタ15゜16.17の第0ビツト入力端
には各々プルアップ抵抗を介して正電圧が印加されてい
る。セレクタ15は、コマンド・コントロール回路CC
から供給される信号BCEが“0”のときに第0ビツト
入力端を選択し、信号BCEが“1”のときに第1ビツ
ト入力端を選択する。また、セレクタ16゜17は、各
々コマンド・コントロール回路CCから供給される信号
P M Eが“0”のときは第0ビツト入力端を選択し
、信号PMEが“l”のときは第1ビツト入力端を選択
する。この場合、実際にはセレクタ16.17は、II
IIのセレクタであるか、説明の都合上2個のセレクタ
として表示する。
を示すブロック図である。この図において、Txop−
oはピクセルデータ入出力端子であり、このピクセルデ
ータ入出力端子Tl0I)−〇から入力されたデータは
、バッファBFF I Oを介してデータDIFとなっ
た後、LタイプフリップフロップL’FFl0.Dタイ
プフリップフロップDFF I l、DFF 12の各
入力端に供給されるとともに、前述したビットインター
フェイスBT I o’= B T I を内の各セレ
クタ10(第6図参照)に供給されるようになっている
。LタイプフリップフロップLFFIOは、タイミング
・コントロール回路TC(第3図)から供給される信号
11 A SWか立ち上がっrコ時に入力端に供給され
ているデータを取り込み、DタイプフリップフロップD
FFilおよびDFF I 2は、各々コマンド・コン
トロール回路CCから供給される信号W P W 、
RPWが立ち上がったときに入力端に供給されているデ
ータを取り込むようになっている。Lタイプフリップフ
ロップLFFIO,DタイプフリップフロップDFFI
1.I2の各出力信号FC9,PWP、FRPは、各々
セレクタl 5.16.17の各第1ビツト入力端に供
給され、セレクタ15゜16.17の第0ビツト入力端
には各々プルアップ抵抗を介して正電圧が印加されてい
る。セレクタ15は、コマンド・コントロール回路CC
から供給される信号BCEが“0”のときに第0ビツト
入力端を選択し、信号BCEが“1”のときに第1ビツ
ト入力端を選択する。また、セレクタ16゜17は、各
々コマンド・コントロール回路CCから供給される信号
P M Eが“0”のときは第0ビツト入力端を選択し
、信号PMEが“l”のときは第1ビツト入力端を選択
する。この場合、実際にはセレクタ16.17は、II
IIのセレクタであるか、説明の都合上2個のセレクタ
として表示する。
18は、ピクセル・アウトプット・データバッファであ
り、イネーブル端子Eに“l”信号が供給されると、デ
ータ端子りに供給されている信号をピクセルデータ入出
力端子Trop−oに出力する。この場合、データ端子
りには、プルアップ抵抗を介して正電圧が印加されると
ともに、ビットインターフェイスBT1.〜BTI?か
らデータD0゜〜D O7が供給されるようになってい
る。まrこ、ピクセル・アウトプット・データバッファ
18のイネーブル端子Eには、ビットインターフェイス
BTIO〜BTI、から信号−0Epo〜−0EP。
り、イネーブル端子Eに“l”信号が供給されると、デ
ータ端子りに供給されている信号をピクセルデータ入出
力端子Trop−oに出力する。この場合、データ端子
りには、プルアップ抵抗を介して正電圧が印加されると
ともに、ビットインターフェイスBT1.〜BTI?か
らデータD0゜〜D O7が供給されるようになってい
る。まrこ、ピクセル・アウトプット・データバッファ
18のイネーブル端子Eには、ビットインターフェイス
BTIO〜BTI、から信号−0Epo〜−0EP。
がインバータI N V 5を介して供給されるように
なっており、インバータINV5の入力端には、プルア
ップ抵抗を介して正電圧が印加されている。
なっており、インバータINV5の入力端には、プルア
ップ抵抗を介して正電圧が印加されている。
以上が、この実施例における回路各部の構成である。
且実施例の動作
次に、上記構成によるこの実施例の動作について説明す
る。
る。
この実施例には、前述したようにメモリーリード/ライ
トサイクルにおいて、ノーマルモードとマスクモードの
2種の動作モードがある。また、一方においては、上記
サイクルとは全く別にコマンドを書き込むためのコマン
ド書込サイクルがある。そこで、以下の説明においては
、リードサイクル、ライトサイクルの順に説明を行い、
また、各サイクル内においてノーマルモード、マスクモ
ードおよびコマンド書込サイクルについて適宜説明を行
う。
トサイクルにおいて、ノーマルモードとマスクモードの
2種の動作モードがある。また、一方においては、上記
サイクルとは全く別にコマンドを書き込むためのコマン
ド書込サイクルがある。そこで、以下の説明においては
、リードサイクル、ライトサイクルの順に説明を行い、
また、各サイクル内においてノーマルモード、マスクモ
ードおよびコマンド書込サイクルについて適宜説明を行
う。
(1)リードサイクル
(a)ノーマルモード
第8図(イ)に示すように、時刻t1においてロウアド
レス・ストローブ信号RASが立ち上がった時に、カラ
ムアドレス・ストローブ信号CASのレベルが“0”で
あり、かつ、ライト・イネーブル信号WEおよびアウト
プット・イネーブル信号OEが同図P1、P、に示すよ
うに“0”レベルにあると、ノーマルモードが選択され
る。すなわち、上述した条件が成立していれば、第3図
に示すアンドゲートA N 1の出力信号N M Eか
“l”になってノーマルモードが選択される。そして、
この信号N M Eがロウアドレス・ストローブ信号R
ASの立ち上がり時、すなわち、信号RA S Wの立
ち上がり時にLタイプフリップフロップLPF2に取り
込まれ、以後LタイプフリップフロップLFF2の出力
信号N〜IAが“I”を維持し、これにより、ノーマル
モードが確定される。
レス・ストローブ信号RASが立ち上がった時に、カラ
ムアドレス・ストローブ信号CASのレベルが“0”で
あり、かつ、ライト・イネーブル信号WEおよびアウト
プット・イネーブル信号OEが同図P1、P、に示すよ
うに“0”レベルにあると、ノーマルモードが選択され
る。すなわち、上述した条件が成立していれば、第3図
に示すアンドゲートA N 1の出力信号N M Eか
“l”になってノーマルモードが選択される。そして、
この信号N M Eがロウアドレス・ストローブ信号R
ASの立ち上がり時、すなわち、信号RA S Wの立
ち上がり時にLタイプフリップフロップLPF2に取り
込まれ、以後LタイプフリップフロップLFF2の出力
信号N〜IAが“I”を維持し、これにより、ノーマル
モードが確定される。
次に、第8図に示す時刻t、においてカラムアドレス・
ストローブ信号CASが立ち上がり、この時点における
ライト・イネーブル信号WEが“0”レベルであると、
リードサイクルオペレーションか開始される。また、こ
の時点においてカラムアドレスが確定され、この結果、
アクセスすべきアドレスが確定される。したがって、各
メモリ装置#OM〜#3M内のメモリMBO〜MB3の
同一アドレスが一斉にアクセスされ、当該アドレス内の
データが読み出される。そして、読み出されたデータは
、第6図に示すように、データバスDTiおよびバッフ
ァBFF2を順次弁してアウトプットデータバッファ1
2のデータ端子りに供給され、このアウトプットデータ
バッファI2がイネーブル状態となったタイミングにお
いてデータバス■O1に出力される。
ストローブ信号CASが立ち上がり、この時点における
ライト・イネーブル信号WEが“0”レベルであると、
リードサイクルオペレーションか開始される。また、こ
の時点においてカラムアドレスが確定され、この結果、
アクセスすべきアドレスが確定される。したがって、各
メモリ装置#OM〜#3M内のメモリMBO〜MB3の
同一アドレスが一斉にアクセスされ、当該アドレス内の
データが読み出される。そして、読み出されたデータは
、第6図に示すように、データバスDTiおよびバッフ
ァBFF2を順次弁してアウトプットデータバッファ1
2のデータ端子りに供給され、このアウトプットデータ
バッファI2がイネーブル状態となったタイミングにお
いてデータバス■O1に出力される。
アウトプットデータバッファ12がイネーブル状態とな
るタイミングは、オアゲートontoが“l”信号を出
力していれば、信号OE Wか“l”信号となるタイミ
ングと同じであり、信号○E Wが“1”となる条件は
、第3図から判るようにカラムアドレス・ストローブ信
号CA Sおよび信号RASWが“loとなっている状
態において、アウトプット・イネーブル信号OEが“1
”となることか必要である。すなわち、第8図に示す例
においては、時刻t、においてアウトプット・イネーブ
ル信号OEが“l”となった時に、上記条件が揃いアン
ドゲートAN25の出力信号が“1”となってアウトプ
ットデータバッファ12がイネーブル状態となり、第8
図(へ)に示すタイミングにおいてデータが出力される
。
るタイミングは、オアゲートontoが“l”信号を出
力していれば、信号OE Wか“l”信号となるタイミ
ングと同じであり、信号○E Wが“1”となる条件は
、第3図から判るようにカラムアドレス・ストローブ信
号CA Sおよび信号RASWが“loとなっている状
態において、アウトプット・イネーブル信号OEが“1
”となることか必要である。すなわち、第8図に示す例
においては、時刻t、においてアウトプット・イネーブ
ル信号OEが“l”となった時に、上記条件が揃いアン
ドゲートAN25の出力信号が“1”となってアウトプ
ットデータバッファ12がイネーブル状態となり、第8
図(へ)に示すタイミングにおいてデータが出力される
。
次に、オアゲート0RIOが“l”信号を出力する条件
について説明する。オアゲートORI Oが°l”信号
を出力するには、信号RWXあるいは信号NCSのいず
れかが“l”となればよいが、このノーマルモードにお
いては、第3図から判るように、信号M M fE、
、〜iKAが“l”レベルにならないから、アンドゲー
トAN27の出力信号である信号RW Xが“1”とな
ることはない。したがって、オアゲートORI Oの出
力信号は、信号SOSの値によって一義的に決定される
。以下に、信号NCSについて説明する。
について説明する。オアゲートORI Oが°l”信号
を出力するには、信号RWXあるいは信号NCSのいず
れかが“l”となればよいが、このノーマルモードにお
いては、第3図から判るように、信号M M fE、
、〜iKAが“l”レベルにならないから、アンドゲー
トAN27の出力信号である信号RW Xが“1”とな
ることはない。したがって、オアゲートORI Oの出
力信号は、信号SOSの値によって一義的に決定される
。以下に、信号NCSについて説明する。
第8図に示す時刻t、において、ロウアドレス・ストロ
ーブ信号RASが立ち上がった時点は、チップセレクト
データの入力タイミングとなっており、4ビツトのチッ
プセレクトデータが入出力端子TIop−o〜Tl0p
−3から供給される。そして、この際に供給されたチッ
プセレクトデータがピクセルインターフェイスPXI−
0〜PXI−3内のLタイプフリップフロップLFF
l O(第7図参照)に、信号RASWの立ち上がり時
に取り込まれる。例えば、チップセレクトデータの第0
ビツトが、第7図に示す入出力端子Tl0p−0から供
給されたとすると、この信号がバッファBFFlOを介
してLタイプフリップフロップLFF 10、Dタイプ
フリップフロップDFFI l5DFF12の各入力端
に供給される。この場合、信号RA S Wは時刻t1
において立ち上がるが、信号RP〜v 、 w p w
は後述するようにこの時点では出力されておらず、この
ため、チップセレクトデータはLタイプフリップフロッ
プLFFIOのみに取り込まれ、Dタイプフリップフロ
ップDFFII。
ーブ信号RASが立ち上がった時点は、チップセレクト
データの入力タイミングとなっており、4ビツトのチッ
プセレクトデータが入出力端子TIop−o〜Tl0p
−3から供給される。そして、この際に供給されたチッ
プセレクトデータがピクセルインターフェイスPXI−
0〜PXI−3内のLタイプフリップフロップLFF
l O(第7図参照)に、信号RASWの立ち上がり時
に取り込まれる。例えば、チップセレクトデータの第0
ビツトが、第7図に示す入出力端子Tl0p−0から供
給されたとすると、この信号がバッファBFFlOを介
してLタイプフリップフロップLFF 10、Dタイプ
フリップフロップDFFI l5DFF12の各入力端
に供給される。この場合、信号RA S Wは時刻t1
において立ち上がるが、信号RP〜v 、 w p w
は後述するようにこの時点では出力されておらず、この
ため、チップセレクトデータはLタイプフリップフロッ
プLFFIOのみに取り込まれ、Dタイプフリップフロ
ップDFFII。
12には取り込まれない。これにより、信号FC8の値
がチップセレクトデータに対応して“1″らしくは“0
”となり、セレクタ15の第1ビツト入力端には“l“
もしくは“0”信号が供給される。そして、セレクタ1
5に供給される信号BCEの値が“O”であれば、セレ
クタ15の出力信号CSMPの値は、信号FCSO値(
すなわち、チップセレクトデータの値)によらず常に“
l”となり、信号BCEの値が“l”であれば信号CS
M Pはチップセレクトデータの値と同じ値になる。
がチップセレクトデータに対応して“1″らしくは“0
”となり、セレクタ15の第1ビツト入力端には“l“
もしくは“0”信号が供給される。そして、セレクタ1
5に供給される信号BCEの値が“O”であれば、セレ
クタ15の出力信号CSMPの値は、信号FCSO値(
すなわち、チップセレクトデータの値)によらず常に“
l”となり、信号BCEの値が“l”であれば信号CS
M Pはチップセレクトデータの値と同じ値になる。
この信号C8MPは、第3図に示すアンドゲートAN5
の一方の入力端に供給され、ここで、すでに“l”信号
となっている信号N M Aと論理積がとられる。
の一方の入力端に供給され、ここで、すでに“l”信号
となっている信号N M Aと論理積がとられる。
この結果、アンドゲートAN5の出力信号NC5の値は
、信号CSMPの値によって決まり、したがって、仮に
信号BCEが“l”であるとすれば、信号NC3の値は
チップセレクト信号の値によって一義的に決定される。
、信号CSMPの値によって決まり、したがって、仮に
信号BCEが“l”であるとすれば、信号NC3の値は
チップセレクト信号の値によって一義的に決定される。
そして、信号NC8は第6図に示すオアゲート0RIO
の一方の入力端に供給され、同オアゲート0RIOの出
力信号値を決定する。
の一方の入力端に供給され、同オアゲート0RIOの出
力信号値を決定する。
上述したことから判るように、セレクタ15(第7図)
に供給されている信号BCEの値が“l”であれば、ア
ウトプットデータバッファ12はチップセレクトデータ
の値に従い、同データが“l”のときにイネーブル状態
となる。すなわち、メモリ装2#OM〜#3Mのうちチ
ップセレクトデータか“l”となっているメモリ装置の
みが読み出しデータを送出する。例えば、第9図に示す
ように、メモリ装置#IM!、:供給されたチップセレ
クトデータのみが“l”であった場合は、メモリ装置#
1のみから8ビツトのデータD。−D7が出力される。
に供給されている信号BCEの値が“l”であれば、ア
ウトプットデータバッファ12はチップセレクトデータ
の値に従い、同データが“l”のときにイネーブル状態
となる。すなわち、メモリ装2#OM〜#3Mのうちチ
ップセレクトデータか“l”となっているメモリ装置の
みが読み出しデータを送出する。例えば、第9図に示す
ように、メモリ装置#IM!、:供給されたチップセレ
クトデータのみが“l”であった場合は、メモリ装置#
1のみから8ビツトのデータD。−D7が出力される。
この図において、「X」の符号は、ドントケアビットで
あることを示している。すなわち、データの出力を行わ
ないメモリ装置のアウトプットデータバッファ12の出
力端は、ハイ・インピーダンスとなることを示している
。また、2以上のメモリ装置に対するチップセレクトデ
ータが“1”であれば、これらのメモリ装置から同時に
データが出力されて共通データバス■0゜〜IO7上で
競合状態となるが(第2図参照)、この場合は各ビット
毎に“0”が優先される。これは、各メモリ装置におけ
るアウトプットデータバッファ12がオーブンドレイン
出力となっているからである(ただし、通常はいずれか
1つのメモリ装置からデータ読み出しを行う)。
あることを示している。すなわち、データの出力を行わ
ないメモリ装置のアウトプットデータバッファ12の出
力端は、ハイ・インピーダンスとなることを示している
。また、2以上のメモリ装置に対するチップセレクトデ
ータが“1”であれば、これらのメモリ装置から同時に
データが出力されて共通データバス■0゜〜IO7上で
競合状態となるが(第2図参照)、この場合は各ビット
毎に“0”が優先される。これは、各メモリ装置におけ
るアウトプットデータバッファ12がオーブンドレイン
出力となっているからである(ただし、通常はいずれか
1つのメモリ装置からデータ読み出しを行う)。
そして、第9図から判るように、このノーマルモードに
おける読み出しは、いずれかのメモリブロックを指定し
て、個々に8ピツトパラレルの読み出しができるから、
メモリブロックMBO〜MBs内のエリアをプログラム
エリアとして使用する場合などに適している。
おける読み出しは、いずれかのメモリブロックを指定し
て、個々に8ピツトパラレルの読み出しができるから、
メモリブロックMBO〜MBs内のエリアをプログラム
エリアとして使用する場合などに適している。
一方、セレクタ15(第7図)に供給される信号BCE
が“0”のときは、チップセレクトの機能は作用しない
。
が“0”のときは、チップセレクトの機能は作用しない
。
ここで、信号BCEについて説明する。この信号BCE
の値は、前述した第1表に示すコマンド「ビット/チッ
プセレクトマスクイネーブル」が供給された時に“l”
となる信号であり、この場合のコマンドの書き込みは、
以下のようにして行なわれる。
の値は、前述した第1表に示すコマンド「ビット/チッ
プセレクトマスクイネーブル」が供給された時に“l”
となる信号であり、この場合のコマンドの書き込みは、
以下のようにして行なわれる。
まず、第1θ図に示すように時刻trotこおいて、ロ
ウアドレス・ストローブ信号RASが立ち上がり、゛こ
の時点においてカラムアドレス・ストローブ信号CAS
およびライト・イネーブル信号W Eが“l”レベルで
あれば、コマンド書き込みモードが選択される。すなわ
ち、カラムアドレス・ストローブ信号CASおよびライ
ト・イネーブル信号WEが共に“l”であると、第3図
に示すアンドゲートAN3の出力信号である信号=M
CEが“l”となり、この“l”信号がロウアドレス・
ストローブ信号RASの立ち上がり時においてLタイプ
フリップフロップLFF4に取り込まれる。したがって
、時刻tlG以降においては、Lタイプフリップフロッ
プLFF4の出力信号MCCが”l”となり、コマンド
書き込みサイクルの動作に入る。また、アンドゲートA
N 9の出力信号MCDがロウアドレス・ストローブ
信号RASおよび信号RASDの双方が“ビとなってい
る間において“l”となる。すなわち、信号MCDはロ
ウアドレス・ストローブ信号RASの立ち上がりタイミ
ングよりやや遅れて立ち上がる。
ウアドレス・ストローブ信号RASが立ち上がり、゛こ
の時点においてカラムアドレス・ストローブ信号CAS
およびライト・イネーブル信号W Eが“l”レベルで
あれば、コマンド書き込みモードが選択される。すなわ
ち、カラムアドレス・ストローブ信号CASおよびライ
ト・イネーブル信号WEが共に“l”であると、第3図
に示すアンドゲートAN3の出力信号である信号=M
CEが“l”となり、この“l”信号がロウアドレス・
ストローブ信号RASの立ち上がり時においてLタイプ
フリップフロップLFF4に取り込まれる。したがって
、時刻tlG以降においては、Lタイプフリップフロッ
プLFF4の出力信号MCCが”l”となり、コマンド
書き込みサイクルの動作に入る。また、アンドゲートA
N 9の出力信号MCDがロウアドレス・ストローブ
信号RASおよび信号RASDの双方が“ビとなってい
る間において“l”となる。すなわち、信号MCDはロ
ウアドレス・ストローブ信号RASの立ち上がりタイミ
ングよりやや遅れて立ち上がる。
一方、第4図に示すコマンドレジスタlにはアドレスバ
スAO〜A7を介して「ビット/チップセレクトマスク
イネーブル」のコマンドが供給され、このコマンドがロ
ウアドレス・ストローブ信号RASの立ち上がり時に取
り込まれる。コマンド[ビット/チップセレクトマスク
イネーブル]は第1表に示すように、1O進表示で(0
7)と表されるコードであるから、コマンドレジスタl
の出力は、M C0〜MC2が″ビ信号、池の出力が“
0”信号となり、デコード回路3の第0、第1ビツト入
力端に“l“信号が供給される。これにより、デコード
回路3は、入力信号のデコード結果r3Bに対応する信
号BCEを“l”とし得る状態となり、クロック端子に
供給されている信号M D Sが立ち上がるタイミング
において信号BCEを“l”とする。そして、信号MD
Sは、ロウアドレス・ストローブ信号RASよりやや遅
れて立ち上がるから、信号BCEは第1O図に示す時刻
tlGからやや遅れたタイミングにおいて“1“信号と
なる。上述のことから判るように、この実施例によるメ
モリ装置を通常のメモリとして使用するときは信号BC
Eを“0”とし、ピット/チップセレクトマスクを有効
にしたいときは信号BCEを′1”とする。
スAO〜A7を介して「ビット/チップセレクトマスク
イネーブル」のコマンドが供給され、このコマンドがロ
ウアドレス・ストローブ信号RASの立ち上がり時に取
り込まれる。コマンド[ビット/チップセレクトマスク
イネーブル]は第1表に示すように、1O進表示で(0
7)と表されるコードであるから、コマンドレジスタl
の出力は、M C0〜MC2が″ビ信号、池の出力が“
0”信号となり、デコード回路3の第0、第1ビツト入
力端に“l“信号が供給される。これにより、デコード
回路3は、入力信号のデコード結果r3Bに対応する信
号BCEを“l”とし得る状態となり、クロック端子に
供給されている信号M D Sが立ち上がるタイミング
において信号BCEを“l”とする。そして、信号MD
Sは、ロウアドレス・ストローブ信号RASよりやや遅
れて立ち上がるから、信号BCEは第1O図に示す時刻
tlGからやや遅れたタイミングにおいて“1“信号と
なる。上述のことから判るように、この実施例によるメ
モリ装置を通常のメモリとして使用するときは信号BC
Eを“0”とし、ピット/チップセレクトマスクを有効
にしたいときは信号BCEを′1”とする。
以上が信号BCEが“l”となるまでの経緯である。そ
して、上述したコマンド「ビット/チップセレクトマス
クイネーブル」の書き込みは、通常はノーマルモードの
アクセスをする前に行い、ノーマルモード動作時には、
メモリ装置#OM〜#3Mに対しチップセレクトデータ
が有効となるように設定しておく。すなわち、ノーマル
モートアクセス時には、第8図(へ)に示す時刻し、の
タイミングにおいて、入出力端子top−o〜l0p−
3からチップセレクトデータを供給してメモリ装置#O
M〜#3Mのいずれか1つ(もしくは2以上)を選択し
、その後の時刻t4のデータ読み出しにおいては、選択
したメモリ装置以外のデータをマスクするようにする。
して、上述したコマンド「ビット/チップセレクトマス
クイネーブル」の書き込みは、通常はノーマルモードの
アクセスをする前に行い、ノーマルモード動作時には、
メモリ装置#OM〜#3Mに対しチップセレクトデータ
が有効となるように設定しておく。すなわち、ノーマル
モートアクセス時には、第8図(へ)に示す時刻し、の
タイミングにおいて、入出力端子top−o〜l0p−
3からチップセレクトデータを供給してメモリ装置#O
M〜#3Mのいずれか1つ(もしくは2以上)を選択し
、その後の時刻t4のデータ読み出しにおいては、選択
したメモリ装置以外のデータをマスクするようにする。
また、同様にして、次のアクセスタイミングt、におい
ても、入出力端子109−〇〜Iop−3から所望のメ
モリ装置を選択するためのチップセレクトデータを供給
する。このようにすれば、メモリのリードサイクル内に
おいて、そのアクセスに先立って所望のメモリ装置を選
択することができ、事実上のチップセレクトを極めて高
速で行うことができる。
ても、入出力端子109−〇〜Iop−3から所望のメ
モリ装置を選択するためのチップセレクトデータを供給
する。このようにすれば、メモリのリードサイクル内に
おいて、そのアクセスに先立って所望のメモリ装置を選
択することができ、事実上のチップセレクトを極めて高
速で行うことができる。
以上かリードサイクルにおけるノーマルモード動作であ
る。
る。
(b)マスクモード
次に、リードサイクルにおけるマスクモードの動作につ
いて説明する。
いて説明する。
マスクモードを設定するための回路各部の信号の条件は
、ロウアドレス・ストローブ信号RASの立ち上がり時
においてライト・イネーブル信号WEが“l”レベルに
あることを除いては、前述したノーマルモード設定のた
めの条件と同じである。
、ロウアドレス・ストローブ信号RASの立ち上がり時
においてライト・イネーブル信号WEが“l”レベルに
あることを除いては、前述したノーマルモード設定のた
めの条件と同じである。
すなわち、第8図に示す時刻り、においてロウアドレス
・ストローブ信号RA Sが立ち上かっr二とすると、
この時点においてカラムアドレス・ストローブ信号CA
Sおよびアウトプット・イネーブル信号OEが“0”レ
ベルにあり、かつ、同図(ニ)の点P、に示すようにラ
イト・イネーブル信号W Eが“1”レベルにあること
が条件となる。
・ストローブ信号RA Sが立ち上かっr二とすると、
この時点においてカラムアドレス・ストローブ信号CA
Sおよびアウトプット・イネーブル信号OEが“0”レ
ベルにあり、かつ、同図(ニ)の点P、に示すようにラ
イト・イネーブル信号W Eが“1”レベルにあること
が条件となる。
上述した条件が満たされると、第3図に示すアンドゲー
トAN2の出力信号M M Eが“l”信号となり、か
つ、この“l”信号がロウアドレス・ストローブ信号R
ASの立ち上がり時にLタイプフリップフロップLFF
3に取り込まれ、以後LタイプフリップフロップLFF
3の出力信号M K Aが“l”レベルを維持し、マス
クモードが確定される。
トAN2の出力信号M M Eが“l”信号となり、か
つ、この“l”信号がロウアドレス・ストローブ信号R
ASの立ち上がり時にLタイプフリップフロップLFF
3に取り込まれ、以後LタイプフリップフロップLFF
3の出力信号M K Aが“l”レベルを維持し、マス
クモードが確定される。
次に、時刻t、においてカラムアドレス・ストローブ信
号CASが立ち上がると、この時点でカラムアドレスか
取り込まれ、アクセスすべきアドレスか確定する。そし
て、アクセスアドレスが確定してから所定時間が経過し
た時刻t4においては、ライト・イネーブル信号WEが
“0”、アウトプット・イネーブル信号OEが“l”な
る条件の下に、該当するアドレス内のデータが出力され
るが、このデータはビット毎およびメモリ装置毎に適宜
マスクされる。ここで、マスク処理が行なわれた場合の
データ出力状態について説明する。
号CASが立ち上がると、この時点でカラムアドレスか
取り込まれ、アクセスすべきアドレスか確定する。そし
て、アクセスアドレスが確定してから所定時間が経過し
た時刻t4においては、ライト・イネーブル信号WEが
“0”、アウトプット・イネーブル信号OEが“l”な
る条件の下に、該当するアドレス内のデータが出力され
るが、このデータはビット毎およびメモリ装置毎に適宜
マスクされる。ここで、マスク処理が行なわれた場合の
データ出力状態について説明する。
第11図はワード方向の読み出しを行った場合のマスク
状態を示しており、図に示すBM、〜BM7およびRP
M Pは各々第6図および第7図に示す信号の値を示
している。この図においては、メモリ装置# OM 、
#3 M内の信号RPMPが“0”、メモリ装置#I
M、#2M内の信号RP MPが“l”となり、信号B
M 7〜B M oが(00111100)の場合を
示している。なお、信号B M。
状態を示しており、図に示すBM、〜BM7およびRP
M Pは各々第6図および第7図に示す信号の値を示
している。この図においては、メモリ装置# OM 、
#3 M内の信号RPMPが“0”、メモリ装置#I
M、#2M内の信号RP MPが“l”となり、信号B
M 7〜B M oが(00111100)の場合を
示している。なお、信号B M。
〜B M ?は、各メモリ装置#OM〜#3Mにおいて
同一の値となるが、これについては後述する。
同一の値となるが、これについては後述する。
さて、信号B M o = B M 7および信号RP
MPが第11図に示す値になると、共通データバスIO
8〜10?の第7、第6、第1、第0ビツトがハイ・イ
ンピーダンス状態(図では「−1記号)となり、第5、
第4、第3、第2ビツトが(0100)の値となる。す
なわち、信号RPMPが“l”となっているメモリ装置
のデータであって、信号B M iが“1”となってい
るビットのデータのみが出力許可状態となり、さらに、
出力されたデータが競合しfこ場合は、“0”信号が優
先するようになっている。
MPが第11図に示す値になると、共通データバスIO
8〜10?の第7、第6、第1、第0ビツトがハイ・イ
ンピーダンス状態(図では「−1記号)となり、第5、
第4、第3、第2ビツトが(0100)の値となる。す
なわち、信号RPMPが“l”となっているメモリ装置
のデータであって、信号B M iが“1”となってい
るビットのデータのみが出力許可状態となり、さらに、
出力されたデータが競合しfこ場合は、“0”信号が優
先するようになっている。
以上か、ワード方向の読み出しを行った場合のマスク処
理後のデータ出力である。
理後のデータ出力である。
第12図は、ピクセル方向のデータ読み出しを行った場
合のマスク状態を示しており、図示の記号のき味は、第
11図において示したものと同様である。この場合にお
いては、信号RPMPか“l”となっているメモリ装置
のデータであって、かつ、信号B M iが“l”とな
っているビットのみが出力許可状態となり、各メモリ装
置内の該当するビットが入力端子’rxop−o〜Tl
0p−3に各々出力される。この際、同一メモリ装置内
でデータか競合した場合には、“0”信号か優先となっ
て出力されるようになっている。
合のマスク状態を示しており、図示の記号のき味は、第
11図において示したものと同様である。この場合にお
いては、信号RPMPか“l”となっているメモリ装置
のデータであって、かつ、信号B M iが“l”とな
っているビットのみが出力許可状態となり、各メモリ装
置内の該当するビットが入力端子’rxop−o〜Tl
0p−3に各々出力される。この際、同一メモリ装置内
でデータか競合した場合には、“0”信号か優先となっ
て出力されるようになっている。
以下に、信号B M iの値および信号RP M Pの
値の設定、および設定後のリード動作について説明する
。
値の設定、および設定後のリード動作について説明する
。
■ビット単位のマスク設定
ビット単位のマスクは、第8図(へ)に示す時刻1、に
おいて、ビットマスクデータ(8ビツト)として共通デ
ータバスIOo〜■0゜を介してメモリ装Z # OM
〜#3Mへ各々供給される。このビットマスクデータは
、マスクしようとするビットを“0”、マスクしないビ
ットを“l”としたデータである。そして、ビットマス
クデータ内のIピットか、第6図に示すデータバスIO
i、バッファBFFIを介してLタイプフリップフロッ
プLFF6の入力端に供給される(各メモリ装置共通)
。LタイプフリップフロップLPF6は信号RASWの
立ち上がり時(RASの立ち上がと同じタイミング)に
、入力端に供給されているマスクデータを取り込み、信
号F B M iとしてセレクタ11の第1ビツトに供
給する。ここで、信号BCEが前述したコマンド書き込
みによって“l“に設定されていれば、セレクタ11の
出力信号B M iは、マスクデータの値に一致して“
0”または“l”の値をとる。そして、この信号B M
iはアンドケートAN27およびAN28の各入力端
に供給され、これにより、アウトプットデータバッファ
12およびバッファBFF5.BFF6のイネーブル信
号である信号OE ilo E P iのオン/オフに
寄与する。なお、第3図から明らかなように信号NC8
はマスクモードにおいては、出力されない。
おいて、ビットマスクデータ(8ビツト)として共通デ
ータバスIOo〜■0゜を介してメモリ装Z # OM
〜#3Mへ各々供給される。このビットマスクデータは
、マスクしようとするビットを“0”、マスクしないビ
ットを“l”としたデータである。そして、ビットマス
クデータ内のIピットか、第6図に示すデータバスIO
i、バッファBFFIを介してLタイプフリップフロッ
プLFF6の入力端に供給される(各メモリ装置共通)
。LタイプフリップフロップLPF6は信号RASWの
立ち上がり時(RASの立ち上がと同じタイミング)に
、入力端に供給されているマスクデータを取り込み、信
号F B M iとしてセレクタ11の第1ビツトに供
給する。ここで、信号BCEが前述したコマンド書き込
みによって“l“に設定されていれば、セレクタ11の
出力信号B M iは、マスクデータの値に一致して“
0”または“l”の値をとる。そして、この信号B M
iはアンドケートAN27およびAN28の各入力端
に供給され、これにより、アウトプットデータバッファ
12およびバッファBFF5.BFF6のイネーブル信
号である信号OE ilo E P iのオン/オフに
寄与する。なお、第3図から明らかなように信号NC8
はマスクモードにおいては、出力されない。
この場合、アウトプットデータバッファI2がイネーブ
ル状態になれば、メモリMi(第1図参照)から読み出
されたデータはバッファBFF 2およびアウトプット
データバッファ12を順次弁して各メモリ装置に共通の
データバスIOiに出力される。また、バッファBFF
5.BFF6がイネーブル状態になればメモリM iか
ら読み出されたデータはバッファBFF2およびバッフ
ァBFF5を介して第7図に示すピクセル・アウトプッ
ト・データバッファ18の入力端りに供給されるととも
に、インバータINV5の出力信号が“1”となってピ
クセル・アウトプット・データバッファI8かイネーブ
ル状態となるから、結局、メモリMiから読み出された
データは、ピクセル・アウトプット・データバッファ1
8を介して入出力端子Tl0p−0(あるいはT I
Op −1−T I 0p−3)に供給される。すなわ
ち、信号OEiがワード方向データ出力の許可/非許可
を決定し、信号○EPiがピクセル方向データ出力の許
可/非許可を決定する。
ル状態になれば、メモリMi(第1図参照)から読み出
されたデータはバッファBFF 2およびアウトプット
データバッファ12を順次弁して各メモリ装置に共通の
データバスIOiに出力される。また、バッファBFF
5.BFF6がイネーブル状態になればメモリM iか
ら読み出されたデータはバッファBFF2およびバッフ
ァBFF5を介して第7図に示すピクセル・アウトプッ
ト・データバッファ18の入力端りに供給されるととも
に、インバータINV5の出力信号が“1”となってピ
クセル・アウトプット・データバッファI8かイネーブ
ル状態となるから、結局、メモリMiから読み出された
データは、ピクセル・アウトプット・データバッファ1
8を介して入出力端子Tl0p−0(あるいはT I
Op −1−T I 0p−3)に供給される。すなわ
ち、信号OEiがワード方向データ出力の許可/非許可
を決定し、信号○EPiがピクセル方向データ出力の許
可/非許可を決定する。
■メモリ装置単位のマスク設定
メモリ装置単位のマスクデータは、第1表に示すコマン
ド「リードプレーンマスク」の実行の際に入出力端子T
l0p−0〜’riop−3から供給される。第13図
は、コマンド「リードプレーンマスク」を実行する際は
、ます、第13図(イ)に示すように、ロウアドレス・
ストローブ信号R、A Sが立ち上がる時刻t30にお
いて、カラムアドレス・ストローブ信号CASおよびラ
イト・イネーブル信号WEが“1”であればコマンド書
き込みサイクルが開始される。ここまでの動作は、前述
し、r二第10図の場合と同様である。1こだし、時刻
hoにおいてコマンドレジスタl(第4図)に書き込ま
れる値は、第1表に示すように16進表示で(10)と
なる。この結果、コマンドレジスタ1の出力のうち“l
°倍信号なるのはM C4のみとなり、メインコマンド
・デコーダ4の第0ビツト入力端に“l”信号が供給さ
れる。メインコマンド・デコーダ4はイネーブル端子に
供給されている信号MC9Tが立ち上がると、入力信号
をデコードして信号RGAを“l”信号とする。この場
合、信号MC5Tの値は、信号M CDと信号c S
M Pの論理積によって決定される。そして、信号M
CDはコマンド書き込みサイクルにおいては、信号RA
SD(第3図)の立ち上がり時に“1”となり、以後“
l”レベルを維持する信号であり、また、信号Cs y
IP (第7図参照)は前述した信号BCEが“0”で
あれば常に“l”、信号BCEが“l”であればチップ
セレクトデータに応じた値となる信号である。
ド「リードプレーンマスク」の実行の際に入出力端子T
l0p−0〜’riop−3から供給される。第13図
は、コマンド「リードプレーンマスク」を実行する際は
、ます、第13図(イ)に示すように、ロウアドレス・
ストローブ信号R、A Sが立ち上がる時刻t30にお
いて、カラムアドレス・ストローブ信号CASおよびラ
イト・イネーブル信号WEが“1”であればコマンド書
き込みサイクルが開始される。ここまでの動作は、前述
し、r二第10図の場合と同様である。1こだし、時刻
hoにおいてコマンドレジスタl(第4図)に書き込ま
れる値は、第1表に示すように16進表示で(10)と
なる。この結果、コマンドレジスタ1の出力のうち“l
°倍信号なるのはM C4のみとなり、メインコマンド
・デコーダ4の第0ビツト入力端に“l”信号が供給さ
れる。メインコマンド・デコーダ4はイネーブル端子に
供給されている信号MC9Tが立ち上がると、入力信号
をデコードして信号RGAを“l”信号とする。この場
合、信号MC5Tの値は、信号M CDと信号c S
M Pの論理積によって決定される。そして、信号M
CDはコマンド書き込みサイクルにおいては、信号RA
SD(第3図)の立ち上がり時に“1”となり、以後“
l”レベルを維持する信号であり、また、信号Cs y
IP (第7図参照)は前述した信号BCEが“0”で
あれば常に“l”、信号BCEが“l”であればチップ
セレクトデータに応じた値となる信号である。
したがって、コマンド「リードプレーンマスク、の書き
込みは、信号BCEか“1”であってチップセレクトデ
ータがl”、あるいは信号B CBが“0”という条件
の下に、信号RASの立ち上f))り時に行なわれる。
込みは、信号BCEか“1”であってチップセレクトデ
ータがl”、あるいは信号B CBが“0”という条件
の下に、信号RASの立ち上f))り時に行なわれる。
上述のように、時刻tzoにおいては、コマンドレジス
タlに、コマンド「リードプレーンマスク」が書き込ま
れる。しかしながら、この時刻t30においては、第1
3図(イ)に−点鎖線で示すように信号RASDが“0
”信号であるため、信号M CDが“l”信号にならず
(第3図参照)、この結果、第4図に示す信号M CS
Tが“1”信号にならない。
タlに、コマンド「リードプレーンマスク」が書き込ま
れる。しかしながら、この時刻t30においては、第1
3図(イ)に−点鎖線で示すように信号RASDが“0
”信号であるため、信号M CDが“l”信号にならず
(第3図参照)、この結果、第4図に示す信号M CS
Tが“1”信号にならない。
したがって、メインコマンド・デコーダ・1はイネーブ
ル状態とならない。次に、時刻t3□になると、ロウア
ドレス・ストローブ信号RAS、信号RASD、カラム
アドレス・ストローブ信号CAS。
ル状態とならない。次に、時刻t3□になると、ロウア
ドレス・ストローブ信号RAS、信号RASD、カラム
アドレス・ストローブ信号CAS。
信号WEがともに“1”信号となり、この結果、メイン
コマンド・デコーダ4がイネーブル状態となって信号R
GAを“1”とする。また、時刻t3□におイテは、信
号’VV E Wが“1”となり(第3図参、qq )
、この結果、デコーダ2がイネーブル状態となる。
コマンド・デコーダ4がイネーブル状態となって信号R
GAを“1”とする。また、時刻t3□におイテは、信
号’VV E Wが“1”となり(第3図参、qq )
、この結果、デコーダ2がイネーブル状態となる。
この時、デコーダ2の入力端に供給されているコマンド
データ〜ICOは“0”信号であるから、デコーダ2は
イネーブル状態となったタイミングにおいて信号RPW
を“1″とする。この信号RP Wは第7図に示すDタ
イプフリップフロップDFF 12のクロック端子に供
給されているから、この時点において、Dタイプフリッ
プフロップDFFI2は入力に供給されているデータを
取り込む。
データ〜ICOは“0”信号であるから、デコーダ2は
イネーブル状態となったタイミングにおいて信号RPW
を“1″とする。この信号RP Wは第7図に示すDタ
イプフリップフロップDFF 12のクロック端子に供
給されているから、この時点において、Dタイプフリッ
プフロップDFFI2は入力に供給されているデータを
取り込む。
一方、メモリ装置単位のマスクデータ(以下リードプレ
ーンマスクデータという)は、第13図に示す時刻t3
1において入出力端子Tl0p−0〜T10p−3から
供給され、このプレーンリードマスクデータが第7図に
示すバッファBFF I Oを介してDタイプフリップ
フロップDFF12の入力端に供給される。この結果、
リードプレーンマスクデータは、時刻t31においてD
タイプフリップフロップDFF ] 2に取り込まれ、
DタイプフリップフロップDPF12の出力信号F’R
Pの値か、リードプレーンマスクデータの値に一致する
。
ーンマスクデータという)は、第13図に示す時刻t3
1において入出力端子Tl0p−0〜T10p−3から
供給され、このプレーンリードマスクデータが第7図に
示すバッファBFF I Oを介してDタイプフリップ
フロップDFF12の入力端に供給される。この結果、
リードプレーンマスクデータは、時刻t31においてD
タイプフリップフロップDFF ] 2に取り込まれ、
DタイプフリップフロップDPF12の出力信号F’R
Pの値か、リードプレーンマスクデータの値に一致する
。
そして、信号FRPはセレクタ17の第1ビツト入力端
に供給されるから、信号PMEが“l”であれば、信号
RP M Pの値はリードプレーンマスクデータの値に
一致する。この信号RPMPは、第6図に示すアンドゲ
ートAN27.AN28の入力端に供給され、前述した
信号0EPiおよび信号OEiのオン/オフに寄与する
。
に供給されるから、信号PMEが“l”であれば、信号
RP M Pの値はリードプレーンマスクデータの値に
一致する。この信号RPMPは、第6図に示すアンドゲ
ートAN27.AN28の入力端に供給され、前述した
信号0EPiおよび信号OEiのオン/オフに寄与する
。
信号P M Eは、コマンド「プレーンマスクイネーブ
ル」(第1表参照)が実行されたときに、“l”となる
信号である。このコマンド「プレーンマスクイネーブル
」の書き込みは、前述したコマンド「ビット/チップセ
レクトマスクイネーブル」の場合と同様に、第10図に
示すタイミングで行なわれる。この実施例におけるコマ
ンドには、メモリ装置内の所定のフリップフロップにデ
ータの書き込みを行うものと、データの書き込みを伴わ
ないものの2種があり、データ書き込みを伴うものは第
13図に示すタイミングにより、データ書き込みを伴わ
ないものは第1O図に示すタイミングにより、それぞれ
書き込まれるようになっている。
ル」(第1表参照)が実行されたときに、“l”となる
信号である。このコマンド「プレーンマスクイネーブル
」の書き込みは、前述したコマンド「ビット/チップセ
レクトマスクイネーブル」の場合と同様に、第10図に
示すタイミングで行なわれる。この実施例におけるコマ
ンドには、メモリ装置内の所定のフリップフロップにデ
ータの書き込みを行うものと、データの書き込みを伴わ
ないものの2種があり、データ書き込みを伴うものは第
13図に示すタイミングにより、データ書き込みを伴わ
ないものは第1O図に示すタイミングにより、それぞれ
書き込まれるようになっている。
■信号B M iおよび信号RP M Pの機能以上の
ようにしてビット単位のマスクに寄与する信号B M
iと、メモリ装置単位のマスクに寄与する信号RPMP
が設定され、これらの信号がアントゲ−)AN27.A
N28に供給される。このアンドゲートAN27.AN
28の出力信号か信号OE i、o E P iのオン
/オフに寄与すること、および、信号OE i、o E
P iが各々ワード方向およびピクセル方向のデータ
出力イネーブルに寄与することはすでに述べたが、以下
にこれらの信号の関係について詳細に説明する。
ようにしてビット単位のマスクに寄与する信号B M
iと、メモリ装置単位のマスクに寄与する信号RPMP
が設定され、これらの信号がアントゲ−)AN27.A
N28に供給される。このアンドゲートAN27.AN
28の出力信号か信号OE i、o E P iのオン
/オフに寄与すること、および、信号OE i、o E
P iが各々ワード方向およびピクセル方向のデータ
出力イネーブルに寄与することはすでに述べたが、以下
にこれらの信号の関係について詳細に説明する。
まず、第6図から判るようにアンドゲート、A N27
および/!MJ28が“l”信号を出力する条件は、信
号PAMについての条件を除けば同じである。
および/!MJ28が“l”信号を出力する条件は、信
号PAMについての条件を除けば同じである。
この信号PAMは、第10図に示すタイミングにより、
コマンド「ピクセルアクセスモード」(第1表参照)か
書き込まれると“l”となる信号であり、電源オン時お
よびコマンド「ワードアクセスモード」が書き込まれる
とクリアされる信号である。
コマンド「ピクセルアクセスモード」(第1表参照)か
書き込まれると“l”となる信号であり、電源オン時お
よびコマンド「ワードアクセスモード」が書き込まれる
とクリアされる信号である。
すなわち、ピクセルアクセスモードとするためにコマン
ド「ピクセルアクセスモード」を実行した後は、信号P
A〜1が“1”となってアンドゲートAN28が“l”
信号出力可能状態となり、ワードアクセスモードが設定
された場合は、信号PAMが“0”となってアンドゲー
トAN27が“l”信号出力可能状態となる。
ド「ピクセルアクセスモード」を実行した後は、信号P
A〜1が“1”となってアンドゲートAN28が“l”
信号出力可能状態となり、ワードアクセスモードが設定
された場合は、信号PAMが“0”となってアンドゲー
トAN27が“l”信号出力可能状態となる。
今、ワードアクセスモードが選択されているとすると、
アンドゲートAN27が“l”信号出力可能となるが、
アンドゲートA N 27に供給されている信号のうち
信号MKA(第3図参照)はマスクモードが設定され1
こ後は定常的に“l”となる信号であるから、アンドゲ
ートAN27の出力信号は、結局、信号BM1と信号R
PMPとの論理積によって決定される。すなわち、信号
B M iと信号RPM Pの双方が“1”の時に、ア
ンドゲートAN27の出力信号か“l“となり、アンド
ゲートAN25の一方の入力端に供給されている信号O
E wが“l”となると、信号OEiが”1”となって
、アウトプットデータバッファ12がイネーブル状態と
なる。したがって、第11図に例示したように、信号B
〜11と信号I P MPの双方が”1”となっている
ビットのみがデータバスI Oo= I O7に出力さ
れる。
アンドゲートAN27が“l”信号出力可能となるが、
アンドゲートA N 27に供給されている信号のうち
信号MKA(第3図参照)はマスクモードが設定され1
こ後は定常的に“l”となる信号であるから、アンドゲ
ートAN27の出力信号は、結局、信号BM1と信号R
PMPとの論理積によって決定される。すなわち、信号
B M iと信号RPM Pの双方が“1”の時に、ア
ンドゲートAN27の出力信号か“l“となり、アンド
ゲートAN25の一方の入力端に供給されている信号O
E wが“l”となると、信号OEiが”1”となって
、アウトプットデータバッファ12がイネーブル状態と
なる。したがって、第11図に例示したように、信号B
〜11と信号I P MPの双方が”1”となっている
ビットのみがデータバスI Oo= I O7に出力さ
れる。
また、ピクセルアクでスモードが選択されている場合は
、アントケートAN28が“ビ信号出力可能となるが、
アンドゲート八N 28の出力信号は、上記の場合と全
く同様に信号B M iと信号RP M Pの論理積に
よって決定される。したがって、第12図に示すように
、信号B M iと信号RPMPの双方が“l”となっ
ているビットのデータのみが入出力端子’r+op−o
〜Tl0p−3に出力される。
、アントケートAN28が“ビ信号出力可能となるが、
アンドゲート八N 28の出力信号は、上記の場合と全
く同様に信号B M iと信号RP M Pの論理積に
よって決定される。したがって、第12図に示すように
、信号B M iと信号RPMPの双方が“l”となっ
ているビットのデータのみが入出力端子’r+op−o
〜Tl0p−3に出力される。
以上がマスクモードにおけるリードサイクルの動作であ
り、リードサイクル内でそのアクセスに先立って、所望
のメモリ装置および所望のビットを適宜マスクすること
ができ、かつ、これらの設定や切換を極めて高速で行う
ことができる。
り、リードサイクル内でそのアクセスに先立って、所望
のメモリ装置および所望のビットを適宜マスクすること
ができ、かつ、これらの設定や切換を極めて高速で行う
ことができる。
なお、第11図および第12図に示す状態を設定するた
めの条件をまとめると、第11図に示す場合にあっては
、マスクモード設定、信号PME。
めの条件をまとめると、第11図に示す場合にあっては
、マスクモード設定、信号PME。
信号BCEが“1”、かつ、信号PAMが“0”となっ
ていることが条件となり、第12図に示す場合にあって
は、マスクモード設定、信号P A M、信号P SI
Eおよび信号BCEが“l”となっていることが条件で
ある。また、第18図に示すように、1ドツトに対応す
るピクセルデータ(4ビツト)を読み出す際は、すべて
のメモリ装置内の信号RPMPを“ビとするとともに(
第12図参照)、読み出したいドツトに対応する位置の
信号B M iを“ビとすればよい。
ていることが条件となり、第12図に示す場合にあって
は、マスクモード設定、信号P A M、信号P SI
Eおよび信号BCEが“l”となっていることが条件で
ある。また、第18図に示すように、1ドツトに対応す
るピクセルデータ(4ビツト)を読み出す際は、すべて
のメモリ装置内の信号RPMPを“ビとするとともに(
第12図参照)、読み出したいドツトに対応する位置の
信号B M iを“ビとすればよい。
(It)ライトサイクル
次に、ライトサイクルについて説明する。前述のリード
サイクルと同様にライトサイクルにおいても、ノーマル
モード、およびマスクモードかあり、さらに、これらの
サイクルとは別にコマンド書き込みサイクルがある。以
下にこれらについて説明する。
サイクルと同様にライトサイクルにおいても、ノーマル
モード、およびマスクモードかあり、さらに、これらの
サイクルとは別にコマンド書き込みサイクルがある。以
下にこれらについて説明する。
(a)ノーマルモード
このモードは、リードサイクルにおけるノーマルモード
と同様のモードであり、第9図に示すように、チップセ
レクトデータが“1”となっているメモリ装置に対して
のみデータの書き込みがワード方向に行なわれるモード
である。
と同様のモードであり、第9図に示すように、チップセ
レクトデータが“1”となっているメモリ装置に対して
のみデータの書き込みがワード方向に行なわれるモード
である。
このモードの設定は、リードサイクル時と全く同様であ
り、第14図(イ)に示す時刻t40において、ロウア
ドレス・ストローブ信号RASが立ち上がった時に、カ
ラムアドレス・ストローブ信号CASが“0”、ライト
・イネーブル信号W Eおよびアウトプット・イネーブ
ル信号OEが“0”レベルにあればノーマルモードが設
定され、第3図に示す信号N M Eおよび信号N M
Aが順次“1”信号となり、ノーマルモードが確定さ
れる。
り、第14図(イ)に示す時刻t40において、ロウア
ドレス・ストローブ信号RASが立ち上がった時に、カ
ラムアドレス・ストローブ信号CASが“0”、ライト
・イネーブル信号W Eおよびアウトプット・イネーブ
ル信号OEが“0”レベルにあればノーマルモードが設
定され、第3図に示す信号N M Eおよび信号N M
Aが順次“1”信号となり、ノーマルモードが確定さ
れる。
次に、第14図に示す時刻t4□においてカラムアドレ
ス・ストローブ信号CASが立ち上がり、この時点にお
けるライト・イネーブル信号W Eが“l”であると、
ライトサイクルの実行が開始される。また、この時点に
おいてカラムアドレスが確定され、この結果、書き込む
べきアドレスが確定される。したがって、各メモリ装置
#OM〜#3M内の同一アドレスが一斉にアクセスされ
、当該アドレスに共通データバス10.−10?上のデ
ータが同時に書き込まれる。この場合、前述したリード
サイクルの時と同様に、ロウアドレス・ストローブ信号
RASが立ち上がる時刻t 40においてデツプセレク
トデータの書き込みが可能となっており、このタイミン
グにおいてチップセレクトデータが供給され、かつ、信
号BCEが“l”となっていれば、チップセレクトデー
タが“l”となっているメモリ装置に対してのみデータ
書き込みが行なわれる。このチップセレクト動作につい
て、以下に説明する。
ス・ストローブ信号CASが立ち上がり、この時点にお
けるライト・イネーブル信号W Eが“l”であると、
ライトサイクルの実行が開始される。また、この時点に
おいてカラムアドレスが確定され、この結果、書き込む
べきアドレスが確定される。したがって、各メモリ装置
#OM〜#3M内の同一アドレスが一斉にアクセスされ
、当該アドレスに共通データバス10.−10?上のデ
ータが同時に書き込まれる。この場合、前述したリード
サイクルの時と同様に、ロウアドレス・ストローブ信号
RASが立ち上がる時刻t 40においてデツプセレク
トデータの書き込みが可能となっており、このタイミン
グにおいてチップセレクトデータが供給され、かつ、信
号BCEが“l”となっていれば、チップセレクトデー
タが“l”となっているメモリ装置に対してのみデータ
書き込みが行なわれる。このチップセレクト動作につい
て、以下に説明する。
まず、データ書き込みタイミングである時刻し41にお
いては、供給データバスIOi上のデータは、第6図に
示すバッファBFF lを介してセレクタlOの第0.
第2.第3ヒツト入力端に供給される。この場合、ノー
マルモードにおいては、信号N M Aが“l”信号で
あるから、セレクタIOは第2あるいは第3ビツト入力
端を選択する。しfこがって、セレクタ10の第2ある
いは第3ビツト入力端に供給されたデータは、セレクタ
IOを通過し、さらに信号W E Wの立ち上がり時に
DタイプフリップフロップDFF7に取り込まれ、信号
5RCiとして出力される。この信号5RCiはバッフ
ァBFF3かイネーブル状態となった時にメモリMlに
供給されるが、バッファBFF3をイネーブル状態とす
る信号W E Pは、第3図に示すように信号NC3が
”1”とならなければ“l”信号になることはない。そ
して、信号NC5の値は、信号N MAと信号CSMP
の論理積によって決定されるため、チップセレクトデー
タが“0”で信号CSMPが“0”となっている場合は
、信号WEPは“I”とならず、信号5RCiはメモリ
M iに供給されない。
いては、供給データバスIOi上のデータは、第6図に
示すバッファBFF lを介してセレクタlOの第0.
第2.第3ヒツト入力端に供給される。この場合、ノー
マルモードにおいては、信号N M Aが“l”信号で
あるから、セレクタIOは第2あるいは第3ビツト入力
端を選択する。しfこがって、セレクタ10の第2ある
いは第3ビツト入力端に供給されたデータは、セレクタ
IOを通過し、さらに信号W E Wの立ち上がり時に
DタイプフリップフロップDFF7に取り込まれ、信号
5RCiとして出力される。この信号5RCiはバッフ
ァBFF3かイネーブル状態となった時にメモリMlに
供給されるが、バッファBFF3をイネーブル状態とす
る信号W E Pは、第3図に示すように信号NC3が
”1”とならなければ“l”信号になることはない。そ
して、信号NC5の値は、信号N MAと信号CSMP
の論理積によって決定されるため、チップセレクトデー
タが“0”で信号CSMPが“0”となっている場合は
、信号WEPは“I”とならず、信号5RCiはメモリ
M iに供給されない。
また、信号WEPが出力されなければ、第3図に示す信
号’wV E P o −W E P ?もすべて出力
されないから、メモリM。−M7にライトイネーブル信
号が供給されず(第5図参照)、書込動作は行なわれな
い。以上のようにして、信号B CE h<l”の場合
は、チップセレクトデータが“l”となっているメモリ
装置にのみデータ書込が行なわれる。
号’wV E P o −W E P ?もすべて出力
されないから、メモリM。−M7にライトイネーブル信
号が供給されず(第5図参照)、書込動作は行なわれな
い。以上のようにして、信号B CE h<l”の場合
は、チップセレクトデータが“l”となっているメモリ
装置にのみデータ書込が行なわれる。
なお、第3図に示すオアゲート0R30〜0R37によ
り、信号C9MPが“l”であれば、ライトイネーブル
信号”1VEPo−WEPTは信号I3 M、−8M7
の影響を受けず“I”となる。すなわち、ノーマルモー
ド時においては、各メモリM。−M7に対して一斉に書
き込み可能となっている。
り、信号C9MPが“l”であれば、ライトイネーブル
信号”1VEPo−WEPTは信号I3 M、−8M7
の影響を受けず“I”となる。すなわち、ノーマルモー
ド時においては、各メモリM。−M7に対して一斉に書
き込み可能となっている。
(b)マスクモート
第14図に示す状態であって、時刻t4゜においてライ
トイネーブル信号W Eが“l”レベルにあれば、マス
クモードが設定される。すなわち、第14図に示す状態
でライトイネーブル信号WEを“l”にすると、リード
サイクル時と同様に第3図に示す信号M M E 、信
号M K Aが順次“I”信号となり、マスクモードの
実行が開始される。次に、時刻t41においてカラムア
ドレス・ストローブ信号CASが立ち上がると、この時
点でカラムアドレスが取り込まれ、アクセスすべきアド
レスが確定する。そして、アクセスするアドレスが確定
した時刻t41において、同図(へ)に示すように直ち
に該当するアドレスにデータ書き込みが行なわれる。こ
の場合、メモリに書き込まれるデータは、ビット毎およ
びメモリ装置毎に適宜マスクされる。
トイネーブル信号W Eが“l”レベルにあれば、マス
クモードが設定される。すなわち、第14図に示す状態
でライトイネーブル信号WEを“l”にすると、リード
サイクル時と同様に第3図に示す信号M M E 、信
号M K Aが順次“I”信号となり、マスクモードの
実行が開始される。次に、時刻t41においてカラムア
ドレス・ストローブ信号CASが立ち上がると、この時
点でカラムアドレスが取り込まれ、アクセスすべきアド
レスが確定する。そして、アクセスするアドレスが確定
した時刻t41において、同図(へ)に示すように直ち
に該当するアドレスにデータ書き込みが行なわれる。こ
の場合、メモリに書き込まれるデータは、ビット毎およ
びメモリ装置毎に適宜マスクされる。
以下にマスク処理が行なわれた際のデータ書キ込み状態
について説明する。
について説明する。
第15図は、ワード方向にデータ書き込みを行った場合
のマスク状態を示しており、図に示す信号WPMPは第
7図に示すセレクタ16の出力信号である。第15図に
おいては、メモリ装置#IM1#2M、#3M内の信号
W P M Pが“l”となり、信号B M ? 〜B
M oが(00110011)の場合を示している。
のマスク状態を示しており、図に示す信号WPMPは第
7図に示すセレクタ16の出力信号である。第15図に
おいては、メモリ装置#IM1#2M、#3M内の信号
W P M Pが“l”となり、信号B M ? 〜B
M oが(00110011)の場合を示している。
信号13 Mo−B M 7は、各メモリ装置において
同一の値となるが、これは前述したり−ドモード時の場
合と同じである。
同一の値となるが、これは前述したり−ドモード時の場
合と同じである。
さて、信号B l’/1 o −B M 7および信号
W P M Pか第15図に示す状態となり、また、デ
ータD7〜Doとして図示のように(00101110
)が供給されると、信号W P M Pが“1”となっ
ているメモリ装置のメモリMiであって、信号B M
o −B M7が“l”となっているビット位置に対応
するらののみにデータの書き込みが行なわれる。この場
合、書き込みが行なわれるメモリ装W # I M〜#
3Mにあっては、すべて同一のデータ書き込みとなる。
W P M Pか第15図に示す状態となり、また、デ
ータD7〜Doとして図示のように(00101110
)が供給されると、信号W P M Pが“1”となっ
ているメモリ装置のメモリMiであって、信号B M
o −B M7が“l”となっているビット位置に対応
するらののみにデータの書き込みが行なわれる。この場
合、書き込みが行なわれるメモリ装W # I M〜#
3Mにあっては、すべて同一のデータ書き込みとなる。
第16図は、ピクセル方向のデータ書き込みを行った場
合のマスク状態を示しており、この図に示す状態では、
信号’vV P M Pが“1”となっているメモリ装
置のメモリM iであって、かつ、信号BMo−BM7
が“l゛となっているビット位置に対応するメモリMi
のみにデータ書き込みが行なわれる。この場合の書き込
みは、各メモリ装置#ON1〜#3M内において書き込
み可能となるビットには、各々入出力端子Tl0p−0
〜Tl0p−3から供給されるデータが共通に書き込ま
れる。
合のマスク状態を示しており、この図に示す状態では、
信号’vV P M Pが“1”となっているメモリ装
置のメモリM iであって、かつ、信号BMo−BM7
が“l゛となっているビット位置に対応するメモリMi
のみにデータ書き込みが行なわれる。この場合の書き込
みは、各メモリ装置#ON1〜#3M内において書き込
み可能となるビットには、各々入出力端子Tl0p−0
〜Tl0p−3から供給されるデータが共通に書き込ま
れる。
第15図、第16図に示す信号B M o −B ’S
’17の値の設定は、前述のリードサイクルのときと同
様に行なわれ、また、信号WPMPの値の設定は、以下
のようにしておこなわれる。
’17の値の設定は、前述のリードサイクルのときと同
様に行なわれ、また、信号WPMPの値の設定は、以下
のようにしておこなわれる。
まず、第1表に示すコマンドj−ライトブレーンマスク
」を実行し、この実行の際に入出力端子Trop−o〜
Tl0p−3からマスクデータを供給する。このコマン
ド「ライトブレーンマスク」は、第7図に示すDタイプ
フリップフロップDPF llにデータ書込を行うコマ
ンドであり、第13図に示すタイミングでコマンド書き
込みが行なわれる。すなわち、第13図に示す時刻t3
1において、第4図に示す信号W P〜Vが立ち上がり
、これにより、入出力端子T 10p−0〜T I 0
p−3から供給されたマスクデータが、同時刻t31に
おいて第7図に示すバッファBFF 10を介してDタ
イプフリップフロップDFF 11に取り込まれ、信号
F〜■Pとして出力される。この結果、信号FWPの値
は、マスクデータの値に一致する。信号F WPは、セ
レクタ16の第1ビツト入力端に供給されるから、信号
P M Eが”1”であれば、セレクタ16の出力信号
W P M Pは、マスクデータに一致した値の信号と
なる。また、信号PMEは、重連しfこように、コマン
ド「プレーンマスクイネーブル」が実行されたときに“
l”となる。
」を実行し、この実行の際に入出力端子Trop−o〜
Tl0p−3からマスクデータを供給する。このコマン
ド「ライトブレーンマスク」は、第7図に示すDタイプ
フリップフロップDPF llにデータ書込を行うコマ
ンドであり、第13図に示すタイミングでコマンド書き
込みが行なわれる。すなわち、第13図に示す時刻t3
1において、第4図に示す信号W P〜Vが立ち上がり
、これにより、入出力端子T 10p−0〜T I 0
p−3から供給されたマスクデータが、同時刻t31に
おいて第7図に示すバッファBFF 10を介してDタ
イプフリップフロップDFF 11に取り込まれ、信号
F〜■Pとして出力される。この結果、信号FWPの値
は、マスクデータの値に一致する。信号F WPは、セ
レクタ16の第1ビツト入力端に供給されるから、信号
P M Eが”1”であれば、セレクタ16の出力信号
W P M Pは、マスクデータに一致した値の信号と
なる。また、信号PMEは、重連しfこように、コマン
ド「プレーンマスクイネーブル」が実行されたときに“
l”となる。
次に、信号B M iと信号W P M Pの作用につ
いて説明する。これらの信号は、第3図に示すようにい
ずれもライトイネーブル信号WEP、−WEP7のオン
/オフに寄与する。すなわち、信号〜■P M !’が
“0”であれば、アンドゲートA N 6の出力信号M
WPが“0”となり、この結果、オアゲートOR2の出
力信号が“0”となる(マスクモードでは信号NCSは
常に“0”)。したがって、アンドゲートAN8の出力
信号WEPか“0”となって各メモリMiへのライトイ
ネーブル信号W E P O〜WEP?がすべて“0”
となり、いずれのメモリにも書き込こみが許可されない
。
いて説明する。これらの信号は、第3図に示すようにい
ずれもライトイネーブル信号WEP、−WEP7のオン
/オフに寄与する。すなわち、信号〜■P M !’が
“0”であれば、アンドゲートA N 6の出力信号M
WPが“0”となり、この結果、オアゲートOR2の出
力信号が“0”となる(マスクモードでは信号NCSは
常に“0”)。したがって、アンドゲートAN8の出力
信号WEPか“0”となって各メモリMiへのライトイ
ネーブル信号W E P O〜WEP?がすべて“0”
となり、いずれのメモリにも書き込こみが許可されない
。
また、信号W P M Pが“l”となって信号WEP
が所定のタイミングにおいて“I”となることがあった
としても、信号BM、−BM7のいずれかが“0”であ
れば、“0”となっているビットのライトイネーブル信
号W E P iは出力されない。すなわち、書き込み
が許可されるのは、信号W P M Pと信号BM、〜
BM、の双方が“l”となっているビットのみとなる。
が所定のタイミングにおいて“I”となることがあった
としても、信号BM、−BM7のいずれかが“0”であ
れば、“0”となっているビットのライトイネーブル信
号W E P iは出力されない。すなわち、書き込み
が許可されるのは、信号W P M Pと信号BM、〜
BM、の双方が“l”となっているビットのみとなる。
そして、ワード方向のデータ書き込みは、共通データバ
スl0i−バッファ13FFI(第6図)→セレクタ1
0の第0.第2.第3ビツト入力端→Dタイプフリツプ
フロツプDFP7−バッファBFF3−メモリMiなる
経路で書き込むべきデータが転送され、ピクセル方向の
データ書き込みは、入出力端子Tl0p−i−バッファ
BFP10(第7図)−セレクタlOの第1ビツト入力
端(第6図)−DタイプフリップフロップDFF7−バ
ッファBFF 3なる経路で書き込むべきデータが転送
される。
スl0i−バッファ13FFI(第6図)→セレクタ1
0の第0.第2.第3ビツト入力端→Dタイプフリツプ
フロツプDFP7−バッファBFF3−メモリMiなる
経路で書き込むべきデータが転送され、ピクセル方向の
データ書き込みは、入出力端子Tl0p−i−バッファ
BFP10(第7図)−セレクタlOの第1ビツト入力
端(第6図)−DタイプフリップフロップDFF7−バ
ッファBFF 3なる経路で書き込むべきデータが転送
される。
以上がライトサイクルにおけるマスクモードの動作であ
り、ライトサイクル内でそのアクセスに先立って、所望
のメモリ装置および所望のビットを適宜マスクすること
ができ、かっ、これらの設定や切り換えを極めて高速で
行うことができる。
り、ライトサイクル内でそのアクセスに先立って、所望
のメモリ装置および所望のビットを適宜マスクすること
ができ、かっ、これらの設定や切り換えを極めて高速で
行うことができる。
−なお、第15図および第16図に示す状態を設定する
ための条件をまとめると、第15図に示す場合にあって
は、マスクモード設定、信号PME、信号BCEが“l
”、かつ、信号PAM力じ0”となっていることが条件
となり、第16図に示す場合にあっては、マスクモード
設定、信号P A M、信号P M Eおよび信号BC
Eが“1″となっていることが条件となる。
ための条件をまとめると、第15図に示す場合にあって
は、マスクモード設定、信号PME、信号BCEが“l
”、かつ、信号PAM力じ0”となっていることが条件
となり、第16図に示す場合にあっては、マスクモード
設定、信号P A M、信号P M Eおよび信号BC
Eが“1″となっていることが条件となる。
また、この実施例においては、第14図に示すライトサ
イクルとは別のタイミングのライトサイクルであるレイ
ト・ライトサイクルモードを有している。このライトサ
イクルは、第17図に示すように、カラムアドレスが取
り込ま、ltfこ後、所定時間経過後(時刻t52)に
おいてデータ書き込みが行なわれるようになっている。
イクルとは別のタイミングのライトサイクルであるレイ
ト・ライトサイクルモードを有している。このライトサ
イクルは、第17図に示すように、カラムアドレスが取
り込ま、ltfこ後、所定時間経過後(時刻t52)に
おいてデータ書き込みが行なわれるようになっている。
以上が、この実施例の構成および動作である。
なお、この実施例にさらにデータのシリアル入出力を行
うシリアルI10バッファを付加し、これにより、トリ
プルポートメモリを構成してもよい。
うシリアルI10バッファを付加し、これにより、トリ
プルポートメモリを構成してもよい。
また、上記実施例は、メモリ装置を4個並列に組み合わ
せて用いる実施例であったが、用途によっては、1個以
上任意の数のメモリ装置を用いてもよい。
せて用いる実施例であったが、用途によっては、1個以
上任意の数のメモリ装置を用いてもよい。
さらに、ビットインターフェイス、ピクセルインターフ
ェイス、タイミングコマンドコントロール回路およびメ
モリ部の接続関係や各種機能の分担は、上記実施例で示
したものに限定されることなく、種々の変形が可能であ
る。
ェイス、タイミングコマンドコントロール回路およびメ
モリ部の接続関係や各種機能の分担は、上記実施例で示
したものに限定されることなく、種々の変形が可能であ
る。
例えば、第19図に示すように、メモリインターフェイ
スMIを有するメモリブロプク70〜73と、メモリブ
ロックインターフェイス75〜78を設け、メモリイン
ターフェイスM Iにライトビットマスクの機能を持た
せ、メモリブロックインターフェイス75〜78にその
他の各種機能を持たせるようにしてもよい。
スMIを有するメモリブロプク70〜73と、メモリブ
ロックインターフェイス75〜78を設け、メモリイン
ターフェイスM Iにライトビットマスクの機能を持た
せ、メモリブロックインターフェイス75〜78にその
他の各種機能を持たせるようにしてもよい。
また、メモリの容量が大きい場合は、第20図に示すよ
うな構成とすればよい。この図において、80.81各
々4b己X64KX4プレーン(4面)のメモリブロッ
クであり、各メモリブロック80.81には各々メモリ
インターフェイスMlが設けられている。この場合、各
メモリインターフェイスMlはメモリブロックインター
フェイスMBIとの間で4ビット単位でデータの授受を
行うように構成される。そして、メモリブロックインタ
ーフェイスMBIは、外部回路に対しワード方向に8ビ
Jト単位、ピクセル方向に4ビット単位でデータの授受
を行うように構成されている。
うな構成とすればよい。この図において、80.81各
々4b己X64KX4プレーン(4面)のメモリブロッ
クであり、各メモリブロック80.81には各々メモリ
インターフェイスMlが設けられている。この場合、各
メモリインターフェイスMlはメモリブロックインター
フェイスMBIとの間で4ビット単位でデータの授受を
行うように構成される。そして、メモリブロックインタ
ーフェイスMBIは、外部回路に対しワード方向に8ビ
Jト単位、ピクセル方向に4ビット単位でデータの授受
を行うように構成されている。
第20図に示す例において、メモリインターフェイスM
Iに要求される機能は、ワード方向/ピクセル方向切
り換え機能、リード/ライトビットマスク機能、ライト
プレーンマスク機能、リードプレーンマスク機能である
。
Iに要求される機能は、ワード方向/ピクセル方向切
り換え機能、リード/ライトビットマスク機能、ライト
プレーンマスク機能、リードプレーンマスク機能である
。
この結果、メモリインターフェイスMlの入出力データ
は、ワード方向に切り換えられた際は、選択されている
lまたは複数の面のワード方向のデータとなり、ピクセ
ル方向に切り換えられた際は、各面についてのピクセル
データとなる。また、リード/ライトサイクルにあって
は、各面についてビットマスクを行うことができる。
は、ワード方向に切り換えられた際は、選択されている
lまたは複数の面のワード方向のデータとなり、ピクセ
ル方向に切り換えられた際は、各面についてのピクセル
データとなる。また、リード/ライトサイクルにあって
は、各面についてビットマスクを行うことができる。
また、メモリブロックインターフェイスには、ワード方
向/ピクセル方向切換機能、リードビットマスクおよび
リードプレーンマスクが要求される。そして、ワード方
向に切り換えられfこときは、各メモリインターフェイ
スMlが入出力する4ヒツトのデータを合わせて8ビツ
トとし、この8ヒツトのデータをリードプレーンマスク
に応じてワードデータとして入出力する。一方、ピクセ
ル方向に切り換えら−れたときは、各メモリインターフ
ェイスMlか人出力する各重置のピクセルデータを、同
一面に対応するものについてリードヒツトマスクに応じ
てアンドをとって入出力する。
向/ピクセル方向切換機能、リードビットマスクおよび
リードプレーンマスクが要求される。そして、ワード方
向に切り換えられfこときは、各メモリインターフェイ
スMlが入出力する4ヒツトのデータを合わせて8ビツ
トとし、この8ヒツトのデータをリードプレーンマスク
に応じてワードデータとして入出力する。一方、ピクセ
ル方向に切り換えら−れたときは、各メモリインターフ
ェイスMlか人出力する各重置のピクセルデータを、同
一面に対応するものについてリードヒツトマスクに応じ
てアンドをとって入出力する。
「発明の効果」
以上説明したように、この発明によれば、面方向に対し
て1もしくは複数設けられるメモリ部を有するとともに
、前記メモリ部のいずれかのセレクトを指示するセレク
トデータに基づいてメモリ部のセレクトを行うノーマル
モードと、いずれかのビットのマスクを指示するビット
マスクデータに基づくビットマスク、あるいはいずれか
のメモリ部のマスクを指示するプレーンマスクデータに
基づくメモリ部マスクを行うマスクモードとを有し、か
つ、メモリアクセスのスタート制御信号かアクティブと
なった時における所定のメモリ制御信号の値によって前
記ノーマルモードとマスクモードのいずれかを選択する
選択手段を何したので、メモリサイクル毎に各モードを
切り換えることかでき、これにより、メモリ部内にプロ
グラムエリアと画像データ記憶エリアとを混在させ、こ
れらを高速で切り換えて使用することができる効果が得
られる。したがって、メモリの使用効率を極めて向上さ
けることができる。また、データのアクセスをビット単
位で行うことかでさ、これにより、画像データ等を効率
よく書き換えろことができる利点が得られる。
て1もしくは複数設けられるメモリ部を有するとともに
、前記メモリ部のいずれかのセレクトを指示するセレク
トデータに基づいてメモリ部のセレクトを行うノーマル
モードと、いずれかのビットのマスクを指示するビット
マスクデータに基づくビットマスク、あるいはいずれか
のメモリ部のマスクを指示するプレーンマスクデータに
基づくメモリ部マスクを行うマスクモードとを有し、か
つ、メモリアクセスのスタート制御信号かアクティブと
なった時における所定のメモリ制御信号の値によって前
記ノーマルモードとマスクモードのいずれかを選択する
選択手段を何したので、メモリサイクル毎に各モードを
切り換えることかでき、これにより、メモリ部内にプロ
グラムエリアと画像データ記憶エリアとを混在させ、こ
れらを高速で切り換えて使用することができる効果が得
られる。したがって、メモリの使用効率を極めて向上さ
けることができる。また、データのアクセスをビット単
位で行うことかでさ、これにより、画像データ等を効率
よく書き換えろことができる利点が得られる。
第1図はこの発明の一実施例の全体構成を示すブロック
図、第2図はメモリ装置の接続状態を示すブロック図、
第3図はタイミング・コントロール回路TCの構成を示
すブロック図、第4図はコマンド・コントロール回路C
Cの構成を示すブロック図、第5図はメモリブロックの
構成を示すブロック図、第6図はビットインターフェイ
スの構成を示すブロック図、第7図はピクセルインター
フェイスの構成を示すブロック図、第8図は同実施例の
リードサイクルのタイミンクチャート、第9図はノーマ
ルモード時の各メモリ装置のデータ人出力状態を示す図
、第10図、第13図は各々コマンド書き込みサイクル
のタイミングチャート、第11図、第12図は各々リー
ドサイクル時におけるマスク状態と出力データとの関係
を示す図、第14図はライトザイクルのタイミングチャ
ート、第15図、第16図は各々ライトサイクル時にお
けるマスク状pと書込データとの関係を示す図、第17
図はレイト・ライトサイクルのタイミングチャート、第
18図はフレームバッファと表示面との関係を示す概念
図、第19図、第20図は各々この発明におけるメモリ
ブロックと各種インターフェイス部の池の接続態様を示
すブロック図である。 TCC・・・・・・タイミング・コマンド・コントロー
ル、MBO・・・・・メモリブロック、BTl、〜13
TI7・・・・ビットインターフェイス、PXI−0・
・・・・ピクセルインターフェイス。
図、第2図はメモリ装置の接続状態を示すブロック図、
第3図はタイミング・コントロール回路TCの構成を示
すブロック図、第4図はコマンド・コントロール回路C
Cの構成を示すブロック図、第5図はメモリブロックの
構成を示すブロック図、第6図はビットインターフェイ
スの構成を示すブロック図、第7図はピクセルインター
フェイスの構成を示すブロック図、第8図は同実施例の
リードサイクルのタイミンクチャート、第9図はノーマ
ルモード時の各メモリ装置のデータ人出力状態を示す図
、第10図、第13図は各々コマンド書き込みサイクル
のタイミングチャート、第11図、第12図は各々リー
ドサイクル時におけるマスク状態と出力データとの関係
を示す図、第14図はライトザイクルのタイミングチャ
ート、第15図、第16図は各々ライトサイクル時にお
けるマスク状pと書込データとの関係を示す図、第17
図はレイト・ライトサイクルのタイミングチャート、第
18図はフレームバッファと表示面との関係を示す概念
図、第19図、第20図は各々この発明におけるメモリ
ブロックと各種インターフェイス部の池の接続態様を示
すブロック図である。 TCC・・・・・・タイミング・コマンド・コントロー
ル、MBO・・・・・メモリブロック、BTl、〜13
TI7・・・・ビットインターフェイス、PXI−0・
・・・・ピクセルインターフェイス。
Claims (4)
- (1)面方向に対して1もしくは複数設けられるメモリ
部を有するとともに、前記メモリ部のいずれかのセレク
トを指示するセレクトデータに基づいてメモリ部のセレ
クトを行うノーマルモードと、いずれかのビットのマス
クを指示するビットマスクデータに基づくビットマスク
、あるいはいずれかのメモリ部のマスクを指示するプレ
ーンマスクデータに基づくメモリ部マスクを行うマスク
モードとを有し、かつ、メモリアクセスのスタート制御
信号がアクティブとなった時における所定のメモリ制御
信号の値によって前記ノーマルモードとマスクモードの
いずれかを選択する選択手段を有することを特徴とする
メモリ装置。 - (2)前記プレーンマスクデータによるメモリ部マスク
の実行の可否が所定のコマンドによって指示されること
を特徴とする特許請求の範囲第1項記載のメモリ装置。 - (3)面方向に対して1もしくは複数設けられるメモリ
部と、前記各メモリ部の同一ビット番号に対してワード
方向に共通に設けられるワード方向データバスと、前記
メモリ部毎に1つずつ設けられるピクセル方向データバ
スと、いずれかのビットのマスクを指示するマスクデー
タがワード方向データバスから供給されるマスクデータ
記憶手段と、前記メモリ部のいずれかのセレクトを指示
するセレクトデータがピクセル方向データバスから供給
されるセレクトデータ記憶手段と、前記メモリ部のいづ
れかのマスクを指示するプレーンマスクデータがピクセ
ル方向データバスから供給されるプレーンマスクデータ
記憶手段とを有するとともに、前記セレクトデータ記憶
手段内のセレクトデータに基づいてメモリ部のセレクト
を行うノーマルモードと前記マスクデータ記憶手段内の
マスクデータに基づくビットマスク、あるいは前記プレ
ーンマスクデータ記憶手段内のプレーンマスクデータに
基づくメモリ部マスクを行うマスクモードとを有し、か
つ、メモリアクセスのスタート制御信号がアクティブと
なった時における所定のメモリ制御信号の値によって前
記ノーマルモードとマスクモードのいずれかを選択する
選択手段を有することを特徴とするメモリ装置。 - (4)前記プレーンマスクデータに基づくメモリ部マス
クの実行の可否が所定のコマンドによって指示されるこ
とを特徴とする特許請求の範囲第3項記載のメモリ装置
。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61195904A JPS6352246A (ja) | 1986-08-21 | 1986-08-21 | メモリ装置 |
US07/086,680 US4999620A (en) | 1986-08-21 | 1987-08-17 | Apparatus for storing and accessing image data to be displayed on a display unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61195904A JPS6352246A (ja) | 1986-08-21 | 1986-08-21 | メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6352246A true JPS6352246A (ja) | 1988-03-05 |
Family
ID=16348916
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61195904A Pending JPS6352246A (ja) | 1986-08-21 | 1986-08-21 | メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6352246A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02250136A (ja) * | 1989-01-20 | 1990-10-05 | Pfu Ltd | バス制御方式 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5459839A (en) * | 1977-10-20 | 1979-05-14 | Nec Corp | Information processor |
JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
JPS58125284A (ja) * | 1982-01-20 | 1983-07-26 | Hitachi Ltd | メモリのアクセス方法 |
-
1986
- 1986-08-21 JP JP61195904A patent/JPS6352246A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5459839A (en) * | 1977-10-20 | 1979-05-14 | Nec Corp | Information processor |
JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
JPS58125284A (ja) * | 1982-01-20 | 1983-07-26 | Hitachi Ltd | メモリのアクセス方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02250136A (ja) * | 1989-01-20 | 1990-10-05 | Pfu Ltd | バス制御方式 |
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