JPS6352246A

JPS6352246A - メモリ装置

Info

Publication number: JPS6352246A
Application number: JP61195904A
Authority: JP
Inventors: Takatoshi Ishii; 石井　孝寿
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1986-08-21
Filing date: 1986-08-21
Publication date: 1988-03-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、例えば、画像処理装置等における画像デー
タやプログラムデータを記憶する際に用いて好適なメモ
リ装置に関する。

「従来の技術」画像表示用の画像データが記憶されるフレームバッファ
の容量は、表示エリアの大きさと解像度に比例するとと
もに、表示画面の数（画面を予め複数周行しておく場合
など）にも比例する。そして、カラー表示を行う場合は
、フレームメモリを表示色の数に対応する分だ：す周章
する。

例えば、１６色表示を行う場合は、カラーコードとして
４ビツト必要であるから、第１８図に示すように４枚の
フレームメモリＦ〜１０〜ＦＭ３を必要とする。この場
合、各フレームメモリＦＭＯ〜ＦＭ３の同一ビット位置
にある破線で囲んだデータにの破線め方向を、以下ピク
セル方向という）が、表示面上の１ドツトに対応する。

そして、画像表示を行う際は、各フレームメモリＦ　Ｍ
　Ｏ〜Ｆ〜１３のピクセル海に、データを表示面のスキ
ャンに従って順次読み出し、これにより、多数色表示を
可能としている。また、実際には、高画質化に対応して
フレームメモリＦ　Ｍ　Ｏ〜Ｆ　Ｍ　３として、デュア
ルポートメモリを４重亜列に設け、各面のシリアルデー
タ出力端から、ピクセルデータを同期して読み出す方法
が一般に採られている。

［発明が解決しようとする問題点」ところで、上述した従来のメモリ装置においては、画像
表示時のカラーコード読み出しは、良好に行うことがで
きるが、各ピクセルデータを個別にアクセスして書き換
えたり、また、あるピクセル内の所望の２以上のビット
を書き換えたりする場合には、その処理が極めて繁雑と
なる欠点があった。すなわち、各フレームメモリＦＭＯ
〜Ｆ　Ｍ　３は、各デツプ内では通常８ビット単位のワ
ード方向（第１８図の一点鎖線参照）の読み出しを行う
から、上述したピクセル単位、あるいは、ビット単位の
アクセスを行おうとすれば、該等するデータを含む部分
についてワード単位の読み出しを行うとと乙に、必要と
する２以上のビットを抽出しなければならず、一連の処
理が繁雑であるとと乙に、処理時間を要してしまうとい
う問題か生じた。

また、画像用のメモリは、上述しｆこことからし判るよ
うに、大容量のメモリとなるのか一般的であるが、この
場合にその記憶エリアの一部をプログラムエリアとして
使用ずろことかで３４−ｂば、メモリ使用効率および回
路実装スペースの点からも有利である。しかしながら、
このようなメモリの使い分けは、従来のメモリ装置を使
用した画像メモリにおいては、アクセス処理が繁雑にな
ることにより、簡単にプログラムエリアとして利用でき
ないことなどから、全くなされていなかった。

この発明は、上述し１こ事情に鑑みてなされたもので、
ピクセル単位あるいはビット単位のデータの書き換えを
容易かつ高速に行うことができるとともに、記憶エリア
を画像データエリアとプログラムエリアとに高速で使い
分けることができるメモリ装置を提供することを目的と
している。

「問題点を解決するための手段Ｊこの発明は、上述した問題を解決するｆ二めに、面方向
に対してｌもしくは複数設けられるメモリ部を有すると
ともに、前記メモリ部のいずれかのセレクトを指示する
セレクトデータに基づいてメモリ部のセレクトを行うノ
ーマルモードと、いずれかのビットのマスクを指示する
ビットマスクデ−タに基づくビットマスク、あるいはい
ずれかのメモリ部のマスクを指示するプレーンマスクデ
ータに基づくメモリ部マスクを行うマスクモードとを有
し、かつ、メモリアクセスのスタート制御信号がアクテ
ィブとなった時における所定のメモリ制御信号の値によ
って前記ノーマルモードとマスクモードのいずれかを選
択する選択手段を有することを特徴としている。

「作用」メモリアクセスのスタート制御信号がアクティブとなっ
たときにおける所定のメモリ制御信号の値によって、ノ
ーマルモードとマスクモードとが切り換えられるので、
メモリサイクル毎に各モードを瞬時に切り換えることが
できる。また、ビットマスクデータ、プレーンマスクデ
ータ、セレクトデータも、各々メモリサイクル毎に書き
変えることができる。

「実施例」以下、図面を参照してこの発明の実施例について説明す
る。

目実施例の全体構成第１図は、この発明の一実施例の全体構成を示すブロッ
ク図である。この図において、Ｍ、−Ｍ。

は、各々１ビツトＸ６４Ｋ（あるいは１２８Ｋ）のメモ
リであり、各々が並列接続されて８ビツト×６４Ｋ（あ
るいは１２８Ｋ）のメモリブロック〜ＩＢＯを構成して
いる。ＢＴＩＯ〜１３ＴＩ、は、各々メモリＭ。−Ｍ７
とデータバス１０．〜１０？との間のデータの授受をビ
ット毎に制御するビットインターフェイスであり、ＰＸ
Ｉ−０はデータバス１０ｐ−０との間でピクセル方向の
いずれか１ビツトのデータ（以下、ピクセルデータとい
う）の授受を行うとともに、チップセレクトデータある
いは後述するプレーンマスクデータの読み込みを行うピ
クセルインターフェイス回路である。このピクセルイン
ターフェイスＰＸＩ−０は、ビットインターフェイスＢ
Ｔ１．−ＢＴＩ７のいずれかを介してメモリＭ０〜Ｍ７
のいずれかとピクセルデータの授受を行うようになって
おり、また、読み込んだチップセレクトデータおよびプ
レーンマスクデータに基づく制御信号を、ビットインタ
ーフェイスＢＴ１　ｏ””’　Ｂ　Ｔ　Ｉ　？およびタ
イミング・コマンド・コントロール回路ＴＣＣに供給す
るようになっている。

タイミング・コマンド・コントロール回路ＴＣＣは、外
部からアドレスバスＡＯ〜Ａ７を介して供給されるアド
レスデータ、アウトプットイネ−ブール信号ＯＥ、ライ
トイネーブル信号’ｖＶ　Ｅ　、ロウアドレス・ストロ
ーブ信号ＲＡＳ、およびカラムアドレス・ストローブ信
号ＣＡＳ等に基づいてメモリブロックＭＢＯのアクセス
制御および回路各部のタイミングの制御を行う回路であ
る。また、タイミング・コマンド・コントロール回路Ｔ
ＣＣは、ビットインターフェイスＢ　Ｔ　Ｉ　ｏ＝　Ｉ
３　Ｔ　Ｉ　？から供給されるビットマスクデータ（後
述）の値によって、メモリＭ。−Ｍ７のライトイネーブ
ル信号を制御するようになっている。さらに、タイミン
グ・コマンド・コントロール回路’ｒ　ｃ　ｃは、アド
レスバスＡＯ〜Ａ７から供給されるコマンドデータを解
読し、この解読結果に基づいて回路各部を適宜制御する
ようになっている。

上述した構成要素により、メモリ装置＃ＯＭが構成され
ている。そして、この実施例は、メモリ装置＃ＯＭおよ
びこれと同一構成のメモリ装置＃Ｉ　Ｍ〜＃３Ｍの合計
４個のメモリ装置から成っている。この場合、各メモリ
装置＃１Ｍ〜＃３Ｍ内のメモリブロックはＭ　Ｂ　１　
＝　Ｍ　Ｂ　３と、ピクセルインターフェイスはＰＸＩ
−１−ＰＸＩ−３と、また、各ピクセルインターフェイ
スに接続されるデータバスはｌ０ｐ−１−１０ｐ−３と
表して区別する。

第２図は、これらメモリ装置＃ＯＭ〜＃３Ｍの接続状態
を示しており、この図に示すように各メモリ装置＃ＯＭ
〜＃３Ｍのデータバス１０．〜■０７がビット毎に共通
接続され、また、各メモリ装置ｘ　ＯＭ〜＃３Ｍのデー
タバスＩｏｐ−ｏ〜ｌ０ｐ−３は、各々個別の配線とな
っている。

且実施例の各部の構成以下、上述した回路各部の構成について、より詳細に説
明する。

（Ｉ）構成理解のための動作モードの概略始めに、回路
各部の構成の理解を容易にするために、この実施例にお
ける動作モードについて簡単に説明する。

（ａ）ノーマルモードこのモードは、メモリ装置＃ＯＭ〜＃３Ｍのいずれか１
つを選択し、この選択したメモリ装置について８ピット
単位のデータアクセスを行うモードである。このモード
におけるデータは、データバスＩ　Ｏｏ＝　Ｉ　Ｏ７を
介して人出力される。すなわち、いずれか１つのメモリ
装置＃ＯＭ〜＃３Ｍに対し、通常の８ビツトパラレルの
アクセスを行うモードでめろ。

また、このモードは、メモリブロックＭＢＯ〜ＭＢａ内
の所定のエリアをプログラムメモリエリアとして使用す
る場合に用いられる。

（ｂ）マスクモードこのマスクモードは、人出力データのいずれかｌまたは
２以上のビットがマスク可能となり、さらに、メモリ装
置＃ＯＭ〜＃３ＭのいずれかＩまたは２以上がマスク可
能となるモードである。また、このモードはさらにワー
ドアクセスモードとピクセルアクセスモードとに分かれ
、ワードアクセスモードの場合は、データバス■０゜〜
ＩＯｖを介してワード方向のデータの入出力が行なわれ
、ピクセルアクセスモードの場合はデータバスｌ０ｐ−
０〜１ｏｐ−３を介してピクセル方向のデータの入出力
が行なわれる。

すなわち、ワードアクセスモードは、第１８図に示すメ
モリブロックＭＢＯ〜ＭＢ３のワード方向のデータ（−
点鎖線参照）をアクセスするモードであり、ビットマス
クを行う場合は、以下のようにする。例えば、第１８図
に示すｂｓ　、　ｂ７ビツトをアクセスしたい場合には
、メモリブロックＭＢＯをワード方向にアクセスして向
。（８ビツト）をアクセスし、この８ビツトデータのう
ち、ｂｓ、ｂ７以外のビットをマスクしてアクセスを禁
止し、ｂ、、ｂ７をアクセスする。

また、ピクセルアクセスモードは、例えば、第１８図に
示すメモリブロックＭ　Ｂ　Ｏ〜ＭＢ、３のピクセル方
向のアクセス（破線参照）を行うモードであり、ビット
マスクを行う場合は、以下のようにする。例えば、第１
８図に示すｐｂ＋　、　ｐｂ２ビットをアクセスする場
合は、ピクセルＰＣｏをアクセスするとともに、メモリ
ブロックＭＢＯ，ＭＩ３３をマスクして、りｂ１．Ｉ）
ｂ２ビットをアクセスする。

なお、マスクモードにおいては、いずれのビット、ある
いはいずれのメモリ装置もマスクしないようにすること
も可能となっている。

以上が、この実施例における動作モードの該略である。

（ＩＩ）各部の構成次に、第１図に示す回路各部の構成について説明する。

なお、メモリ装置＃ＯＭ〜＃３Ｍは、すべて同一構成で
あるから、以下の構成説明は、メモリ装置＃　ＯＭを例
にとって行う。

［タイミング・コマンド・コントロール回路ＴＣＣ］こ
のタイミング・コマンド・コントロール回路ＴＣＣは、
第１図に示すようにタイミング・コントロール回路ＴＣ
と、コマンド・コントロール回路ＣＣとから構成されて
おり、第３図および第４図に各々の構成を示す。

第３図においてＴａ−Ｔｅは、各々制御信号入力端子で
あり、端子Ｔａにはロウアドレス・ストローブ信号ＲＡ
Ｓが、端子Ｔｂにはメモリ装置＃ＯＭを選択するか否か
を指定するチップセレクト信号ｃｓｗが、端子Ｔｃには
カラムアドレス・ストローブ信号ＣＡＳが、端子Ｔｄに
はライト・イネーブル信号Ｗ　Ｅが、端子Ｔｅにはアウ
トプット・イネーブル信号ＯＥが各々供給されるように
なっている。ＤＬは、ロウアドレス・ストローブ信号Ｒ
ＡＳを遅延させて信号ＲＡＳＤを作成するディレィであ
り、ＯＲＩはロウアドレス・スートローブ信号ＲＡＳと
信号ＲＡＳＤとの論理和をとってロウアドレス・ストロ
ーブ信号ＲＡ　Ｓのパルス幅を長くした信号ＲＡ　Ｓ　
Ｗを作成するオアゲートである。ＬＦＦ　１はチップセ
レクト信号ＣＳ　Ｗの値を信号ＲＡＳＷの立ち上かり時
に取り込むランチタイプフリップフロップ（以下Ｌタイ
プフリップフロッゾという）、ＡＮｌはノーマルモード
が指定されたことを検出してノーマルモードイネーブル
信号Ｎ　Ｍ　Ｅを出力するアンドゲート、ＡＮ２はマス
クモードが指定されたことを検出してマスクモードイネ
ーブル信号Ｍ　Ｍ　Ｅを出力するアンドゲート、ＡＮ３
は後述するコマンド書込サイクルが指定されたことを検
出してコマンドイネーブル信号Ｍ　ＣＥを出力するアン
ドゲートである。ＬＦＦ２゜ＬＦＦ３．ＬＦＦ４は、各
々上記イネーブル信号Ｎ　Ｍ　Ｅ　、　Ｍ　Ｍ　Ｅ　、
　Ｍ　ＣＥの値を信号ＲＡＳＷの立ち上がり時において
取り込むＬタイプフリップフロップであり、その出力端
から信号Ｎ　Ｍ　Ａ　、　Ｍ　ＫＡＪＩＣＣを出力する
。また、ＡＮ４〜ＡＮ９は、上記各信号および他の回路
から供給される制御信号に基づいて、図示の信号を作成
するアンドゲートであり、ＡＮＩＯ〜ＡＮ１７は、各々
ビットインターフェイスＢ　Ｔ　Ｉ　ｏ　”　Ｂ　Ｔ　
Ｉ　？から供給されるビットマスク信号Ｂ　Ｍ　ｏ　”
　Ｂ　Ｍ　？とアンドゲートＡＮ８から供給される信号
ＷＥＰとの論理積をとり、メモリＭ０〜Ｍｔ（第５図参
照）のライトイネーブル信号ＷＥＰ（１−ＷＥＰ７を作
成するアンドゲートである。なお、上記構成におけるＬ
タイプフリップフロップＬＦＦＩ−ＬＰＦ４は、各々負
論理となっているラッチ端子りに“ｌ”レベルの信号が
供給されたときに、データをラッチするようになってい
る。

次に、第４図を参照してコマンド・コントロール回路Ｃ
Ｃについて説明する。この図に示すＴａｄ“０〜Ｔａｄ
７は、各々アドレスデータ入力端子であり、このアドレ
スデータ入力端子ＴａｄＯ〜Ｔａｄ７が各々コマンドレ
ジスタｌの入力端に接続されている。この実施例におけ
るコマンドは、８ビツトのコマンドコードによって指定
されるとともに、このコマンドコードがアドレスバスを
介して供給されるようになっている。コマンドレジスタ
ｌは、ロウアドレス・ストローブ信号ＲＡＳの立ち上が
り時にコマンドコードをラッチし、コマンドデータＭＣ
Ｏ〜ＭＣ７として出力するようになっている。そして、
コマンドレジスタＩは、コマンドデータのうち最下位ビ
ットであるデータＭＣＯをデコード回路３のデータ端子
ＤＴおよびデコーダ２の入力端に、データ〜１０１−Ｍ
Ｃ５を各々デコード回路３の第０〜第２ビツト入力端に
、データＭＣ４〜Ｍ　Ｃ６を各々メインコマンドデコー
ダの４の第０〜第２ビツト入力端に供給する。この場合
、コマンドデータの上位４ビツトはメインコマンドデー
タとなり、下位４ビツトはサブコマンドデータとなる。

ただし、コマンドデータの最上位ビットＭＣ７は、図か
ら判るようにドントケアビットになっている。ここで、
コマンドデータＭＣＯ〜ＭＣ７の値（１６進表示）と、
コマンド名との関係を次表に示す。

第１表なお、第１表には、この発明に係わりのあるコマンドの
みを記し、また記載したコマンドの機能については、後
述する。

デコード回路３は、信号Ｐ　Ａ　Ｍ　、　ＣＭ　Ｅ　、
　Ｐ　Ｍ　Ｅ　。

ＢＣＥ、ＬＳＥ、ＦＳＢ、ＤＢＴおよびＲＯＥを各々出
力するための第０〜第７のＤタイプフリソプフロップを
有しており、入力端に供給される３ビツトのデータによ
っていずれかのＤタイプフリップフロップが選択される
ようになっている。すなわち、入力端に供給される３ビ
ツトのアドレスデータに対応する番号のＤタイプフリッ
プフロップが選択されるようになっている。そして、デ
ータ端子ＤＴに供給されるデータが、その時に選択され
ているいずれかのＤタイプフリップフロップの入力端に
供給され、アントゲ−）ＡＮ２１の出力信号ＭＤＳが立
ち上がった時に当該Ｄタイプフリップフロッ′プに取り
込まれるようになっている。すなわち、コマンドデータ
Ｍ　Ｃｌ　＝　Ｍ　Ｃ３の値によって信号Ｐ　Ａ　Ｍ　
、　ＣＭ　Ｅ　、　Ｐ　Ｍ　Ｅ　、　Ｂ　ＣＥ　、　Ｌ
　Ｓ　Ｅ　、　ＦＳＢ、ＤＢＴ、ＲＯＥのいずれかが選
択され、選択された信号の値がコマンドデータＭＣＯの
値（“ｌ”／“０”）に書き代えられる。また、デコー
ド回路３のクリア端子ＣＬには、パワーオンリセット回
路５からリセッ゛ト信号が供給されるようになっており
、この結果、電源オン時には上記第０〜第７のＤタイプ
フリップフロップのすべてがクリアされるようになって
いる。

メインコマンドデコーダ４は、入力端に供給される３ビ
ツトのデータに対応する番号の出力端から°ｌ”信号を
出力するものである。このメインコマンドデコーダ４は
、８種の制御信号を出力するようになっているが、この
図においては、この発明に係わりのある信号ＲＧＡのみ
を示す。まｆこ、メインコマンドデコーダ４は、アンド
ゲートＡＮ２０から信号ＭＣ５Ｔが供給されたときにイ
ネーブル状態となる。

デコーダ２は、タイミングコントロール回路ＴＣから信
号ＷＥＷが供給され、かつ、メインコマンドデコーダ４
から信号ＲＧＡが供給されたときにイネーブル状態とな
り、データＭＣＯが“０”であれば信号ＲＰ　Ｗを出力
し、データＭ　ＣＯが“ｌ“であれば信号ＷＰＷを出力
する。

［メモリブロックＭ　Ｂ　Ｏコ第５図はメモリブロックＭＢＯの構成を示すブロック図
であり、メモリブロックＭＢＯ内の各メモリＭ。−Ｍ７
は、ロウアドレス・ストローブＲＡＳの立ち上がり時に
アドレスバスＡＯ〜Ａ７上に出力されているロウアドレ
スを取り込み、カラムアドレス・ストローブＣＡＳの立
ち上がり時にアドレスバスＡＯ−Ａ７上のカラムアドレ
スを取り込んでアクセスアドレスを確定する。そして、
リードサイクル時には、アクセスアドレス確定後に信号
ＯＥ　Ｗ　（アウトプットイネーブル信号）が立ち上が
るとデータ出力が行なわれ、ライトサイクル時には、ア
クセスアドレス確定時またはその後に信号ＷＥＰ、−Ｗ
ＥＰ７がハイレベルとなったメモリにデータ書込が行な
われるようになっている。

［ビットインターフェイスＢＴＩｉ］第６図は、ビットインターフェイスＢＴＩｉ（たたし、
ｉ＝０〜７であり、以下同様とする）の構成を示すブロ
ック図であり、図において、Ｔ　Ｉ　Ｏ１（ｉ−〇〜７
）は、データ人出力端子である。データ人出力端子Ｔ　
Ｉ　Ｏｉから入力されたデータは、バッファＢＦＦＩを
介してセレクタ１０の第０．第２゜第３ビツト入力端お
よびＬタイプフリップフロップＬＦＦ６の入力端に供給
されるようになっている。セレクタＩＯは、信号ＰＡＭ
が“ｌ”で信号ＮＭＡが“０”以外のときは第Ｏ１第２
．第３ビット入力端を選択して端子Ｔｌ０ｉに供給され
たデータを出力し、信号ＰＡＭが“ｌ”で信号ＮＭＡが
“０”の場合にのみ第１ビツト入力端を選択してピクセ
ルインターフェイスＰＸＩ−０（第７図参照）から供給
される信号ＤＩＰを出力する。セレクタＩＯの出力信号
Ｗ　Ｄ　Ｔ　ｉは、ＤタイプフリップフロップＤＦＦ　
７の入力端に供給され、ＤタイプフリップフロップＤＦ
Ｆ　７は、タイミング・コントロール回路ＴＯから供給
される信号Ｗ　Ｅ　Ｗが立ち上がった時に信号Ｗ　Ｄ　
Ｔ　ｉを取り込む。このＤタイプフリップフロップＤＦ
Ｆ　７の出力信号５ＲＣｉは、バッファＢＰＦ３および
データバスＤＴｉを順次弁して、対応するメモリＭｉに
供給されるようになっている（第１図参照）。バッファ
ＢＦＦ３は、タイミング・コントロール回路ＴＣから供
給される信号ＷＥＰが“ｌ”になっているときにイネー
ブル状態となる。

ＬタイプフリップフロップＬＦＦ６は、タイミング・コ
ントロール回路ＴＣから供給される信号ＲＡＳＷが立ち
上がったときにデータを取り込むようになっており、そ
の出力信号Ｆ　Ｂ　Ｍ　ｉがセレクタ１１の第１ビツト
入力端に供給されるようになっている。セレクタ１１は
、第０ビツト入力端にプルアップ抵抗を介して正電圧が
印加されており、また、コマンドコントロール回路ＣＣ
から供給される信号ＢＣＥが“０”のときは第０ビツト
入力端を選択し、信号ＢＣＥが“ｌ”のときは第１ビツ
ト入力端を選択するようになっている。セレクタ１１の
出力信号は、ビットマスクデータＢ　Ｍ　ｉとしてタイ
ミング・コントロール回路ＴＣに供給される。

ＢＦＦ　２は、入力端かデータバスＤＴｉに接続されて
いるバッファであり、その出力端はアウトプットデータ
バッファ１２のデータ入力端およびオープンドレイン出
力のバッファＢＦＦ５の入力端に接続されている。アウ
トプットデータバッファ１２は、アンドゲートＡ　Ｎ　
２５から供給される信号ＯＥｉが“ｌ”になっていると
きに、入力端に供給されているデータをデータ入出力端
子Ｔｌ０ｉに出力する。ＢＦＦ　６は入力端が接地され
ているオープンドレインのバッファであり、このバッフ
ァＢＦＦ６とバッファＢＦＦ５とは、アンドゲートＡＮ
２６から供給される信号０ＥＰｉが“ｌ”になっている
ときにイネーブル状態となり、各々の出力信号Ｄ　Ｏ１
１−ＯＥ　Ｐ　ｉをピクセルインターフェイスＰＸＩ−
０に供給する。

アンドゲートＡＮ２７およびＡＮ２８は、各々信号Ｍ　
Ｋ　Ａ　、Ｂ　Ｍ　ｉ　、　ＲＰ　Ｍ　Ｐ　、　Ｐ　Ａ
　Ｍに基づいて信号ＲＷＸおよび信号ＲＰＸを作成する
ゲートであり、アンドゲートＡＮ２６は信号ＲＰＸと信
号ＯＥＷの論理積をとって信号０ＥＰｉを作成する。

また、オアゲート０ＲＩＯは信号ＲＷＸと信号ＮＣ８の
論理和をとるゲートであり、アンドゲートＡＮ２５はオ
アゲート０ＲＩＯの出力と信号ＯＥＷの論理積をとって
信号ＯＥｉを作成する。

［ピクセルインターフェイス］第７図は、ピクセルインターフェイスＰＸＩ−０の構成
を示すブロック図である。この図において、Ｔｘｏｐ−
ｏはピクセルデータ入出力端子であり、このピクセルデ
ータ入出力端子Ｔｌ０Ｉ）−〇から入力されたデータは
、バッファＢＦＦ　Ｉ　Ｏを介してデータＤＩＦとなっ
た後、ＬタイプフリップフロップＬ’ＦＦｌ０．Ｄタイ
プフリップフロップＤＦＦ　Ｉ　ｌ、ＤＦＦ　１２の各
入力端に供給されるとともに、前述したビットインター
フェイスＢＴ　Ｉ　ｏ’＝　Ｂ　Ｔ　Ｉ　を内の各セレ
クタ１０（第６図参照）に供給されるようになっている
。ＬタイプフリップフロップＬＦＦＩＯは、タイミング
・コントロール回路ＴＣ（第３図）から供給される信号
１１　Ａ　ＳＷか立ち上がっｒコ時に入力端に供給され
ているデータを取り込み、ＤタイプフリップフロップＤ
ＦＦｉｌおよびＤＦＦ　Ｉ　２は、各々コマンド・コン
トロール回路ＣＣから供給される信号Ｗ　Ｐ　Ｗ　、　
ＲＰＷが立ち上がったときに入力端に供給されているデ
ータを取り込むようになっている。Ｌタイプフリップフ
ロップＬＦＦＩＯ，ＤタイプフリップフロップＤＦＦＩ
１．Ｉ２の各出力信号ＦＣ９，ＰＷＰ、ＦＲＰは、各々
セレクタｌ　５．１６．１７の各第１ビツト入力端に供
給され、セレクタ１５゜１６．１７の第０ビツト入力端
には各々プルアップ抵抗を介して正電圧が印加されてい
る。セレクタ１５は、コマンド・コントロール回路ＣＣ
から供給される信号ＢＣＥが“０”のときに第０ビツト
入力端を選択し、信号ＢＣＥが“１”のときに第１ビツ
ト入力端を選択する。また、セレクタ１６゜１７は、各
々コマンド・コントロール回路ＣＣから供給される信号
Ｐ　Ｍ　Ｅが“０”のときは第０ビツト入力端を選択し
、信号ＰＭＥが“ｌ”のときは第１ビツト入力端を選択
する。この場合、実際にはセレクタ１６．１７は、ＩＩ
ＩＩのセレクタであるか、説明の都合上２個のセレクタ
として表示する。

１８は、ピクセル・アウトプット・データバッファであ
り、イネーブル端子Ｅに“ｌ”信号が供給されると、デ
ータ端子りに供給されている信号をピクセルデータ入出
力端子Ｔｒｏｐ−ｏに出力する。この場合、データ端子
りには、プルアップ抵抗を介して正電圧が印加されると
ともに、ビットインターフェイスＢＴ１．〜ＢＴＩ？か
らデータＤ０゜〜Ｄ　Ｏ７が供給されるようになってい
る。まｒこ、ピクセル・アウトプット・データバッファ
１８のイネーブル端子Ｅには、ビットインターフェイス
ＢＴＩＯ〜ＢＴＩ、から信号−０Ｅｐｏ〜−０ＥＰ。

がインバータＩ　Ｎ　Ｖ　５を介して供給されるように
なっており、インバータＩＮＶ５の入力端には、プルア
ップ抵抗を介して正電圧が印加されている。

以上が、この実施例における回路各部の構成である。

且実施例の動作次に、上記構成によるこの実施例の動作について説明す
る。

この実施例には、前述したようにメモリーリード／ライ
トサイクルにおいて、ノーマルモードとマスクモードの
２種の動作モードがある。また、一方においては、上記
サイクルとは全く別にコマンドを書き込むためのコマン
ド書込サイクルがある。そこで、以下の説明においては
、リードサイクル、ライトサイクルの順に説明を行い、
また、各サイクル内においてノーマルモード、マスクモ
ードおよびコマンド書込サイクルについて適宜説明を行
う。

（１）リードサイクル（ａ）ノーマルモード第８図（イ）に示すように、時刻ｔ１においてロウアド
レス・ストローブ信号ＲＡＳが立ち上がった時に、カラ
ムアドレス・ストローブ信号ＣＡＳのレベルが“０”で
あり、かつ、ライト・イネーブル信号ＷＥおよびアウト
プット・イネーブル信号ＯＥが同図Ｐ１、Ｐ、に示すよ
うに“０”レベルにあると、ノーマルモードが選択され
る。すなわち、上述した条件が成立していれば、第３図
に示すアンドゲートＡ　Ｎ　１の出力信号Ｎ　Ｍ　Ｅか
“ｌ”になってノーマルモードが選択される。そして、
この信号Ｎ　Ｍ　Ｅがロウアドレス・ストローブ信号Ｒ
ＡＳの立ち上がり時、すなわち、信号ＲＡ　Ｓ　Ｗの立
ち上がり時にＬタイプフリップフロップＬＰＦ２に取り
込まれ、以後ＬタイプフリップフロップＬＦＦ２の出力
信号Ｎ〜ＩＡが“Ｉ”を維持し、これにより、ノーマル
モードが確定される。

次に、第８図に示す時刻ｔ、においてカラムアドレス・
ストローブ信号ＣＡＳが立ち上がり、この時点における
ライト・イネーブル信号ＷＥが“０”レベルであると、
リードサイクルオペレーションか開始される。また、こ
の時点においてカラムアドレスが確定され、この結果、
アクセスすべきアドレスが確定される。したがって、各
メモリ装置＃ＯＭ〜＃３Ｍ内のメモリＭＢＯ〜ＭＢ３の
同一アドレスが一斉にアクセスされ、当該アドレス内の
データが読み出される。そして、読み出されたデータは
、第６図に示すように、データバスＤＴｉおよびバッフ
ァＢＦＦ２を順次弁してアウトプットデータバッファ１
２のデータ端子りに供給され、このアウトプットデータ
バッファＩ２がイネーブル状態となったタイミングにお
いてデータバス■Ｏ１に出力される。

アウトプットデータバッファ１２がイネーブル状態とな
るタイミングは、オアゲートｏｎｔｏが“ｌ”信号を出
力していれば、信号ＯＥ　Ｗか“ｌ”信号となるタイミ
ングと同じであり、信号○Ｅ　Ｗが“１”となる条件は
、第３図から判るようにカラムアドレス・ストローブ信
号ＣＡ　Ｓおよび信号ＲＡＳＷが“ｌｏとなっている状
態において、アウトプット・イネーブル信号ＯＥが“１
”となることか必要である。すなわち、第８図に示す例
においては、時刻ｔ、においてアウトプット・イネーブ
ル信号ＯＥが“ｌ”となった時に、上記条件が揃いアン
ドゲートＡＮ２５の出力信号が“１”となってアウトプ
ットデータバッファ１２がイネーブル状態となり、第８
図（へ）に示すタイミングにおいてデータが出力される
。

次に、オアゲート０ＲＩＯが“ｌ”信号を出力する条件
について説明する。オアゲートＯＲＩ　Ｏが°ｌ”信号
を出力するには、信号ＲＷＸあるいは信号ＮＣＳのいず
れかが“ｌ”となればよいが、このノーマルモードにお
いては、第３図から判るように、信号Ｍ　Ｍ　ｆＥ、　
、〜ｉＫＡが“ｌ”レベルにならないから、アンドゲー
トＡＮ２７の出力信号である信号ＲＷ　Ｘが“１”とな
ることはない。したがって、オアゲートＯＲＩ　Ｏの出
力信号は、信号ＳＯＳの値によって一義的に決定される
。以下に、信号ＮＣＳについて説明する。

第８図に示す時刻ｔ、において、ロウアドレス・ストロ
ーブ信号ＲＡＳが立ち上がった時点は、チップセレクト
データの入力タイミングとなっており、４ビツトのチッ
プセレクトデータが入出力端子ＴＩｏｐ−ｏ〜Ｔｌ０ｐ
−３から供給される。そして、この際に供給されたチッ
プセレクトデータがピクセルインターフェイスＰＸＩ−
０〜ＰＸＩ−３内のＬタイプフリップフロップＬＦＦ　
ｌ　Ｏ（第７図参照）に、信号ＲＡＳＷの立ち上がり時
に取り込まれる。例えば、チップセレクトデータの第０
ビツトが、第７図に示す入出力端子Ｔｌ０ｐ−０から供
給されたとすると、この信号がバッファＢＦＦｌＯを介
してＬタイプフリップフロップＬＦＦ　１０、Ｄタイプ
フリップフロップＤＦＦＩ　ｌ５ＤＦＦ１２の各入力端
に供給される。この場合、信号ＲＡ　Ｓ　Ｗは時刻ｔ１
において立ち上がるが、信号ＲＰ〜ｖ　、　ｗ　ｐ　ｗ
は後述するようにこの時点では出力されておらず、この
ため、チップセレクトデータはＬタイプフリップフロッ
プＬＦＦＩＯのみに取り込まれ、Ｄタイプフリップフロ
ップＤＦＦＩＩ。

１２には取り込まれない。これにより、信号ＦＣ８の値
がチップセレクトデータに対応して“１″らしくは“０
”となり、セレクタ１５の第１ビツト入力端には“ｌ“
もしくは“０”信号が供給される。そして、セレクタ１
５に供給される信号ＢＣＥの値が“Ｏ”であれば、セレ
クタ１５の出力信号ＣＳＭＰの値は、信号ＦＣＳＯ値（
すなわち、チップセレクトデータの値）によらず常に“
ｌ”となり、信号ＢＣＥの値が“ｌ”であれば信号ＣＳ
　Ｍ　Ｐはチップセレクトデータの値と同じ値になる。

この信号Ｃ８ＭＰは、第３図に示すアンドゲートＡＮ５
の一方の入力端に供給され、ここで、すでに“ｌ”信号
となっている信号Ｎ　Ｍ　Ａと論理積がとられる。

この結果、アンドゲートＡＮ５の出力信号ＮＣ５の値は
、信号ＣＳＭＰの値によって決まり、したがって、仮に
信号ＢＣＥが“ｌ”であるとすれば、信号ＮＣ３の値は
チップセレクト信号の値によって一義的に決定される。

そして、信号ＮＣ８は第６図に示すオアゲート０ＲＩＯ
の一方の入力端に供給され、同オアゲート０ＲＩＯの出
力信号値を決定する。

上述したことから判るように、セレクタ１５（第７図）
に供給されている信号ＢＣＥの値が“ｌ”であれば、ア
ウトプットデータバッファ１２はチップセレクトデータ
の値に従い、同データが“ｌ”のときにイネーブル状態
となる。すなわち、メモリ装２＃ＯＭ〜＃３Ｍのうちチ
ップセレクトデータか“ｌ”となっているメモリ装置の
みが読み出しデータを送出する。例えば、第９図に示す
ように、メモリ装置＃ＩＭ！、：供給されたチップセレ
クトデータのみが“ｌ”であった場合は、メモリ装置＃
１のみから８ビツトのデータＤ。−Ｄ７が出力される。

この図において、「Ｘ」の符号は、ドントケアビットで
あることを示している。すなわち、データの出力を行わ
ないメモリ装置のアウトプットデータバッファ１２の出
力端は、ハイ・インピーダンスとなることを示している
。また、２以上のメモリ装置に対するチップセレクトデ
ータが“１”であれば、これらのメモリ装置から同時に
データが出力されて共通データバス■０゜〜ＩＯ７上で
競合状態となるが（第２図参照）、この場合は各ビット
毎に“０”が優先される。これは、各メモリ装置におけ
るアウトプットデータバッファ１２がオーブンドレイン
出力となっているからである（ただし、通常はいずれか
１つのメモリ装置からデータ読み出しを行う）。

そして、第９図から判るように、このノーマルモードに
おける読み出しは、いずれかのメモリブロックを指定し
て、個々に８ピツトパラレルの読み出しができるから、
メモリブロックＭＢＯ〜ＭＢｓ内のエリアをプログラム
エリアとして使用する場合などに適している。

一方、セレクタ１５（第７図）に供給される信号ＢＣＥ
が“０”のときは、チップセレクトの機能は作用しない
。

ここで、信号ＢＣＥについて説明する。この信号ＢＣＥ
の値は、前述した第１表に示すコマンド「ビット／チッ
プセレクトマスクイネーブル」が供給された時に“ｌ”
となる信号であり、この場合のコマンドの書き込みは、
以下のようにして行なわれる。

まず、第１θ図に示すように時刻ｔｒｏｔこおいて、ロ
ウアドレス・ストローブ信号ＲＡＳが立ち上がり、゛こ
の時点においてカラムアドレス・ストローブ信号ＣＡＳ
およびライト・イネーブル信号Ｗ　Ｅが“ｌ”レベルで
あれば、コマンド書き込みモードが選択される。すなわ
ち、カラムアドレス・ストローブ信号ＣＡＳおよびライ
ト・イネーブル信号ＷＥが共に“ｌ”であると、第３図
に示すアンドゲートＡＮ３の出力信号である信号＝Ｍ　
ＣＥが“ｌ”となり、この“ｌ”信号がロウアドレス・
ストローブ信号ＲＡＳの立ち上がり時においてＬタイプ
フリップフロップＬＦＦ４に取り込まれる。したがって
、時刻ｔｌＧ以降においては、Ｌタイプフリップフロッ
プＬＦＦ４の出力信号ＭＣＣが”ｌ”となり、コマンド
書き込みサイクルの動作に入る。また、アンドゲートＡ
　Ｎ　９の出力信号ＭＣＤがロウアドレス・ストローブ
信号ＲＡＳおよび信号ＲＡＳＤの双方が“ビとなってい
る間において“ｌ”となる。すなわち、信号ＭＣＤはロ
ウアドレス・ストローブ信号ＲＡＳの立ち上がりタイミ
ングよりやや遅れて立ち上がる。

一方、第４図に示すコマンドレジスタｌにはアドレスバ
スＡＯ〜Ａ７を介して「ビット／チップセレクトマスク
イネーブル」のコマンドが供給され、このコマンドがロ
ウアドレス・ストローブ信号ＲＡＳの立ち上がり時に取
り込まれる。コマンド［ビット／チップセレクトマスク
イネーブル］は第１表に示すように、１Ｏ進表示で（０
７）と表されるコードであるから、コマンドレジスタｌ
の出力は、Ｍ　Ｃ０〜ＭＣ２が″ビ信号、池の出力が“
０”信号となり、デコード回路３の第０、第１ビツト入
力端に“ｌ“信号が供給される。これにより、デコード
回路３は、入力信号のデコード結果ｒ３Ｂに対応する信
号ＢＣＥを“ｌ”とし得る状態となり、クロック端子に
供給されている信号Ｍ　Ｄ　Ｓが立ち上がるタイミング
において信号ＢＣＥを“ｌ”とする。そして、信号ＭＤ
Ｓは、ロウアドレス・ストローブ信号ＲＡＳよりやや遅
れて立ち上がるから、信号ＢＣＥは第１Ｏ図に示す時刻
ｔｌＧからやや遅れたタイミングにおいて“１“信号と
なる。上述のことから判るように、この実施例によるメ
モリ装置を通常のメモリとして使用するときは信号ＢＣ
Ｅを“０”とし、ピット／チップセレクトマスクを有効
にしたいときは信号ＢＣＥを′１”とする。

以上が信号ＢＣＥが“ｌ”となるまでの経緯である。そ
して、上述したコマンド「ビット／チップセレクトマス
クイネーブル」の書き込みは、通常はノーマルモードの
アクセスをする前に行い、ノーマルモード動作時には、
メモリ装置＃ＯＭ〜＃３Ｍに対しチップセレクトデータ
が有効となるように設定しておく。すなわち、ノーマル
モートアクセス時には、第８図（へ）に示す時刻し、の
タイミングにおいて、入出力端子ｔｏｐ−ｏ〜ｌ０ｐ−
３からチップセレクトデータを供給してメモリ装置＃Ｏ
Ｍ〜＃３Ｍのいずれか１つ（もしくは２以上）を選択し
、その後の時刻ｔ４のデータ読み出しにおいては、選択
したメモリ装置以外のデータをマスクするようにする。

また、同様にして、次のアクセスタイミングｔ、におい
ても、入出力端子１０９−〇〜Ｉｏｐ−３から所望のメ
モリ装置を選択するためのチップセレクトデータを供給
する。このようにすれば、メモリのリードサイクル内に
おいて、そのアクセスに先立って所望のメモリ装置を選
択することができ、事実上のチップセレクトを極めて高
速で行うことができる。

以上かリードサイクルにおけるノーマルモード動作であ
る。

（ｂ）マスクモード次に、リードサイクルにおけるマスクモードの動作につ
いて説明する。

マスクモードを設定するための回路各部の信号の条件は
、ロウアドレス・ストローブ信号ＲＡＳの立ち上がり時
においてライト・イネーブル信号ＷＥが“ｌ”レベルに
あることを除いては、前述したノーマルモード設定のた
めの条件と同じである。

すなわち、第８図に示す時刻り、においてロウアドレス
・ストローブ信号ＲＡ　Ｓが立ち上かっｒ二とすると、
この時点においてカラムアドレス・ストローブ信号ＣＡ
Ｓおよびアウトプット・イネーブル信号ＯＥが“０”レ
ベルにあり、かつ、同図（ニ）の点Ｐ、に示すようにラ
イト・イネーブル信号Ｗ　Ｅが“１”レベルにあること
が条件となる。

上述した条件が満たされると、第３図に示すアンドゲー
トＡＮ２の出力信号Ｍ　Ｍ　Ｅが“ｌ”信号となり、か
つ、この“ｌ”信号がロウアドレス・ストローブ信号Ｒ
ＡＳの立ち上がり時にＬタイプフリップフロップＬＦＦ
３に取り込まれ、以後ＬタイプフリップフロップＬＦＦ
３の出力信号Ｍ　Ｋ　Ａが“ｌ”レベルを維持し、マス
クモードが確定される。

次に、時刻ｔ、においてカラムアドレス・ストローブ信
号ＣＡＳが立ち上がると、この時点でカラムアドレスか
取り込まれ、アクセスすべきアドレスか確定する。そし
て、アクセスアドレスが確定してから所定時間が経過し
た時刻ｔ４においては、ライト・イネーブル信号ＷＥが
“０”、アウトプット・イネーブル信号ＯＥが“ｌ”な
る条件の下に、該当するアドレス内のデータが出力され
るが、このデータはビット毎およびメモリ装置毎に適宜
マスクされる。ここで、マスク処理が行なわれた場合の
データ出力状態について説明する。

第１１図はワード方向の読み出しを行った場合のマスク
状態を示しており、図に示すＢＭ、〜ＢＭ７およびＲＰ
　Ｍ　Ｐは各々第６図および第７図に示す信号の値を示
している。この図においては、メモリ装置＃　ＯＭ　、
　＃３　Ｍ内の信号ＲＰＭＰが“０”、メモリ装置＃Ｉ
Ｍ、＃２Ｍ内の信号ＲＰ　ＭＰが“ｌ”となり、信号Ｂ
　Ｍ　７〜Ｂ　Ｍ　ｏが（００１１１１００）の場合を
示している。なお、信号Ｂ　Ｍ。

〜Ｂ　Ｍ　？は、各メモリ装置＃ＯＭ〜＃３Ｍにおいて
同一の値となるが、これについては後述する。

さて、信号Ｂ　Ｍ　ｏ　＝　Ｂ　Ｍ　７および信号ＲＰ
ＭＰが第１１図に示す値になると、共通データバスＩＯ
８〜１０？の第７、第６、第１、第０ビツトがハイ・イ
ンピーダンス状態（図では「−１記号）となり、第５、
第４、第３、第２ビツトが（０１００）の値となる。す
なわち、信号ＲＰＭＰが“ｌ”となっているメモリ装置
のデータであって、信号Ｂ　Ｍ　ｉが“１”となってい
るビットのデータのみが出力許可状態となり、さらに、
出力されたデータが競合しｆこ場合は、“０”信号が優
先するようになっている。

以上か、ワード方向の読み出しを行った場合のマスク処
理後のデータ出力である。

第１２図は、ピクセル方向のデータ読み出しを行った場
合のマスク状態を示しており、図示の記号のき味は、第
１１図において示したものと同様である。この場合にお
いては、信号ＲＰＭＰか“ｌ”となっているメモリ装置
のデータであって、かつ、信号Ｂ　Ｍ　ｉが“ｌ”とな
っているビットのみが出力許可状態となり、各メモリ装
置内の該当するビットが入力端子’ｒｘｏｐ−ｏ〜Ｔｌ
０ｐ−３に各々出力される。この際、同一メモリ装置内
でデータか競合した場合には、“０”信号か優先となっ
て出力されるようになっている。

以下に、信号Ｂ　Ｍ　ｉの値および信号ＲＰ　Ｍ　Ｐの
値の設定、および設定後のリード動作について説明する
。

■ビット単位のマスク設定ビット単位のマスクは、第８図（へ）に示す時刻１、に
おいて、ビットマスクデータ（８ビツト）として共通デ
ータバスＩＯｏ〜■０゜を介してメモリ装Ｚ　＃　ＯＭ
〜＃３Ｍへ各々供給される。このビットマスクデータは
、マスクしようとするビットを“０”、マスクしないビ
ットを“ｌ”としたデータである。そして、ビットマス
クデータ内のＩピットか、第６図に示すデータバスＩＯ
ｉ、バッファＢＦＦＩを介してＬタイプフリップフロッ
プＬＦＦ６の入力端に供給される（各メモリ装置共通）
。ＬタイプフリップフロップＬＰＦ６は信号ＲＡＳＷの
立ち上がり時（ＲＡＳの立ち上がと同じタイミング）に
、入力端に供給されているマスクデータを取り込み、信
号Ｆ　Ｂ　Ｍ　ｉとしてセレクタ１１の第１ビツトに供
給する。ここで、信号ＢＣＥが前述したコマンド書き込
みによって“ｌ“に設定されていれば、セレクタ１１の
出力信号Ｂ　Ｍ　ｉは、マスクデータの値に一致して“
０”または“ｌ”の値をとる。そして、この信号Ｂ　Ｍ
　ｉはアンドケートＡＮ２７およびＡＮ２８の各入力端
に供給され、これにより、アウトプットデータバッファ
１２およびバッファＢＦＦ５．ＢＦＦ６のイネーブル信
号である信号ＯＥ　ｉｌｏ　Ｅ　Ｐ　ｉのオン／オフに
寄与する。なお、第３図から明らかなように信号ＮＣ８
はマスクモードにおいては、出力されない。

この場合、アウトプットデータバッファＩ２がイネーブ
ル状態になれば、メモリＭｉ（第１図参照）から読み出
されたデータはバッファＢＦＦ　２およびアウトプット
データバッファ１２を順次弁して各メモリ装置に共通の
データバスＩＯｉに出力される。また、バッファＢＦＦ
５．ＢＦＦ６がイネーブル状態になればメモリＭ　ｉか
ら読み出されたデータはバッファＢＦＦ２およびバッフ
ァＢＦＦ５を介して第７図に示すピクセル・アウトプッ
ト・データバッファ１８の入力端りに供給されるととも
に、インバータＩＮＶ５の出力信号が“１”となってピ
クセル・アウトプット・データバッファＩ８かイネーブ
ル状態となるから、結局、メモリＭｉから読み出された
データは、ピクセル・アウトプット・データバッファ１
８を介して入出力端子Ｔｌ０ｐ−０（あるいはＴ　Ｉ　
Ｏｐ　−１−Ｔ　Ｉ　０ｐ−３）に供給される。すなわ
ち、信号ＯＥｉがワード方向データ出力の許可／非許可
を決定し、信号○ＥＰｉがピクセル方向データ出力の許
可／非許可を決定する。

■メモリ装置単位のマスク設定メモリ装置単位のマスクデータは、第１表に示すコマン
ド「リードプレーンマスク」の実行の際に入出力端子Ｔ
ｌ０ｐ−０〜’ｒｉｏｐ−３から供給される。第１３図
は、コマンド「リードプレーンマスク」を実行する際は
、ます、第１３図（イ）に示すように、ロウアドレス・
ストローブ信号Ｒ、Ａ　Ｓが立ち上がる時刻ｔ３０にお
いて、カラムアドレス・ストローブ信号ＣＡＳおよびラ
イト・イネーブル信号ＷＥが“１”であればコマンド書
き込みサイクルが開始される。ここまでの動作は、前述
し、ｒ二第１０図の場合と同様である。１こだし、時刻
ｈｏにおいてコマンドレジスタｌ（第４図）に書き込ま
れる値は、第１表に示すように１６進表示で（１０）と
なる。この結果、コマンドレジスタ１の出力のうち“ｌ
°倍信号なるのはＭ　Ｃ４のみとなり、メインコマンド
・デコーダ４の第０ビツト入力端に“ｌ”信号が供給さ
れる。メインコマンド・デコーダ４はイネーブル端子に
供給されている信号ＭＣ９Ｔが立ち上がると、入力信号
をデコードして信号ＲＧＡを“ｌ”信号とする。この場
合、信号ＭＣ５Ｔの値は、信号Ｍ　ＣＤと信号ｃ　Ｓ　
Ｍ　Ｐの論理積によって決定される。そして、信号Ｍ　
ＣＤはコマンド書き込みサイクルにおいては、信号ＲＡ
ＳＤ（第３図）の立ち上がり時に“１”となり、以後“
ｌ”レベルを維持する信号であり、また、信号Ｃｓ　ｙ
ＩＰ　（第７図参照）は前述した信号ＢＣＥが“０”で
あれば常に“ｌ”、信号ＢＣＥが“ｌ”であればチップ
セレクトデータに応じた値となる信号である。

したがって、コマンド「リードプレーンマスク、の書き
込みは、信号ＢＣＥか“１”であってチップセレクトデ
ータがｌ”、あるいは信号Ｂ　ＣＢが“０”という条件
の下に、信号ＲＡＳの立ち上ｆ））り時に行なわれる。

上述のように、時刻ｔｚｏにおいては、コマンドレジス
タｌに、コマンド「リードプレーンマスク」が書き込ま
れる。しかしながら、この時刻ｔ３０においては、第１
３図（イ）に−点鎖線で示すように信号ＲＡＳＤが“０
”信号であるため、信号Ｍ　ＣＤが“ｌ”信号にならず
（第３図参照）、この結果、第４図に示す信号Ｍ　ＣＳ
　Ｔが“１”信号にならない。

したがって、メインコマンド・デコーダ・１はイネーブ
ル状態とならない。次に、時刻ｔ３□になると、ロウア
ドレス・ストローブ信号ＲＡＳ、信号ＲＡＳＤ、カラム
アドレス・ストローブ信号ＣＡＳ。

信号ＷＥがともに“１”信号となり、この結果、メイン
コマンド・デコーダ４がイネーブル状態となって信号Ｒ
ＧＡを“１”とする。また、時刻ｔ３□におイテは、信
号’ＶＶ　Ｅ　Ｗが“１”となり（第３図参、ｑｑ　）
、この結果、デコーダ２がイネーブル状態となる。

この時、デコーダ２の入力端に供給されているコマンド
データ〜ＩＣＯは“０”信号であるから、デコーダ２は
イネーブル状態となったタイミングにおいて信号ＲＰＷ
を“１″とする。この信号ＲＰ　Ｗは第７図に示すＤタ
イプフリップフロップＤＦＦ　１２のクロック端子に供
給されているから、この時点において、Ｄタイプフリッ
プフロップＤＦＦＩ２は入力に供給されているデータを
取り込む。

一方、メモリ装置単位のマスクデータ（以下リードプレ
ーンマスクデータという）は、第１３図に示す時刻ｔ３
１において入出力端子Ｔｌ０ｐ−０〜Ｔ１０ｐ−３から
供給され、このプレーンリードマスクデータが第７図に
示すバッファＢＦＦ　Ｉ　Ｏを介してＤタイプフリップ
フロップＤＦＦ１２の入力端に供給される。この結果、
リードプレーンマスクデータは、時刻ｔ３１においてＤ
タイプフリップフロップＤＦＦ　］　２に取り込まれ、
ＤタイプフリップフロップＤＰＦ１２の出力信号Ｆ’Ｒ
Ｐの値か、リードプレーンマスクデータの値に一致する
。

そして、信号ＦＲＰはセレクタ１７の第１ビツト入力端
に供給されるから、信号ＰＭＥが“ｌ”であれば、信号
ＲＰ　Ｍ　Ｐの値はリードプレーンマスクデータの値に
一致する。この信号ＲＰＭＰは、第６図に示すアンドゲ
ートＡＮ２７．ＡＮ２８の入力端に供給され、前述した
信号０ＥＰｉおよび信号ＯＥｉのオン／オフに寄与する
。

信号Ｐ　Ｍ　Ｅは、コマンド「プレーンマスクイネーブ
ル」（第１表参照）が実行されたときに、“ｌ”となる
信号である。このコマンド「プレーンマスクイネーブル
」の書き込みは、前述したコマンド「ビット／チップセ
レクトマスクイネーブル」の場合と同様に、第１０図に
示すタイミングで行なわれる。この実施例におけるコマ
ンドには、メモリ装置内の所定のフリップフロップにデ
ータの書き込みを行うものと、データの書き込みを伴わ
ないものの２種があり、データ書き込みを伴うものは第
１３図に示すタイミングにより、データ書き込みを伴わ
ないものは第１Ｏ図に示すタイミングにより、それぞれ
書き込まれるようになっている。

■信号Ｂ　Ｍ　ｉおよび信号ＲＰ　Ｍ　Ｐの機能以上の
ようにしてビット単位のマスクに寄与する信号Ｂ　Ｍ　
ｉと、メモリ装置単位のマスクに寄与する信号ＲＰＭＰ
が設定され、これらの信号がアントゲ−）ＡＮ２７．Ａ
Ｎ２８に供給される。このアンドゲートＡＮ２７．ＡＮ
２８の出力信号か信号ＯＥ　ｉ、ｏ　Ｅ　Ｐ　ｉのオン
／オフに寄与すること、および、信号ＯＥ　ｉ、ｏ　Ｅ
　Ｐ　ｉが各々ワード方向およびピクセル方向のデータ
出力イネーブルに寄与することはすでに述べたが、以下
にこれらの信号の関係について詳細に説明する。

まず、第６図から判るようにアンドゲート、Ａ　Ｎ２７
および／！ＭＪ２８が“ｌ”信号を出力する条件は、信
号ＰＡＭについての条件を除けば同じである。

この信号ＰＡＭは、第１０図に示すタイミングにより、
コマンド「ピクセルアクセスモード」（第１表参照）か
書き込まれると“ｌ”となる信号であり、電源オン時お
よびコマンド「ワードアクセスモード」が書き込まれる
とクリアされる信号である。

すなわち、ピクセルアクセスモードとするためにコマン
ド「ピクセルアクセスモード」を実行した後は、信号Ｐ
Ａ〜１が“１”となってアンドゲートＡＮ２８が“ｌ”
信号出力可能状態となり、ワードアクセスモードが設定
された場合は、信号ＰＡＭが“０”となってアンドゲー
トＡＮ２７が“ｌ”信号出力可能状態となる。

今、ワードアクセスモードが選択されているとすると、
アンドゲートＡＮ２７が“ｌ”信号出力可能となるが、
アンドゲートＡ　Ｎ　２７に供給されている信号のうち
信号ＭＫＡ（第３図参照）はマスクモードが設定され１
こ後は定常的に“ｌ”となる信号であるから、アンドゲ
ートＡＮ２７の出力信号は、結局、信号ＢＭ１と信号Ｒ
ＰＭＰとの論理積によって決定される。すなわち、信号
Ｂ　Ｍ　ｉと信号ＲＰＭ　Ｐの双方が“１”の時に、ア
ンドゲートＡＮ２７の出力信号か“ｌ“となり、アンド
ゲートＡＮ２５の一方の入力端に供給されている信号Ｏ
Ｅ　ｗが“ｌ”となると、信号ＯＥｉが”１”となって
、アウトプットデータバッファ１２がイネーブル状態と
なる。したがって、第１１図に例示したように、信号Ｂ
〜１１と信号Ｉ　Ｐ　ＭＰの双方が”１”となっている
ビットのみがデータバスＩ　Ｏｏ＝　Ｉ　Ｏ７に出力さ
れる。

また、ピクセルアクでスモードが選択されている場合は
、アントケートＡＮ２８が“ビ信号出力可能となるが、
アンドゲート八Ｎ　２８の出力信号は、上記の場合と全
く同様に信号Ｂ　Ｍ　ｉと信号ＲＰ　Ｍ　Ｐの論理積に
よって決定される。したがって、第１２図に示すように
、信号Ｂ　Ｍ　ｉと信号ＲＰＭＰの双方が“ｌ”となっ
ているビットのデータのみが入出力端子’ｒ＋ｏｐ−ｏ
〜Ｔｌ０ｐ−３に出力される。

以上がマスクモードにおけるリードサイクルの動作であ
り、リードサイクル内でそのアクセスに先立って、所望
のメモリ装置および所望のビットを適宜マスクすること
ができ、かつ、これらの設定や切換を極めて高速で行う
ことができる。

なお、第１１図および第１２図に示す状態を設定するた
めの条件をまとめると、第１１図に示す場合にあっては
、マスクモード設定、信号ＰＭＥ。

信号ＢＣＥが“１”、かつ、信号ＰＡＭが“０”となっ
ていることが条件となり、第１２図に示す場合にあって
は、マスクモード設定、信号Ｐ　Ａ　Ｍ、信号Ｐ　ＳＩ
Ｅおよび信号ＢＣＥが“ｌ”となっていることが条件で
ある。また、第１８図に示すように、１ドツトに対応す
るピクセルデータ（４ビツト）を読み出す際は、すべて
のメモリ装置内の信号ＲＰＭＰを“ビとするとともに（
第１２図参照）、読み出したいドツトに対応する位置の
信号Ｂ　Ｍ　ｉを“ビとすればよい。

（Ｉｔ）ライトサイクル次に、ライトサイクルについて説明する。前述のリード
サイクルと同様にライトサイクルにおいても、ノーマル
モード、およびマスクモードかあり、さらに、これらの
サイクルとは別にコマンド書き込みサイクルがある。以
下にこれらについて説明する。

（ａ）ノーマルモードこのモードは、リードサイクルにおけるノーマルモード
と同様のモードであり、第９図に示すように、チップセ
レクトデータが“１”となっているメモリ装置に対して
のみデータの書き込みがワード方向に行なわれるモード
である。

このモードの設定は、リードサイクル時と全く同様であ
り、第１４図（イ）に示す時刻ｔ４０において、ロウア
ドレス・ストローブ信号ＲＡＳが立ち上がった時に、カ
ラムアドレス・ストローブ信号ＣＡＳが“０”、ライト
・イネーブル信号Ｗ　Ｅおよびアウトプット・イネーブ
ル信号ＯＥが“０”レベルにあればノーマルモードが設
定され、第３図に示す信号Ｎ　Ｍ　Ｅおよび信号Ｎ　Ｍ
　Ａが順次“１”信号となり、ノーマルモードが確定さ
れる。

次に、第１４図に示す時刻ｔ４□においてカラムアドレ
ス・ストローブ信号ＣＡＳが立ち上がり、この時点にお
けるライト・イネーブル信号Ｗ　Ｅが“ｌ”であると、
ライトサイクルの実行が開始される。また、この時点に
おいてカラムアドレスが確定され、この結果、書き込む
べきアドレスが確定される。したがって、各メモリ装置
＃ＯＭ〜＃３Ｍ内の同一アドレスが一斉にアクセスされ
、当該アドレスに共通データバス１０．−１０？上のデ
ータが同時に書き込まれる。この場合、前述したリード
サイクルの時と同様に、ロウアドレス・ストローブ信号
ＲＡＳが立ち上がる時刻ｔ　４０においてデツプセレク
トデータの書き込みが可能となっており、このタイミン
グにおいてチップセレクトデータが供給され、かつ、信
号ＢＣＥが“ｌ”となっていれば、チップセレクトデー
タが“ｌ”となっているメモリ装置に対してのみデータ
書き込みが行なわれる。このチップセレクト動作につい
て、以下に説明する。

まず、データ書き込みタイミングである時刻し４１にお
いては、供給データバスＩＯｉ上のデータは、第６図に
示すバッファＢＦＦ　ｌを介してセレクタｌＯの第０．
第２．第３ヒツト入力端に供給される。この場合、ノー
マルモードにおいては、信号Ｎ　Ｍ　Ａが“ｌ”信号で
あるから、セレクタＩＯは第２あるいは第３ビツト入力
端を選択する。しｆこがって、セレクタ１０の第２ある
いは第３ビツト入力端に供給されたデータは、セレクタ
ＩＯを通過し、さらに信号Ｗ　Ｅ　Ｗの立ち上がり時に
ＤタイプフリップフロップＤＦＦ７に取り込まれ、信号
５ＲＣｉとして出力される。この信号５ＲＣｉはバッフ
ァＢＦＦ３かイネーブル状態となった時にメモリＭｌに
供給されるが、バッファＢＦＦ３をイネーブル状態とす
る信号Ｗ　Ｅ　Ｐは、第３図に示すように信号ＮＣ３が
”１”とならなければ“ｌ”信号になることはない。そ
して、信号ＮＣ５の値は、信号Ｎ　ＭＡと信号ＣＳＭＰ
の論理積によって決定されるため、チップセレクトデー
タが“０”で信号ＣＳＭＰが“０”となっている場合は
、信号ＷＥＰは“Ｉ”とならず、信号５ＲＣｉはメモリ
Ｍ　ｉに供給されない。

また、信号ＷＥＰが出力されなければ、第３図に示す信
号’ｗＶ　Ｅ　Ｐ　ｏ　−Ｗ　Ｅ　Ｐ　？もすべて出力
されないから、メモリＭ。−Ｍ７にライトイネーブル信
号が供給されず（第５図参照）、書込動作は行なわれな
い。以上のようにして、信号Ｂ　ＣＥ　ｈ＜ｌ”の場合
は、チップセレクトデータが“ｌ”となっているメモリ
装置にのみデータ書込が行なわれる。

なお、第３図に示すオアゲート０Ｒ３０〜０Ｒ３７によ
り、信号Ｃ９ＭＰが“ｌ”であれば、ライトイネーブル
信号”１ＶＥＰｏ−ＷＥＰＴは信号Ｉ３　Ｍ、−８Ｍ７
の影響を受けず“Ｉ”となる。すなわち、ノーマルモー
ド時においては、各メモリＭ。−Ｍ７に対して一斉に書
き込み可能となっている。

（ｂ）マスクモート第１４図に示す状態であって、時刻ｔ４゜においてライ
トイネーブル信号Ｗ　Ｅが“ｌ”レベルにあれば、マス
クモードが設定される。すなわち、第１４図に示す状態
でライトイネーブル信号ＷＥを“ｌ”にすると、リード
サイクル時と同様に第３図に示す信号Ｍ　Ｍ　Ｅ　、信
号Ｍ　Ｋ　Ａが順次“Ｉ”信号となり、マスクモードの
実行が開始される。次に、時刻ｔ４１においてカラムア
ドレス・ストローブ信号ＣＡＳが立ち上がると、この時
点でカラムアドレスが取り込まれ、アクセスすべきアド
レスが確定する。そして、アクセスするアドレスが確定
した時刻ｔ４１において、同図（へ）に示すように直ち
に該当するアドレスにデータ書き込みが行なわれる。こ
の場合、メモリに書き込まれるデータは、ビット毎およ
びメモリ装置毎に適宜マスクされる。

以下にマスク処理が行なわれた際のデータ書キ込み状態
について説明する。

第１５図は、ワード方向にデータ書き込みを行った場合
のマスク状態を示しており、図に示す信号ＷＰＭＰは第
７図に示すセレクタ１６の出力信号である。第１５図に
おいては、メモリ装置＃ＩＭ１＃２Ｍ、＃３Ｍ内の信号
Ｗ　Ｐ　Ｍ　Ｐが“ｌ”となり、信号Ｂ　Ｍ　？　〜Ｂ
　Ｍ　ｏが（００１１００１１）の場合を示している。

信号１３　Ｍｏ−Ｂ　Ｍ　７は、各メモリ装置において
同一の値となるが、これは前述したり−ドモード時の場
合と同じである。

さて、信号Ｂ　ｌ’／１　ｏ　−Ｂ　Ｍ　７および信号
Ｗ　Ｐ　Ｍ　Ｐか第１５図に示す状態となり、また、デ
ータＤ７〜Ｄｏとして図示のように（００１０１１１０
）が供給されると、信号Ｗ　Ｐ　Ｍ　Ｐが“１”となっ
ているメモリ装置のメモリＭｉであって、信号Ｂ　Ｍ　
ｏ　−Ｂ　Ｍ７が“ｌ”となっているビット位置に対応
するらののみにデータの書き込みが行なわれる。この場
合、書き込みが行なわれるメモリ装Ｗ　＃　Ｉ　Ｍ〜＃
３Ｍにあっては、すべて同一のデータ書き込みとなる。

第１６図は、ピクセル方向のデータ書き込みを行った場
合のマスク状態を示しており、この図に示す状態では、
信号’ｖＶ　Ｐ　Ｍ　Ｐが“１”となっているメモリ装
置のメモリＭ　ｉであって、かつ、信号ＢＭｏ−ＢＭ７
が“ｌ゛となっているビット位置に対応するメモリＭｉ
のみにデータ書き込みが行なわれる。この場合の書き込
みは、各メモリ装置＃ＯＮ１〜＃３Ｍ内において書き込
み可能となるビットには、各々入出力端子Ｔｌ０ｐ−０
〜Ｔｌ０ｐ−３から供給されるデータが共通に書き込ま
れる。

第１５図、第１６図に示す信号Ｂ　Ｍ　ｏ　−Ｂ　’Ｓ
’１７の値の設定は、前述のリードサイクルのときと同
様に行なわれ、また、信号ＷＰＭＰの値の設定は、以下
のようにしておこなわれる。

まず、第１表に示すコマンドｊ−ライトブレーンマスク
」を実行し、この実行の際に入出力端子Ｔｒｏｐ−ｏ〜
Ｔｌ０ｐ−３からマスクデータを供給する。このコマン
ド「ライトブレーンマスク」は、第７図に示すＤタイプ
フリップフロップＤＰＦ　ｌｌにデータ書込を行うコマ
ンドであり、第１３図に示すタイミングでコマンド書き
込みが行なわれる。すなわち、第１３図に示す時刻ｔ３
１において、第４図に示す信号Ｗ　Ｐ〜Ｖが立ち上がり
、これにより、入出力端子Ｔ　１０ｐ−０〜Ｔ　Ｉ　０
ｐ−３から供給されたマスクデータが、同時刻ｔ３１に
おいて第７図に示すバッファＢＦＦ　１０を介してＤタ
イプフリップフロップＤＦＦ　１１に取り込まれ、信号
Ｆ〜■Ｐとして出力される。この結果、信号ＦＷＰの値
は、マスクデータの値に一致する。信号Ｆ　ＷＰは、セ
レクタ１６の第１ビツト入力端に供給されるから、信号
Ｐ　Ｍ　Ｅが”１”であれば、セレクタ１６の出力信号
Ｗ　Ｐ　Ｍ　Ｐは、マスクデータに一致した値の信号と
なる。また、信号ＰＭＥは、重連しｆこように、コマン
ド「プレーンマスクイネーブル」が実行されたときに“
ｌ”となる。

次に、信号Ｂ　Ｍ　ｉと信号Ｗ　Ｐ　Ｍ　Ｐの作用につ
いて説明する。これらの信号は、第３図に示すようにい
ずれもライトイネーブル信号ＷＥＰ、−ＷＥＰ７のオン
／オフに寄与する。すなわち、信号〜■Ｐ　Ｍ　！’が
“０”であれば、アンドゲートＡ　Ｎ　６の出力信号Ｍ
ＷＰが“０”となり、この結果、オアゲートＯＲ２の出
力信号が“０”となる（マスクモードでは信号ＮＣＳは
常に“０”）。したがって、アンドゲートＡＮ８の出力
信号ＷＥＰか“０”となって各メモリＭｉへのライトイ
ネーブル信号Ｗ　Ｅ　Ｐ　Ｏ〜ＷＥＰ？がすべて“０”
となり、いずれのメモリにも書き込こみが許可されない
。

また、信号Ｗ　Ｐ　Ｍ　Ｐが“ｌ”となって信号ＷＥＰ
が所定のタイミングにおいて“Ｉ”となることがあった
としても、信号ＢＭ、−ＢＭ７のいずれかが“０”であ
れば、“０”となっているビットのライトイネーブル信
号Ｗ　Ｅ　Ｐ　ｉは出力されない。すなわち、書き込み
が許可されるのは、信号Ｗ　Ｐ　Ｍ　Ｐと信号ＢＭ、〜
ＢＭ、の双方が“ｌ”となっているビットのみとなる。

そして、ワード方向のデータ書き込みは、共通データバ
スｌ０ｉ−バッファ１３ＦＦＩ（第６図）→セレクタ１
０の第０．第２．第３ビツト入力端→Ｄタイプフリツプ
フロツプＤＦＰ７−バッファＢＦＦ３−メモリＭｉなる
経路で書き込むべきデータが転送され、ピクセル方向の
データ書き込みは、入出力端子Ｔｌ０ｐ−ｉ−バッファ
ＢＦＰ１０（第７図）−セレクタｌＯの第１ビツト入力
端（第６図）−ＤタイプフリップフロップＤＦＦ７−バ
ッファＢＦＦ　３なる経路で書き込むべきデータが転送
される。

以上がライトサイクルにおけるマスクモードの動作であ
り、ライトサイクル内でそのアクセスに先立って、所望
のメモリ装置および所望のビットを適宜マスクすること
ができ、かっ、これらの設定や切り換えを極めて高速で
行うことができる。

−なお、第１５図および第１６図に示す状態を設定する
ための条件をまとめると、第１５図に示す場合にあって
は、マスクモード設定、信号ＰＭＥ、信号ＢＣＥが“ｌ
”、かつ、信号ＰＡＭ力じ０”となっていることが条件
となり、第１６図に示す場合にあっては、マスクモード
設定、信号Ｐ　Ａ　Ｍ、信号Ｐ　Ｍ　Ｅおよび信号ＢＣ
Ｅが“１″となっていることが条件となる。

また、この実施例においては、第１４図に示すライトサ
イクルとは別のタイミングのライトサイクルであるレイ
ト・ライトサイクルモードを有している。このライトサ
イクルは、第１７図に示すように、カラムアドレスが取
り込ま、ｌｔｆこ後、所定時間経過後（時刻ｔ５２）に
おいてデータ書き込みが行なわれるようになっている。

以上が、この実施例の構成および動作である。

なお、この実施例にさらにデータのシリアル入出力を行
うシリアルＩ１０バッファを付加し、これにより、トリ
プルポートメモリを構成してもよい。

また、上記実施例は、メモリ装置を４個並列に組み合わ
せて用いる実施例であったが、用途によっては、１個以
上任意の数のメモリ装置を用いてもよい。

さらに、ビットインターフェイス、ピクセルインターフ
ェイス、タイミングコマンドコントロール回路およびメ
モリ部の接続関係や各種機能の分担は、上記実施例で示
したものに限定されることなく、種々の変形が可能であ
る。

例えば、第１９図に示すように、メモリインターフェイ
スＭＩを有するメモリブロプク７０〜７３と、メモリブ
ロックインターフェイス７５〜７８を設け、メモリイン
ターフェイスＭ　Ｉにライトビットマスクの機能を持た
せ、メモリブロックインターフェイス７５〜７８にその
他の各種機能を持たせるようにしてもよい。

また、メモリの容量が大きい場合は、第２０図に示すよ
うな構成とすればよい。この図において、８０．８１各
々４ｂ己Ｘ６４ＫＸ４プレーン（４面）のメモリブロッ
クであり、各メモリブロック８０．８１には各々メモリ
インターフェイスＭｌが設けられている。この場合、各
メモリインターフェイスＭｌはメモリブロックインター
フェイスＭＢＩとの間で４ビット単位でデータの授受を
行うように構成される。そして、メモリブロックインタ
ーフェイスＭＢＩは、外部回路に対しワード方向に８ビ
Ｊト単位、ピクセル方向に４ビット単位でデータの授受
を行うように構成されている。

第２０図に示す例において、メモリインターフェイスＭ
　Ｉに要求される機能は、ワード方向／ピクセル方向切
り換え機能、リード／ライトビットマスク機能、ライト
プレーンマスク機能、リードプレーンマスク機能である
。

この結果、メモリインターフェイスＭｌの入出力データ
は、ワード方向に切り換えられた際は、選択されている
ｌまたは複数の面のワード方向のデータとなり、ピクセ
ル方向に切り換えられた際は、各面についてのピクセル
データとなる。また、リード／ライトサイクルにあって
は、各面についてビットマスクを行うことができる。

また、メモリブロックインターフェイスには、ワード方
向／ピクセル方向切換機能、リードビットマスクおよび
リードプレーンマスクが要求される。そして、ワード方
向に切り換えられｆこときは、各メモリインターフェイ
スＭｌが入出力する４ヒツトのデータを合わせて８ビツ
トとし、この８ヒツトのデータをリードプレーンマスク
に応じてワードデータとして入出力する。一方、ピクセ
ル方向に切り換えら−れたときは、各メモリインターフ
ェイスＭｌか人出力する各重置のピクセルデータを、同
一面に対応するものについてリードヒツトマスクに応じ
てアンドをとって入出力する。

「発明の効果」以上説明したように、この発明によれば、面方向に対し
て１もしくは複数設けられるメモリ部を有するとともに
、前記メモリ部のいずれかのセレクトを指示するセレク
トデータに基づいてメモリ部のセレクトを行うノーマル
モードと、いずれかのビットのマスクを指示するビット
マスクデータに基づくビットマスク、あるいはいずれか
のメモリ部のマスクを指示するプレーンマスクデータに
基づくメモリ部マスクを行うマスクモードとを有し、か
つ、メモリアクセスのスタート制御信号かアクティブと
なった時における所定のメモリ制御信号の値によって前
記ノーマルモードとマスクモードのいずれかを選択する
選択手段を何したので、メモリサイクル毎に各モードを
切り換えることかでき、これにより、メモリ部内にプロ
グラムエリアと画像データ記憶エリアとを混在させ、こ
れらを高速で切り換えて使用することができる効果が得
られる。したがって、メモリの使用効率を極めて向上さ
けることができる。また、データのアクセスをビット単
位で行うことかでさ、これにより、画像データ等を効率
よく書き換えろことができる利点が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体構成を示すブロック
図、第２図はメモリ装置の接続状態を示すブロック図、
第３図はタイミング・コントロール回路ＴＣの構成を示
すブロック図、第４図はコマンド・コントロール回路Ｃ
Ｃの構成を示すブロック図、第５図はメモリブロックの
構成を示すブロック図、第６図はビットインターフェイ
スの構成を示すブロック図、第７図はピクセルインター
フェイスの構成を示すブロック図、第８図は同実施例の
リードサイクルのタイミンクチャート、第９図はノーマ
ルモード時の各メモリ装置のデータ人出力状態を示す図
、第１０図、第１３図は各々コマンド書き込みサイクル
のタイミングチャート、第１１図、第１２図は各々リー
ドサイクル時におけるマスク状態と出力データとの関係
を示す図、第１４図はライトザイクルのタイミングチャ
ート、第１５図、第１６図は各々ライトサイクル時にお
けるマスク状ｐと書込データとの関係を示す図、第１７
図はレイト・ライトサイクルのタイミングチャート、第
１８図はフレームバッファと表示面との関係を示す概念
図、第１９図、第２０図は各々この発明におけるメモリ
ブロックと各種インターフェイス部の池の接続態様を示
すブロック図である。ＴＣＣ・・・・・・タイミング・コマンド・コントロー
ル、ＭＢＯ・・・・・メモリブロック、ＢＴｌ、〜１３
ＴＩ７・・・・ビットインターフェイス、ＰＸＩ−０・
・・・・ピクセルインターフェイス。

Claims

【特許請求の範囲】

（１）面方向に対して１もしくは複数設けられるメモリ
部を有するとともに、前記メモリ部のいずれかのセレク
トを指示するセレクトデータに基づいてメモリ部のセレ
クトを行うノーマルモードと、いずれかのビットのマス
クを指示するビットマスクデータに基づくビットマスク
、あるいはいずれかのメモリ部のマスクを指示するプレ
ーンマスクデータに基づくメモリ部マスクを行うマスク
モードとを有し、かつ、メモリアクセスのスタート制御
信号がアクティブとなった時における所定のメモリ制御
信号の値によって前記ノーマルモードとマスクモードの
いずれかを選択する選択手段を有することを特徴とする
メモリ装置。
（２）前記プレーンマスクデータによるメモリ部マスク
の実行の可否が所定のコマンドによって指示されること
を特徴とする特許請求の範囲第１項記載のメモリ装置。
（３）面方向に対して１もしくは複数設けられるメモリ
部と、前記各メモリ部の同一ビット番号に対してワード
方向に共通に設けられるワード方向データバスと、前記
メモリ部毎に１つずつ設けられるピクセル方向データバ
スと、いずれかのビットのマスクを指示するマスクデー
タがワード方向データバスから供給されるマスクデータ
記憶手段と、前記メモリ部のいずれかのセレクトを指示
するセレクトデータがピクセル方向データバスから供給
されるセレクトデータ記憶手段と、前記メモリ部のいづ
れかのマスクを指示するプレーンマスクデータがピクセ
ル方向データバスから供給されるプレーンマスクデータ
記憶手段とを有するとともに、前記セレクトデータ記憶
手段内のセレクトデータに基づいてメモリ部のセレクト
を行うノーマルモードと前記マスクデータ記憶手段内の
マスクデータに基づくビットマスク、あるいは前記プレ
ーンマスクデータ記憶手段内のプレーンマスクデータに
基づくメモリ部マスクを行うマスクモードとを有し、か
つ、メモリアクセスのスタート制御信号がアクティブと
なった時における所定のメモリ制御信号の値によって前
記ノーマルモードとマスクモードのいずれかを選択する
選択手段を有することを特徴とするメモリ装置。
（４）前記プレーンマスクデータに基づくメモリ部マス
クの実行の可否が所定のコマンドによって指示されるこ
とを特徴とする特許請求の範囲第３項記載のメモリ装置
。