JPS6350860B2 - - Google Patents
Info
- Publication number
- JPS6350860B2 JPS6350860B2 JP57176500A JP17650082A JPS6350860B2 JP S6350860 B2 JPS6350860 B2 JP S6350860B2 JP 57176500 A JP57176500 A JP 57176500A JP 17650082 A JP17650082 A JP 17650082A JP S6350860 B2 JPS6350860 B2 JP S6350860B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- mask
- lift
- insulator
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000395 magnesium oxide Substances 0.000 claims description 43
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 claims description 43
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 34
- 239000004020 conductor Substances 0.000 claims description 29
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 26
- 229910052735 hafnium Inorganic materials 0.000 claims description 25
- 239000002131 composite material Substances 0.000 claims description 21
- 239000010410 layer Substances 0.000 description 92
- 239000012212 insulator Substances 0.000 description 40
- 229910052751 metal Inorganic materials 0.000 description 23
- 239000002184 metal Substances 0.000 description 23
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 21
- 229910052782 aluminium Inorganic materials 0.000 description 17
- 229920002492 poly(sulfone) Polymers 0.000 description 16
- 239000000463 material Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 238000001020 plasma etching Methods 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 12
- 239000012298 atmosphere Substances 0.000 description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 9
- 238000009413 insulation Methods 0.000 description 9
- 239000002904 solvent Substances 0.000 description 9
- 229910000881 Cu alloy Inorganic materials 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 239000011521 glass Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- KRVSOGSZCMJSLX-UHFFFAOYSA-L chromic acid Substances O[Cr](O)(=O)=O KRVSOGSZCMJSLX-UHFFFAOYSA-L 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- AWJWCTOOIBYHON-UHFFFAOYSA-N furo[3,4-b]pyrazine-5,7-dione Chemical compound C1=CN=C2C(=O)OC(=O)C2=N1 AWJWCTOOIBYHON-UHFFFAOYSA-N 0.000 description 5
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- SECXISVLQFMRJM-UHFFFAOYSA-N N-Methylpyrrolidone Chemical compound CN1CCCC1=O SECXISVLQFMRJM-UHFFFAOYSA-N 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- WSFSSNUMVMOOMR-UHFFFAOYSA-N Formaldehyde Chemical compound O=C WSFSSNUMVMOOMR-UHFFFAOYSA-N 0.000 description 3
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 229920003217 poly(methylsilsesquioxane) Polymers 0.000 description 3
- 238000001552 radio frequency sputter deposition Methods 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- 229910001029 Hf alloy Inorganic materials 0.000 description 2
- RAHZWNYVWXNFOC-UHFFFAOYSA-N Sulphur dioxide Chemical compound O=S=O RAHZWNYVWXNFOC-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 239000002952 polymeric resin Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000011253 protective coating Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229920003002 synthetic resin Polymers 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 125000003118 aryl group Chemical group 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- AJGPQPPJQDDCDA-UHFFFAOYSA-N azanium;hydron;oxalate Chemical compound N.OC(=O)C(O)=O AJGPQPPJQDDCDA-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 239000003623 enhancer Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000002241 glass-ceramic Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 238000007614 solvation Methods 0.000 description 1
- 238000003756 stirring Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- -1 vinyl compound Chemical class 0.000 description 1
- 229920002554 vinyl polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/951—Lift-off
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔本発明の分野〕
本発明は、半導体装置のような半導体コンポー
ネントの製造に関するものであり、特に、半導体
コンポーネントの製造及び実装において使用され
る、集積回路又は誘電体基板のようなコンポーネ
ントの上にある、導電体/絶縁体の平らな膜の形
成に関するものである。
ネントの製造に関するものであり、特に、半導体
コンポーネントの製造及び実装において使用され
る、集積回路又は誘電体基板のようなコンポーネ
ントの上にある、導電体/絶縁体の平らな膜の形
成に関するものである。
本発明の目的は、絶縁体/導電体の平らな構造
体を形成するための、改良された新規なプロセス
を提供することである。
体を形成するための、改良された新規なプロセス
を提供することである。
本発明の実施態様により、平らな表面の絶縁層
中に相互接続の配線層即ち導電体のパターンを埋
めた半導体装置を製造することができる。
中に相互接続の配線層即ち導電体のパターンを埋
めた半導体装置を製造することができる。
本発明の他の実施態様により、基板上に絶縁
体/導電体の1つ以上の平らな膜を形成すること
ができる。
体/導電体の1つ以上の平らな膜を形成すること
ができる。
本発明のさらに他の実施態様により、絶縁体の
新規な付着を行なつて、支持基板に対して***し
た導電体のパターンを埋め込むことができ、これ
により、絶縁体の表面を平らにすることができ
る。
新規な付着を行なつて、支持基板に対して***し
た導電体のパターンを埋め込むことができ、これ
により、絶縁体の表面を平らにすることができ
る。
リフト・オフ技術は、特に大規模集積(LSI)
回路においてより大きなコンポーネント密度を達
成するために、集積回路の製造では増々関心を持
たれるようになり使用されている。典型的なリフ
ト・オフ技術は、米国特許第2559389号、第
3849136号、第3873361号及び第3985597号に述べ
られている。
回路においてより大きなコンポーネント密度を達
成するために、集積回路の製造では増々関心を持
たれるようになり使用されている。典型的なリフ
ト・オフ技術は、米国特許第2559389号、第
3849136号、第3873361号及び第3985597号に述べ
られている。
米国特許第3985597号は、次のようなステツプ
により埋められた相互接続のシステムを基板上に
形成するプロセスを述べている。即ち、 基板上に有機の熱硬化性重合樹脂(ポリイミド
のような)の第1の層を形成する。
により埋められた相互接続のシステムを基板上に
形成するプロセスを述べている。即ち、 基板上に有機の熱硬化性重合樹脂(ポリイミド
のような)の第1の層を形成する。
第1の層の物質(例えば、ポリイミド)にほと
んど影響を与えることなく、特定の溶剤に溶ける
物質(ポリスルホンのような)の第2の層を形成
する。
んど影響を与えることなく、特定の溶剤に溶ける
物質(ポリスルホンのような)の第2の層を形成
する。
第2の層についてのO2中でのイオン食刻に耐
える第3の薄い障壁層(例えば、SiOx、ガラス
樹脂等)を形成する。
える第3の薄い障壁層(例えば、SiOx、ガラス
樹脂等)を形成する。
レジスト層を付着する。
所望の配線パターンにレジストを露光する。
所望の配線パターンのマスクを形成するために
レジストを現像する。
レジストを現像する。
反応性イオン食刻を行なつて、第3の層並びに
露出する第2の層及び第1の層の領域を除去す
る。
露出する第2の層及び第1の層の領域を除去す
る。
第1の層(例えば、ポリイミド)の厚さにほぼ
匹敵する厚さを有する導電性金属の層を全面付着
する。
匹敵する厚さを有する導電性金属の層を全面付着
する。
第2の層の物質(例えば、ポリスルホン)に対
して選択された溶剤に基板をさらす。第2の層
は、上の部分の障壁層及び金属層とともに除去さ
れる。
して選択された溶剤に基板をさらす。第2の層
は、上の部分の障壁層及び金属層とともに除去さ
れる。
米国特許第3985597号が、絶縁層(例えば、ポ
リイミド)の対応する埋設された開孔即ち凹所内
に、導電性金属のパターンを形成するのに対し
て、米国特許第4035276号及び第4090006号は、プ
ロセスを特別ユニークに変更したものである。即
ち、離型(release)層で被覆された達成される
べき導電体のパターンを埋めるために、絶縁層
(例えば、二酸化シリコン、ガラス等)が付着さ
れる。離型層で被覆された導電体パターンが、リ
フト・オフ技術により形成される。離型層(例え
ば、銅、クロム等)及びその上に存在する絶縁層
が、続いて、濃硝酸のような食刻剤にさらすこと
により除去される。
リイミド)の対応する埋設された開孔即ち凹所内
に、導電性金属のパターンを形成するのに対し
て、米国特許第4035276号及び第4090006号は、プ
ロセスを特別ユニークに変更したものである。即
ち、離型(release)層で被覆された達成される
べき導電体のパターンを埋めるために、絶縁層
(例えば、二酸化シリコン、ガラス等)が付着さ
れる。離型層で被覆された導電体パターンが、リ
フト・オフ技術により形成される。離型層(例え
ば、銅、クロム等)及びその上に存在する絶縁層
が、続いて、濃硝酸のような食刻剤にさらすこと
により除去される。
それらには、有効なプロセスが述べられている
が、さらに平坦な表面が得られる、より簡単なプ
ロセスが望まれる。例えば、このプロセスのアル
ミニウムに基づく配線層(例えば、アルミニウ
ム、アルミニウム/銅並びにアルミニウムの他の
合金)への適用においては、アルミニウムに基づ
く配線層と、もつぱら約1000Åの段差を有してい
る二酸化シリコン即ちガラスの絶縁体との間で、
適切に識別することが困難であるので、次のE−
ビーム照射処理にとつては、位置決めを改良して
向上させることが望ましい。また、離型層の食刻
の間に、アルミニウムに基づく配線層を保護し、
このようにして導電体のパターンに穴が形成され
るのを避けることが望ましい。これらのことを目
的とすることは、特に配線層のレベルを増加する
とともに、半導体装置の密度を実質的に増加させ
ることを考えると、より重要になつてくる。この
ようなより高い密度にすることは、製造の許容誤
差に装置を影響されやすくする。例えば、配線層
の4つのレベルは、集積回路の設計においては、
一般的になつている。配線層が3つのレベルであ
る場合でも、装置の密度が増加すると、集積回路
は、配線層が制限される。全てのレベルにおいて
金属及び絶縁体の良好な適用範囲を維持し且つ保
証するためには、より簡単で改良された、平坦な
表面の得られるプロセスがまた必要である。
が、さらに平坦な表面が得られる、より簡単なプ
ロセスが望まれる。例えば、このプロセスのアル
ミニウムに基づく配線層(例えば、アルミニウ
ム、アルミニウム/銅並びにアルミニウムの他の
合金)への適用においては、アルミニウムに基づ
く配線層と、もつぱら約1000Åの段差を有してい
る二酸化シリコン即ちガラスの絶縁体との間で、
適切に識別することが困難であるので、次のE−
ビーム照射処理にとつては、位置決めを改良して
向上させることが望ましい。また、離型層の食刻
の間に、アルミニウムに基づく配線層を保護し、
このようにして導電体のパターンに穴が形成され
るのを避けることが望ましい。これらのことを目
的とすることは、特に配線層のレベルを増加する
とともに、半導体装置の密度を実質的に増加させ
ることを考えると、より重要になつてくる。この
ようなより高い密度にすることは、製造の許容誤
差に装置を影響されやすくする。例えば、配線層
の4つのレベルは、集積回路の設計においては、
一般的になつている。配線層が3つのレベルであ
る場合でも、装置の密度が増加すると、集積回路
は、配線層が制限される。全てのレベルにおいて
金属及び絶縁体の良好な適用範囲を維持し且つ保
証するためには、より簡単で改良された、平坦な
表面の得られるプロセスがまた必要である。
米国特許第4132586号に述べられているような
MgOより成るドライ食刻のマスクと共に、ハフ
ニウムの膜で、誘電体基板上の導電体パターンを
保護的に被覆することにより、導電体パターンの
保護が向上されるとともに、絶縁体/導電体の平
らな構造体を製造するプロセスが簡単になりそし
て続くE−ビーム処理の位置決め能力が向上され
得ることが発見された。本発明は、この発見に基
づいてなされたものである。
MgOより成るドライ食刻のマスクと共に、ハフ
ニウムの膜で、誘電体基板上の導電体パターンを
保護的に被覆することにより、導電体パターンの
保護が向上されるとともに、絶縁体/導電体の平
らな構造体を製造するプロセスが簡単になりそし
て続くE−ビーム処理の位置決め能力が向上され
得ることが発見された。本発明は、この発見に基
づいてなされたものである。
例えば、第2A図乃至第2I図の実施例に示さ
れているように、半導体装置を製造するために、
二酸化シリコン、Si3N4又はこれらの複合したも
の、ガラス等のような絶縁層を含む集積回路構造
体の上に、蒸着又はスパツタリングにより、導電
体金属(例えば、アルミニウム、アルミニウムと
銅の合金等のようなアルミニウムに基づく金属)
の全面付着層が形成される。続いて、通常の方法
(蒸着又はスパツタリング)により、アルミニウ
ム層の上にハフニウムの膜の全面付着が行なわれ
る。
れているように、半導体装置を製造するために、
二酸化シリコン、Si3N4又はこれらの複合したも
の、ガラス等のような絶縁層を含む集積回路構造
体の上に、蒸着又はスパツタリングにより、導電
体金属(例えば、アルミニウム、アルミニウムと
銅の合金等のようなアルミニウムに基づく金属)
の全面付着層が形成される。続いて、通常の方法
(蒸着又はスパツタリング)により、アルミニウ
ム層の上にハフニウムの膜の全面付着が行なわれ
る。
それから、リフト・オフ・マスクが、ハフニウ
ム層の上に形成され、所望の導電体パターンに対
応する開孔のパターンが決まる。このリフト・オ
フ・マスクは、前記した米国特許の他に、米国特
許第3421206号、第3934057号、第3982943号並び
に第4004044号にも述べられているような周知の
技術により形成され得る。
ム層の上に形成され、所望の導電体パターンに対
応する開孔のパターンが決まる。このリフト・オ
フ・マスクは、前記した米国特許の他に、米国特
許第3421206号、第3934057号、第3982943号並び
に第4004044号にも述べられているような周知の
技術により形成され得る。
例示的には、これらのリフト・オフ技術におけ
るように、ポリスルホンのリフト・オフ層がスピ
ン・コーテイングにより形成され、そして電熱器
で硬化される。それから、SiOx(又はガラス樹
脂)の障壁層が、リフト・オフ層の上に、適切に
蒸着又はスピニング又はPECVD(plasma
enhanced chemical vapor deposition)により
付着される。続いて、構造体は適切なレジストで
被覆され、所望の導電体パターンに対応する開孔
パターンを形成するために、通常の光若しくは電
子ビームのリソグラフイ技術を用いて露光・現像
される。
るように、ポリスルホンのリフト・オフ層がスピ
ン・コーテイングにより形成され、そして電熱器
で硬化される。それから、SiOx(又はガラス樹
脂)の障壁層が、リフト・オフ層の上に、適切に
蒸着又はスピニング又はPECVD(plasma
enhanced chemical vapor deposition)により
付着される。続いて、構造体は適切なレジストで
被覆され、所望の導電体パターンに対応する開孔
パターンを形成するために、通常の光若しくは電
子ビームのリソグラフイ技術を用いて露光・現像
される。
パターン化されたレジストをマスク層として用
いて、例えば、シリコンの一酸化物より成る障壁
層については、CF4雰囲気を含むような適切な雰
囲気を使用した反応性イオン食刻(RIE)によ
り、コンフオーマルな開孔即ち転写開孔が、障壁
層に適切に形成され得る。
いて、例えば、シリコンの一酸化物より成る障壁
層については、CF4雰囲気を含むような適切な雰
囲気を使用した反応性イオン食刻(RIE)によ
り、コンフオーマルな開孔即ち転写開孔が、障壁
層に適切に形成され得る。
通常続いて、例えば、ポリスルホン基部用に、
雰囲気が、一掃されて、シリコンの一酸化物には
ほとんど作用しない酸素含有の雰囲気に切換えら
れ得るような、同じスパツタリング・チエンバ中
におけるRIEにより、リフト・オフ構造体の重合
体(例えば、ポリスルホン)準基部に、コンフオ
ーマルな開孔が適切に食刻される。認識されるよ
うに、リフト・オフ・マスクに示されたようなコ
ンフオーマルな開孔を提供することにより、ハフ
ニウム/アルミニウムの複合膜が対応するパター
ンで露出される。この段階で、レジストが、ポリ
スルホン層のO2−RIE食刻により同時に除去され
る。
雰囲気が、一掃されて、シリコンの一酸化物には
ほとんど作用しない酸素含有の雰囲気に切換えら
れ得るような、同じスパツタリング・チエンバ中
におけるRIEにより、リフト・オフ構造体の重合
体(例えば、ポリスルホン)準基部に、コンフオ
ーマルな開孔が適切に食刻される。認識されるよ
うに、リフト・オフ・マスクに示されたようなコ
ンフオーマルな開孔を提供することにより、ハフ
ニウム/アルミニウムの複合膜が対応するパター
ンで露出される。この段階で、レジストが、ポリ
スルホン層のO2−RIE食刻により同時に除去され
る。
それから、酸化マグネシウム(MgO)の全面
付着層が、蒸着により、リフト・オフ・マスク及
び複合層化された配線層の露出した部分の上に形
成される。続いて、ポリスルホン用の60℃におけ
るn−メチル・ピロリドン(NMP)のような、
適切な溶剤中でのリフト・オフ重合体の溶媒和に
より、リフト・オフ・マスクが除去される。リフ
ト・オフ・マスクを、その上に存在する障壁層及
び酸化マグネシウム層とともに除去するときは、
酸化マグネシウムのドライ食刻マスクが維持さ
れ、ハフニウム/アルミニウムの複合配線層の相
補的な部分を露出する。MgOのドライ食刻マス
クの形成についてのさらに詳細は、米国特許第
4132586号を参照されたい。
付着層が、蒸着により、リフト・オフ・マスク及
び複合層化された配線層の露出した部分の上に形
成される。続いて、ポリスルホン用の60℃におけ
るn−メチル・ピロリドン(NMP)のような、
適切な溶剤中でのリフト・オフ重合体の溶媒和に
より、リフト・オフ・マスクが除去される。リフ
ト・オフ・マスクを、その上に存在する障壁層及
び酸化マグネシウム層とともに除去するときは、
酸化マグネシウムのドライ食刻マスクが維持さ
れ、ハフニウム/アルミニウムの複合配線層の相
補的な部分を露出する。MgOのドライ食刻マス
クの形成についてのさらに詳細は、米国特許第
4132586号を参照されたい。
それから、MgOでマスクされた構造体が、ハ
フニウム/アルミニウム複合層の露出した部分を
除去するドライ食刻のプロセスを受ける。例え
ば、ハフニウム被覆されたアルミニウム・銅の合
金の複合層に対しては、米国特許第3994793号に
述べられているシステムに従つて、0.4ワツト/
cm2、13.56MHz、CCl4/アルゴンのプラズマでの
RIEにより、ドライ食刻が実行され得る。
フニウム/アルミニウム複合層の露出した部分を
除去するドライ食刻のプロセスを受ける。例え
ば、ハフニウム被覆されたアルミニウム・銅の合
金の複合層に対しては、米国特許第3994793号に
述べられているシステムに従つて、0.4ワツト/
cm2、13.56MHz、CCl4/アルゴンのプラズマでの
RIEにより、ドライ食刻が実行され得る。
操作中に、露出した基板及びMgOマスクを覆
うために、rfスパツタリングにより、絶縁体(ガ
ラス、SiO2等のような)が全面付着される。通
常、絶縁体は、導電体の複合パターンの厚さに匹
敵するレベルまで付着される。絶縁体は、基板で
かなりの再スパツタリングを生じるような条件の
下で、スパツタ付着されても良い。これにより、
MgOマスクの側壁は、絶縁体の付着終了後には、
実質的に絶縁体が付着されるのを免れることにな
る。代わりに、基板での再スパツタリングが低い
ような条件の下で、絶縁体がスパツタ付着されて
も良い。それから、MgOマスクの側壁に付着し
た絶縁体が基板での再スパツタリングを増大させ
ることにより除去されても良い。再スパツタリン
グは調整され得る。それで、MgOの側壁におけ
る余分な絶縁体のみが、露出した基板を覆うよう
に付着された絶縁体の厚さをほとんど変化させる
ことなく除去される。絶縁体を付着する他の方法
は、導電体の複合パターンの厚さを越えるレベル
まで絶縁体を全面的にスパツタ付着し、それから
rfスパツタ食刻により余分な絶縁体を除去する方
法である。後で食刻するステツプにより、MgO
マスクの側壁は、絶縁体が付着されるのを免れ
る。
うために、rfスパツタリングにより、絶縁体(ガ
ラス、SiO2等のような)が全面付着される。通
常、絶縁体は、導電体の複合パターンの厚さに匹
敵するレベルまで付着される。絶縁体は、基板で
かなりの再スパツタリングを生じるような条件の
下で、スパツタ付着されても良い。これにより、
MgOマスクの側壁は、絶縁体の付着終了後には、
実質的に絶縁体が付着されるのを免れることにな
る。代わりに、基板での再スパツタリングが低い
ような条件の下で、絶縁体がスパツタ付着されて
も良い。それから、MgOマスクの側壁に付着し
た絶縁体が基板での再スパツタリングを増大させ
ることにより除去されても良い。再スパツタリン
グは調整され得る。それで、MgOの側壁におけ
る余分な絶縁体のみが、露出した基板を覆うよう
に付着された絶縁体の厚さをほとんど変化させる
ことなく除去される。絶縁体を付着する他の方法
は、導電体の複合パターンの厚さを越えるレベル
まで絶縁体を全面的にスパツタ付着し、それから
rfスパツタ食刻により余分な絶縁体を除去する方
法である。後で食刻するステツプにより、MgO
マスクの側壁は、絶縁体が付着されるのを免れ
る。
基本的な処理の概念は、蓚酸、アンモニア蓚酸
塩、酢酸、燐酸/クロム酸等の溶液のような適切
な溶剤にさらすことによりMgOマスク及びその
上の部分を除去することで終了する。
塩、酢酸、燐酸/クロム酸等の溶液のような適切
な溶剤にさらすことによりMgOマスク及びその
上の部分を除去することで終了する。
以上は、導電体/絶縁体の単一レベルの平らな
パターンの形成について述べたが、本発明は、ま
た、複数レベルの構造体を形成する際の使用に対
しても包含される。特に、本発明は、同じ基本的
なステツプを用いて配線層レベル間に、バイア・
スタツド(via stud)、相互接続、又はフイード
スルーを形成するようにもできる。
パターンの形成について述べたが、本発明は、ま
た、複数レベルの構造体を形成する際の使用に対
しても包含される。特に、本発明は、同じ基本的
なステツプを用いて配線層レベル間に、バイア・
スタツド(via stud)、相互接続、又はフイード
スルーを形成するようにもできる。
また、本発明は、半導体装置を形成する適用例
に関して述べられてきたが、米国特許第3726002
号、第3968193号、第4221047号及び第4234367号
に述べられているように、誘電体のモジユール
(例えば、セラミツクス、ガラス、ガラス−セラ
ミツクス等)上に配線パターンを形成することに
も同様に適用できる。これらの米国特許では、こ
の誘電体モジユールは集積回路チツプ若しくは装
置、並びにそれに結合された適切な回路を支える
ために使用されている。
に関して述べられてきたが、米国特許第3726002
号、第3968193号、第4221047号及び第4234367号
に述べられているように、誘電体のモジユール
(例えば、セラミツクス、ガラス、ガラス−セラ
ミツクス等)上に配線パターンを形成することに
も同様に適用できる。これらの米国特許では、こ
の誘電体モジユールは集積回路チツプ若しくは装
置、並びにそれに結合された適切な回路を支える
ために使用されている。
種々に適用されるが、しかしながら、本発明の
重要な部分は、ハフニウムと酸化マグネシウムと
の統合された独特な機能を考慮した、それらの述
べられている使用にある。
重要な部分は、ハフニウムと酸化マグネシウムと
の統合された独特な機能を考慮した、それらの述
べられている使用にある。
MgO層は、SiO2のスパツタ付着の比較的高い
温度に耐えるので、SiO2付着の適したリフト・
オフ層を構成する。また、MgO層は、同様に、
CCl4中の反応性イオン食刻に対しては非常に低
い腐食速度を有しているので、金属のパターンを
形成するためのRIEマスクとしても役立ち得る。
温度に耐えるので、SiO2付着の適したリフト・
オフ層を構成する。また、MgO層は、同様に、
CCl4中の反応性イオン食刻に対しては非常に低
い腐食速度を有しているので、金属のパターンを
形成するためのRIEマスクとしても役立ち得る。
ハフニウムは、食刻剤(例えば、燐酸/クロム
酸の混合したもの)中でMgOリフト・オフ・マ
スクを食刻する間、配線層(例えば、アルミニウ
ム/銅の合金)用の保護層として役立つ。例え
ば、40℃より高い温度で、燐酸/クロム酸は、ア
ルミニウム/銅の合金を食刻し、金属に穴を生じ
る。しかしながら、ハフニウムの保護層がある
と、80℃での燐酸/クロム酸におけるMgOマス
クの食刻が、アルミニウム/銅の合金を食刻する
ことなく達成され得る。その結果、これにより、
MgOのリフト・オフは、もし食刻温度が40℃以
下に制限されるなら、ずつと速い速度で処理され
る。ハフニウム保護被覆を80℃で使用するときの
典型的な速度は、10分間に約0.25cm幅のMgOパ
ターンのリフト・オフが可能である。
酸の混合したもの)中でMgOリフト・オフ・マ
スクを食刻する間、配線層(例えば、アルミニウ
ム/銅の合金)用の保護層として役立つ。例え
ば、40℃より高い温度で、燐酸/クロム酸は、ア
ルミニウム/銅の合金を食刻し、金属に穴を生じ
る。しかしながら、ハフニウムの保護層がある
と、80℃での燐酸/クロム酸におけるMgOマス
クの食刻が、アルミニウム/銅の合金を食刻する
ことなく達成され得る。その結果、これにより、
MgOのリフト・オフは、もし食刻温度が40℃以
下に制限されるなら、ずつと速い速度で処理され
る。ハフニウム保護被覆を80℃で使用するときの
典型的な速度は、10分間に約0.25cm幅のMgOパ
ターンのリフト・オフが可能である。
また、ハフニウムの使用は、続くE−ビームの
照射処理の位置決めを向上させるもの
(registration enhancer)であることがわかつ
た。例えば、アルミニウム/銅の合金の上にハフ
ニウムが存在することにより、E−ビーム照射ユ
ニツトを金属パターンに位置合せすることが可能
である。Hfが存在しないなら、金属と絶縁体と
の間にはもつぱら約1000Åの段差が存在するの
で、それらの間で適切に識別を行なうことは、非
常に困難である。
照射処理の位置決めを向上させるもの
(registration enhancer)であることがわかつ
た。例えば、アルミニウム/銅の合金の上にハフ
ニウムが存在することにより、E−ビーム照射ユ
ニツトを金属パターンに位置合せすることが可能
である。Hfが存在しないなら、金属と絶縁体と
の間にはもつぱら約1000Åの段差が存在するの
で、それらの間で適切に識別を行なうことは、非
常に困難である。
第1A図乃至第1G図を参照するに、例えば
SiO2、Si3N4又はそれらの複合したもの等のよう
な、誘電体被覆の層2を有して、典型的には、単
結晶シリコン又はその他の半導体物質である基板
1が示されている。本発明のこの実施例における
基板1は、そこに形成される能動及び受動の装置
(図示せず)並びに互いに装置を電気的に絶縁す
る手段を有する集積回路装置として認識される。
このような適用例においては、能動及び受動の装
置への接点を形成するための接点開孔(図示せ
ず)を有する絶縁層2が通常は提供される。しか
しながら、集積回路チツプ若しくは装置並びに結
合された適切な回路を支持する誘電体モジユール
(例えば、アルミナ・セラミツクス、ガラス−セ
ラミツクス等)の上に配線パターンを形成するた
めに、プロセスが用いられるときには、基板は、
また絶縁物質の基体であり得る。
SiO2、Si3N4又はそれらの複合したもの等のよう
な、誘電体被覆の層2を有して、典型的には、単
結晶シリコン又はその他の半導体物質である基板
1が示されている。本発明のこの実施例における
基板1は、そこに形成される能動及び受動の装置
(図示せず)並びに互いに装置を電気的に絶縁す
る手段を有する集積回路装置として認識される。
このような適用例においては、能動及び受動の装
置への接点を形成するための接点開孔(図示せ
ず)を有する絶縁層2が通常は提供される。しか
しながら、集積回路チツプ若しくは装置並びに結
合された適切な回路を支持する誘電体モジユール
(例えば、アルミナ・セラミツクス、ガラス−セ
ラミツクス等)の上に配線パターンを形成するた
めに、プロセスが用いられるときには、基板は、
また絶縁物質の基体であり得る。
次に、リフト・オフ・マスキング物質の層3
が、絶縁層2の上に被覆される。このマスキング
物質は、前記した米国特許に述べられているよう
な有機重合体物質、又はスピン・コーテイングに
よるような通常の方法で適用され得る標準の光若
しくは電子ビームのレジストとして特徴付けられ
る。レジストが使用される場合には、それらは、
集積回路製造技術において周知である通常のリソ
グラフイ技術に従つた露光及び現像により、開孔
パターン4を有するリフト・オフ・マスクに処理
され得る。
が、絶縁層2の上に被覆される。このマスキング
物質は、前記した米国特許に述べられているよう
な有機重合体物質、又はスピン・コーテイングに
よるような通常の方法で適用され得る標準の光若
しくは電子ビームのレジストとして特徴付けられ
る。レジストが使用される場合には、それらは、
集積回路製造技術において周知である通常のリソ
グラフイ技術に従つた露光及び現像により、開孔
パターン4を有するリフト・オフ・マスクに処理
され得る。
続くステツプの所望配線層が、第1レベルの導
電体パターンである場合には、マスクの開孔パタ
ーン4は、絶縁層2を通つて集積回路基板の能動
装置に至る接点開孔の位置合せにおける拡張を含
むことになる。
電体パターンである場合には、マスクの開孔パタ
ーン4は、絶縁層2を通つて集積回路基板の能動
装置に至る接点開孔の位置合せにおける拡張を含
むことになる。
示されているように、他の重合体物質が、リフ
ト・オフ・マスク3を形成するのに使用され得
る。例えば、これらの物質は、層3として適切に
付着され得る、ポリスルホン、ポリカーボネー
ト、熱安定化されたShipley AZ−1350Jレジスト
(O−キノンジアジデ・センシタイザ(O−
quinonediazide sensitizer)を含むクレゾール・
ホルムアルデヒド)等であり得る。選ばれる物質
が、それに対しての選択溶剤中で溶け得るような
ものであることのみが必要である。1つの効果的
な物質は、二酸化イオウを芳香族若しくはアルフ
アテイク・ビニル(alphatic vinyl)の化合物と
反応させることにより形成されるポリスルホン重
合化樹脂である。典型的なポリスルホンは、
Imperial Chemical Inc.により市販されている
ICI 100−P(商標)である。ポリスルホンは、例
えば半導体ウエハのような基板の上に付着され、
そして4000rpmで回転され得るような、比較的粘
性のある液体として利用され得る。好ましくは、
n−メチル・ピロリドンの溶液中のポリスルホン
物質が付着され、低湿度の空気又はN2雰囲気で
回転される。続いて、物質は、80℃で5分間及び
300℃で20分間、加熱することにより硬化される。
構造体がO2中での反応性イオン食刻を受けるこ
とになつている場合には(本発明の他の実施例に
おけるように)、比較的薄い障壁膜(図示せず)
が、通常、ポリスルホン物質の上に付着される。
この障壁膜は、米国特許第4035276号及び第
4090006号におけるような、SiO2、SiOx、
Al2O3、Si、SixNyHz、ガラス樹脂の層又は金属
層である。障壁層として典型的な物質は、蒸着又
はプラズマの向上された化学気相付着
(PECVD)により形成されるSiOxである。しか
しながら、特に、O2雰囲気又はO2を含む雰囲気
中での反応性イオン食刻に耐える適切なタイプの
ガラス若しくは無機物質も使用され得る。それか
ら、光若しくはE−ビームのレジスト層が構造体
上に付着され、公知のリソグラフイ技術に従つて
所望の導電体パターンに露光され、そして現像さ
れる。レジスト・マスクを用いてリフト・オフ・
マスクにコンフオーマルな開孔を形成する1つの
好ましい方法は、次のような反応性イオン食刻に
よる方法である。即ち、米国特許第3498710号に
述べられているようなスパツタ装置におけるrf源
により適切な雰囲気中に発生された反応性イオ
ン・プラズマに基板がさらされる。物質を除去す
るにおいて、それがSiOxである場合には、雰囲
気は、少なくともCF4を含む。続いて、スパツタ
装置の雰囲気がO2雰囲気に変えられ、そして、
リフト・オフ・マスク構造体の準ずる層の露出し
た部分、例えば、ポリスルホンが除去される。こ
のような適用例のために、SiOx/ポリスルホン
のような複合リフト・オフ・マスクは図面のレジ
スト・マスク3と同等なものとして認識される。
“リフト・オフ・マスク”という用語は、全ての
同等なリフト・オフ・マスク構造体を包含する。
ト・オフ・マスク3を形成するのに使用され得
る。例えば、これらの物質は、層3として適切に
付着され得る、ポリスルホン、ポリカーボネー
ト、熱安定化されたShipley AZ−1350Jレジスト
(O−キノンジアジデ・センシタイザ(O−
quinonediazide sensitizer)を含むクレゾール・
ホルムアルデヒド)等であり得る。選ばれる物質
が、それに対しての選択溶剤中で溶け得るような
ものであることのみが必要である。1つの効果的
な物質は、二酸化イオウを芳香族若しくはアルフ
アテイク・ビニル(alphatic vinyl)の化合物と
反応させることにより形成されるポリスルホン重
合化樹脂である。典型的なポリスルホンは、
Imperial Chemical Inc.により市販されている
ICI 100−P(商標)である。ポリスルホンは、例
えば半導体ウエハのような基板の上に付着され、
そして4000rpmで回転され得るような、比較的粘
性のある液体として利用され得る。好ましくは、
n−メチル・ピロリドンの溶液中のポリスルホン
物質が付着され、低湿度の空気又はN2雰囲気で
回転される。続いて、物質は、80℃で5分間及び
300℃で20分間、加熱することにより硬化される。
構造体がO2中での反応性イオン食刻を受けるこ
とになつている場合には(本発明の他の実施例に
おけるように)、比較的薄い障壁膜(図示せず)
が、通常、ポリスルホン物質の上に付着される。
この障壁膜は、米国特許第4035276号及び第
4090006号におけるような、SiO2、SiOx、
Al2O3、Si、SixNyHz、ガラス樹脂の層又は金属
層である。障壁層として典型的な物質は、蒸着又
はプラズマの向上された化学気相付着
(PECVD)により形成されるSiOxである。しか
しながら、特に、O2雰囲気又はO2を含む雰囲気
中での反応性イオン食刻に耐える適切なタイプの
ガラス若しくは無機物質も使用され得る。それか
ら、光若しくはE−ビームのレジスト層が構造体
上に付着され、公知のリソグラフイ技術に従つて
所望の導電体パターンに露光され、そして現像さ
れる。レジスト・マスクを用いてリフト・オフ・
マスクにコンフオーマルな開孔を形成する1つの
好ましい方法は、次のような反応性イオン食刻に
よる方法である。即ち、米国特許第3498710号に
述べられているようなスパツタ装置におけるrf源
により適切な雰囲気中に発生された反応性イオ
ン・プラズマに基板がさらされる。物質を除去す
るにおいて、それがSiOxである場合には、雰囲
気は、少なくともCF4を含む。続いて、スパツタ
装置の雰囲気がO2雰囲気に変えられ、そして、
リフト・オフ・マスク構造体の準ずる層の露出し
た部分、例えば、ポリスルホンが除去される。こ
のような適用例のために、SiOx/ポリスルホン
のような複合リフト・オフ・マスクは図面のレジ
スト・マスク3と同等なものとして認識される。
“リフト・オフ・マスク”という用語は、全ての
同等なリフト・オフ・マスク構造体を包含する。
次に、第1B図に示されているように、導電性
金属(例えば、アルミニウム、アルミニウム−銅
の合金等)の層5が、蒸着又はスパツタリングに
より、構造体の表面上に全面的に付着される。そ
の結果、金属層が、リフト・オフ・マスクの最上
部の上及びリフト・オフ・マスク3中の開孔4に
より露出された基板の部分の上に生じる。第1C
図に示されているように、リフト・オフ・マスク
3上及びそれの開孔中の配線5を含む構造体の上
に、ハフニウムの層6が全面付着され、続いて、
第1D図に示されているように、構造体の上に酸
化マグネシウム層7が全面付着される。
金属(例えば、アルミニウム、アルミニウム−銅
の合金等)の層5が、蒸着又はスパツタリングに
より、構造体の表面上に全面的に付着される。そ
の結果、金属層が、リフト・オフ・マスクの最上
部の上及びリフト・オフ・マスク3中の開孔4に
より露出された基板の部分の上に生じる。第1C
図に示されているように、リフト・オフ・マスク
3上及びそれの開孔中の配線5を含む構造体の上
に、ハフニウムの層6が全面付着され、続いて、
第1D図に示されているように、構造体の上に酸
化マグネシウム層7が全面付着される。
第1E図に示されているように、次の操作では
基板をリフト・オフ・マスク用の特定の溶剤にさ
らすことにより、リフト・オフ・マスク及びその
上の全ての層が除去される。ポリスルホンの場合
には、溶剤は、超音波かくはんにより向上され
た、60℃のn−メチル・ピロリドンである。示さ
れているように、結果として得られる構造体は、
付着された部分5A,6A及び7Aの複合パター
ン8を形成する。
基板をリフト・オフ・マスク用の特定の溶剤にさ
らすことにより、リフト・オフ・マスク及びその
上の全ての層が除去される。ポリスルホンの場合
には、溶剤は、超音波かくはんにより向上され
た、60℃のn−メチル・ピロリドンである。示さ
れているように、結果として得られる構造体は、
付着された部分5A,6A及び7Aの複合パター
ン8を形成する。
決まつた場所に複合パターン8が存在する場
合、絶縁体9が、第1F図に示されているよう
に、構造体の上に全面付着で、ハフニウム/金属
の複合部分5A及び6Aの実質的な厚さまで形成
される。好ましくは、絶縁体がrfスパツタリング
により付着され得るSiO2、ガラス等であると良
い。絶縁体のrfスパツタ付着は、基板でかなりの
再スパツタリングを生じる条件の下で行なわれる
と良い。これにより、絶縁体の付着終了後には、
MgOマスクの側壁は、実質的に、絶縁体の付着
を免れる。代わりに、絶縁体は、基板で低い再ス
パツタリングを生じる条件の下で、スパツタ付着
されても良い。それから、MgOマスクの側壁に
付着された絶縁体が、基板での再スパツタリング
を増大させることにより除去される。再スパツタ
リングは調整され得るので、露出した基板を覆う
ように付着された絶縁体の厚さをほとんど変える
ことなく、MgOマスクの側壁上の余分な絶縁体
のみが、除去される。絶縁体を付着する他の方法
は、金属導電体の複合パターンの厚さを越えるレ
ベルまで絶縁体を全面的にスパツタ付着し、それ
からrfスパツタ食刻により余分な絶縁体を除去す
る方法である。後で食刻するステツプにより、
MgOマスクの側壁は、絶縁体の付着を免れる。
合、絶縁体9が、第1F図に示されているよう
に、構造体の上に全面付着で、ハフニウム/金属
の複合部分5A及び6Aの実質的な厚さまで形成
される。好ましくは、絶縁体がrfスパツタリング
により付着され得るSiO2、ガラス等であると良
い。絶縁体のrfスパツタ付着は、基板でかなりの
再スパツタリングを生じる条件の下で行なわれる
と良い。これにより、絶縁体の付着終了後には、
MgOマスクの側壁は、実質的に、絶縁体の付着
を免れる。代わりに、絶縁体は、基板で低い再ス
パツタリングを生じる条件の下で、スパツタ付着
されても良い。それから、MgOマスクの側壁に
付着された絶縁体が、基板での再スパツタリング
を増大させることにより除去される。再スパツタ
リングは調整され得るので、露出した基板を覆う
ように付着された絶縁体の厚さをほとんど変える
ことなく、MgOマスクの側壁上の余分な絶縁体
のみが、除去される。絶縁体を付着する他の方法
は、金属導電体の複合パターンの厚さを越えるレ
ベルまで絶縁体を全面的にスパツタ付着し、それ
からrfスパツタ食刻により余分な絶縁体を除去す
る方法である。後で食刻するステツプにより、
MgOマスクの側壁は、絶縁体の付着を免れる。
次の操作で、上に存在する絶縁体とともに複合
パターン8の酸化マグネシウム部分7Aが、例え
ば、前記したような食刻剤のうちの燐酸/クロム
酸を混合したもののような、適切な溶剤即ち食刻
剤中で、除去即ちリフト・オフされる。結合とし
て得られる構造体が、第1G図に示されている。
この図では、構造体は、複数レベルの配線層の第
1レベルの導電体パターンを例示的に含んでい
る。
パターン8の酸化マグネシウム部分7Aが、例え
ば、前記したような食刻剤のうちの燐酸/クロム
酸を混合したもののような、適切な溶剤即ち食刻
剤中で、除去即ちリフト・オフされる。結合とし
て得られる構造体が、第1G図に示されている。
この図では、構造体は、複数レベルの配線層の第
1レベルの導電体パターンを例示的に含んでい
る。
第2A図乃至第2I図は、本発明の概念の変形
を表わす他の実施例を示す。前記のように、例示
の構造体は、半導体装置又はセラミツク基板のよ
うな基板1の上に、例えばSiO2のような絶縁体
2が被覆されて示されている。それから、絶縁体
2は、配線層5(第2A図、例えば、アルミニウ
ム−銅の合金)及びハフニウム層6(第2B図)
で順次被覆される。次のステツプで、リフト・オ
フ・マスク3が複合配線5及び6の上に形成さ
れ、続いて、酸化マグネシウム層7が全面付着さ
れる。上に存在するMgOの部分とともに、リフ
ト・オフ・マスク3が除去されると、第2E図に
示されているような構造体が結果として得られ
る。この図では、残されたMgO部分7Aが、米
国特許第4132586号に述べられているようなドラ
イ食刻マスクに匹敵するマスクを構成することに
なる。
を表わす他の実施例を示す。前記のように、例示
の構造体は、半導体装置又はセラミツク基板のよ
うな基板1の上に、例えばSiO2のような絶縁体
2が被覆されて示されている。それから、絶縁体
2は、配線層5(第2A図、例えば、アルミニウ
ム−銅の合金)及びハフニウム層6(第2B図)
で順次被覆される。次のステツプで、リフト・オ
フ・マスク3が複合配線5及び6の上に形成さ
れ、続いて、酸化マグネシウム層7が全面付着さ
れる。上に存在するMgOの部分とともに、リフ
ト・オフ・マスク3が除去されると、第2E図に
示されているような構造体が結果として得られ
る。この図では、残されたMgO部分7Aが、米
国特許第4132586号に述べられているようなドラ
イ食刻マスクに匹敵するマスクを構成することに
なる。
それから、ハフニウム/導電体の複合膜6/5
の露出した部分を絶縁体2まで除去するために、
酸化マグネシウムでマスクされた構造体が、ドラ
イ食刻される。例えば、露出した補合金属膜6/
5が、ハフニウムとアルミニウム−銅の合金とよ
り成る場合、第2E図乃至第2G図に示されてい
るように、順次、ハフニウムとアルミニウム−銅
の合金を貫通する、CCl4/アルゴンの雰囲気中
での反応性イオン食刻により、上記複合金属膜は
ドライ食刻され得る。
の露出した部分を絶縁体2まで除去するために、
酸化マグネシウムでマスクされた構造体が、ドラ
イ食刻される。例えば、露出した補合金属膜6/
5が、ハフニウムとアルミニウム−銅の合金とよ
り成る場合、第2E図乃至第2G図に示されてい
るように、順次、ハフニウムとアルミニウム−銅
の合金を貫通する、CCl4/アルゴンの雰囲気中
での反応性イオン食刻により、上記複合金属膜は
ドライ食刻され得る。
それから、例えば、SiO2又はガラスのような
絶縁体9が、前記のように、構造体の上に全面付
着され、続いて、適切な溶剤を用いて、MgO部
分7A及びその上に存在する絶縁体の部分が、リ
フト・オフ除去される。第2I図に示された結果
として得られる構造体は、第1G図のものと同じ
であり、各々、絶縁体/導電体の平らな表面で特
徴付けられている。
絶縁体9が、前記のように、構造体の上に全面付
着され、続いて、適切な溶剤を用いて、MgO部
分7A及びその上に存在する絶縁体の部分が、リ
フト・オフ除去される。第2I図に示された結果
として得られる構造体は、第1G図のものと同じ
であり、各々、絶縁体/導電体の平らな表面で特
徴付けられている。
第3A図乃至第3H図は、先の実施例に対して
次のような変形を有している他の実施例を示す。
即ち、リフト・オフ・マスク3がアルミニウム膜
の上に形成され、続いて、ハフニウム層6及び
MgO層7が全面付着され、リフト・オフ・マス
ク3の除去の際に、MgO及びHfの部分7A及び
6Aより成るドライ食刻マスクを形成することで
ある。配線層5の露出した部分を反応性イオン食
刻すると、第2G図の構造体に匹敵する第3F図
に示された構造体が結果として得られる。第1G
図及び第2I図の構造体と同じである第3H図の
構造体を形成するために、第2G図乃至第2I図
と同じ処理が続けられる。
次のような変形を有している他の実施例を示す。
即ち、リフト・オフ・マスク3がアルミニウム膜
の上に形成され、続いて、ハフニウム層6及び
MgO層7が全面付着され、リフト・オフ・マス
ク3の除去の際に、MgO及びHfの部分7A及び
6Aより成るドライ食刻マスクを形成することで
ある。配線層5の露出した部分を反応性イオン食
刻すると、第2G図の構造体に匹敵する第3F図
に示された構造体が結果として得られる。第1G
図及び第2I図の構造体と同じである第3H図の
構造体を形成するために、第2G図乃至第2I図
と同じ処理が続けられる。
本発明のプロセスは、絶縁体/導電体の単一レ
ベルの平らな構造体の形成に関して説明されてき
たが、複数レベルの構造体を形成する際にも、ま
た効果的である。特に、離されたレベルの配線層
間にバイア・スタツド又は相互接続のフイード・
スルーを形成することが認識されるべきである。
典型的な相互接続スタツドの形成が、第4A図乃
至第4F図に示されている。第4A図には、第1
G図、第2I図及び第3H図のものに対応する本
発明により形成された単一レベルの導電体を有す
る基板1が示されている。前記のように、垂直方
向の相互接続スタツドの形成は、第1レベルの導
電体パターン5A/6Aのうちの選択された部分
5B/6Bの上に開孔を有して例示的に形成され
ているリフト・オフ・マスク3Aを使用して行な
う。
ベルの平らな構造体の形成に関して説明されてき
たが、複数レベルの構造体を形成する際にも、ま
た効果的である。特に、離されたレベルの配線層
間にバイア・スタツド又は相互接続のフイード・
スルーを形成することが認識されるべきである。
典型的な相互接続スタツドの形成が、第4A図乃
至第4F図に示されている。第4A図には、第1
G図、第2I図及び第3H図のものに対応する本
発明により形成された単一レベルの導電体を有す
る基板1が示されている。前記のように、垂直方
向の相互接続スタツドの形成は、第1レベルの導
電体パターン5A/6Aのうちの選択された部分
5B/6Bの上に開孔を有して例示的に形成され
ているリフト・オフ・マスク3Aを使用して行な
う。
第4C図には、前に論じたように、ハフニウム
層12で被覆された導電体金属層11が、基板の
上に全面被覆される。続いて、酸化マグネシウム
層13が全面被覆され、そしてリフト・オフ・マ
スク3Aが除去されて、第4D図に示されている
ように、金属部分11A、ハフニウム部分12A
及びMgO部分即ちキヤツプ13Aより成るメサ
即ちスタツドが残される。再び、アルミニウムと
アルミニウム−銅の合金とを含む、アルミニウム
に基づく金属が、それらの高い反応特性を考慮し
て例示的に用いられる。
層12で被覆された導電体金属層11が、基板の
上に全面被覆される。続いて、酸化マグネシウム
層13が全面被覆され、そしてリフト・オフ・マ
スク3Aが除去されて、第4D図に示されている
ように、金属部分11A、ハフニウム部分12A
及びMgO部分即ちキヤツプ13Aより成るメサ
即ちスタツドが残される。再び、アルミニウムと
アルミニウム−銅の合金とを含む、アルミニウム
に基づく金属が、それらの高い反応特性を考慮し
て例示的に用いられる。
それから、絶縁層14(SiO2、ガラス等のよ
うな)が、MgOキヤツプ13Aを含む基板の上
に、金属/ハフニウムの部分11A/12Aの組
合せた厚さに実質的に等しい厚さまで全面付着さ
れる。
うな)が、MgOキヤツプ13Aを含む基板の上
に、金属/ハフニウムの部分11A/12Aの組
合せた厚さに実質的に等しい厚さまで全面付着さ
れる。
第4F図に示されているように、前記したよう
な適切な食刻剤中でMgOキヤツプ13A並びに
その上に存在する絶縁層の部分14をリフト・オ
フすることにより、相互接続のフイードスルー・
スタツドの形成プロセスは完了する。認識される
ように、例えば、SiO2のような同じ絶縁体が、
製造の全ての段階で使用される場合には、最初の
絶縁体2並びに付着された層9及び14は、一体
化された絶縁体複合物15に合体されることにな
る(第4E図及び第4F図に示されているよう
に)。
な適切な食刻剤中でMgOキヤツプ13A並びに
その上に存在する絶縁層の部分14をリフト・オ
フすることにより、相互接続のフイードスルー・
スタツドの形成プロセスは完了する。認識される
ように、例えば、SiO2のような同じ絶縁体が、
製造の全ての段階で使用される場合には、最初の
絶縁体2並びに付着された層9及び14は、一体
化された絶縁体複合物15に合体されることにな
る(第4E図及び第4F図に示されているよう
に)。
第4G図は、レベル間の相互接続スタツドの他
に3つのレベルの配線層を達成するために、同じ
プロセス・ステツプを用いて基板上に形成された
5レベルの導電体構造を示している。従つて、金
属及びハフニウムの構成成分5A/6A、16
A/17A及び20A/21Aより成る複合配線
層は、金属/ハフニウムの構成成分11A/12
A及び18A/19Aより形成された相互接続ス
タツドに近接したレベルで相互接続され、3レベ
ルに形成され導電体のパターンである。
に3つのレベルの配線層を達成するために、同じ
プロセス・ステツプを用いて基板上に形成された
5レベルの導電体構造を示している。従つて、金
属及びハフニウムの構成成分5A/6A、16
A/17A及び20A/21Aより成る複合配線
層は、金属/ハフニウムの構成成分11A/12
A及び18A/19Aより形成された相互接続ス
タツドに近接したレベルで相互接続され、3レベ
ルに形成され導電体のパターンである。
従つて、当業者には明らかであるように、所望
の数の相互接続された層が、種々の配線層及びス
タツドのレベルにおける実施例の基本的ステツプ
を混合することを含む、前記の種々の実施例のス
テツプを繰返すことにより形成され得る。
の数の相互接続された層が、種々の配線層及びス
タツドのレベルにおける実施例の基本的ステツプ
を混合することを含む、前記の種々の実施例のス
テツプを繰返すことにより形成され得る。
第1A図乃至第1G図は、本発明の1実施例に
おける種々の製造段階での基板を示す断面図であ
る。第2A図乃至第2I図は、本発明の他の実施
例における種々の製造段階での基板を示す断面図
である。第3A図乃至第3H図は、本発明のさら
に他の実施例における構造体の製造を示す断面図
である。第4A図乃至第4G図は、第1A図乃至
第1G図、第2A図乃至第2I図、並びに第3A
図乃至第3H図の処理により得られた第1レベル
の絶縁体/配線層から、本発明により複数レベル
の配線層を製造できることを示す断面図である。 1……基板、5……金属層、6……ハフニウム
層、7……酸化マグネシウム層、8……複合配線
パターン、9……絶縁体。
おける種々の製造段階での基板を示す断面図であ
る。第2A図乃至第2I図は、本発明の他の実施
例における種々の製造段階での基板を示す断面図
である。第3A図乃至第3H図は、本発明のさら
に他の実施例における構造体の製造を示す断面図
である。第4A図乃至第4G図は、第1A図乃至
第1G図、第2A図乃至第2I図、並びに第3A
図乃至第3H図の処理により得られた第1レベル
の絶縁体/配線層から、本発明により複数レベル
の配線層を製造できることを示す断面図である。 1……基板、5……金属層、6……ハフニウム
層、7……酸化マグネシウム層、8……複合配線
パターン、9……絶縁体。
Claims (1)
- 【特許請求の範囲】 1 基板上に、導電体の下層とハフニウムの中層
と酸化マグネシウムの上層とから成る配線パター
ンを形成し、誘電体を被覆し、前記酸化マグネシ
ウムの上層を除去することを含む配線パターンの
形成方法。 2 前記酸化マグネシウムの上層の形成が、リフ
ト・オフ法で行なわれる、特許請求の範囲第1項
記載の形成方法。 3 前記ハフニウムの中層及び酸化マグネシウム
の上層の形成が、これらの層を複合層としてリフ
ト・オフ法で行なわれる、特許請求の範囲第1項
記載の形成方法。 4 前記導電体の下層、ハフニウムの中層及び酸
化マグネシウムの上層の形成が、これらの層を複
合層としてリフト・オフ法で行なわれる、特許請
求の範囲第1項記載の形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/333,196 US4396458A (en) | 1981-12-21 | 1981-12-21 | Method for forming planar metal/insulator structures |
US333196 | 1981-12-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58107654A JPS58107654A (ja) | 1983-06-27 |
JPS6350860B2 true JPS6350860B2 (ja) | 1988-10-12 |
Family
ID=23301746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57176500A Granted JPS58107654A (ja) | 1981-12-21 | 1982-10-08 | 配線パタ−ンの形成方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4396458A (ja) |
EP (1) | EP0082515B1 (ja) |
JP (1) | JPS58107654A (ja) |
DE (1) | DE3277755D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016049569A (ja) * | 2014-08-29 | 2016-04-11 | Jfeスチール株式会社 | レールの冷却方法および熱処理装置 |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60150650A (ja) * | 1984-01-17 | 1985-08-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US4541893A (en) * | 1984-05-15 | 1985-09-17 | Advanced Micro Devices, Inc. | Process for fabricating pedestal interconnections between conductive layers in an integrated circuit |
US4730903A (en) * | 1985-01-23 | 1988-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Ferroelectric crystal display panel and manufacturing method thereof |
US4674176A (en) * | 1985-06-24 | 1987-06-23 | The United States Of America As Represented By The United States Department Of Energy | Planarization of metal films for multilevel interconnects by pulsed laser heating |
US4681795A (en) * | 1985-06-24 | 1987-07-21 | The United States Of America As Represented By The Department Of Energy | Planarization of metal films for multilevel interconnects |
US4721689A (en) * | 1986-08-28 | 1988-01-26 | International Business Machines Corporation | Method for simultaneously forming an interconnection level and via studs |
US4907066A (en) * | 1986-12-05 | 1990-03-06 | Cornell Research Foundation, Inc. | Planar tungsten interconnect with implanted silicon |
US4746621A (en) * | 1986-12-05 | 1988-05-24 | Cornell Research Foundation, Inc. | Planar tungsten interconnect |
WO1988006803A1 (en) * | 1987-02-27 | 1988-09-07 | Asahi Glass Company Ltd. | Method for electrically isolating large area electrode bodies |
GB2214709A (en) * | 1988-01-20 | 1989-09-06 | Philips Nv | A method of enabling connection to a substructure forming part of an electronic device |
US4835086A (en) * | 1988-02-12 | 1989-05-30 | Hoechst Celanese Corporation | Polysulfone barrier layer for bi-level photoresists |
US5276351A (en) * | 1988-10-17 | 1994-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and a manufacturing method for the same |
US5205036A (en) * | 1988-10-17 | 1993-04-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device with selective coating on lead frame |
FR2640809B1 (fr) * | 1988-12-19 | 1993-10-22 | Chouan Yannick | Procede de gravure d'une couche d'oxyde metallique et depot simultane d'un film de polymere, application de ce procede a la fabrication d'un transistor |
DE68929020T2 (de) * | 1989-04-04 | 1999-11-25 | Murata Mfg. Co., Ltd. | Herstellungsprozess für ein keramisches mehrschichtiges Substrat |
US5068207A (en) * | 1990-04-30 | 1991-11-26 | At&T Bell Laboratories | Method for producing a planar surface in integrated circuit manufacturing |
JP2509394B2 (ja) * | 1990-06-29 | 1996-06-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | メタラジ構造体の形成方法 |
US5087322A (en) * | 1990-10-24 | 1992-02-11 | Cornell Research Foundation, Inc. | Selective metallization for high temperature semiconductors |
GB9110737D0 (en) * | 1991-05-17 | 1991-07-10 | Philips Electronic Associated | Method of fabricating mim type device arrays and display devices incorporating such arrays |
US6518160B1 (en) * | 1998-02-05 | 2003-02-11 | Tessera, Inc. | Method of manufacturing connection components using a plasma patterned mask |
JP2001110801A (ja) * | 1999-10-05 | 2001-04-20 | Takeshi Yao | パターン形成方法、並びに電子素子、光学素子及び回路基板 |
US6720249B1 (en) | 2000-04-17 | 2004-04-13 | International Business Machines Corporation | Protective hardmask for producing interconnect structures |
US6803324B2 (en) * | 2001-01-31 | 2004-10-12 | Sony Corporation | Semiconductor device and its manufacturing method |
US6620727B2 (en) * | 2001-08-23 | 2003-09-16 | Texas Instruments Incorporated | Aluminum hardmask for dielectric etch |
DE10222609B4 (de) * | 2002-04-15 | 2008-07-10 | Schott Ag | Verfahren zur Herstellung strukturierter Schichten auf Substraten und verfahrensgemäß beschichtetes Substrat |
US7153586B2 (en) * | 2003-08-01 | 2006-12-26 | Vapor Technologies, Inc. | Article with scandium compound decorative coating |
TWI244152B (en) * | 2004-10-22 | 2005-11-21 | Advanced Semiconductor Eng | Bumping process and structure thereof |
KR101107246B1 (ko) * | 2004-12-24 | 2012-01-25 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
US20070026205A1 (en) | 2005-08-01 | 2007-02-01 | Vapor Technologies Inc. | Article having patterned decorative coating |
JP5377212B2 (ja) * | 2009-10-13 | 2013-12-25 | 信越化学工業株式会社 | 単結晶ダイヤモンド基板の製造方法 |
JP5468528B2 (ja) | 2010-06-28 | 2014-04-09 | 信越化学工業株式会社 | 単結晶ダイヤモンド成長用基材及びその製造方法並びに単結晶ダイヤモンド基板の製造方法 |
US10615037B2 (en) * | 2018-08-17 | 2020-04-07 | International Business Machines Corporation | Tone reversal during EUV pattern transfer using surface active layer assisted selective deposition |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3442012A (en) * | 1967-08-03 | 1969-05-06 | Teledyne Inc | Method of forming a flip-chip integrated circuit |
US3657029A (en) * | 1968-12-31 | 1972-04-18 | Texas Instruments Inc | Platinum thin-film metallization method |
US3661761A (en) * | 1969-06-02 | 1972-05-09 | Ibm | Rf sputtering apparatus for promoting resputtering of film during deposition |
JPS5144871B2 (ja) * | 1971-09-25 | 1976-12-01 | ||
US3804738A (en) * | 1973-06-29 | 1974-04-16 | Ibm | Partial planarization of electrically insulative films by resputtering |
US3868723A (en) * | 1973-06-29 | 1975-02-25 | Ibm | Integrated circuit structure accommodating via holes |
US3873361A (en) * | 1973-11-29 | 1975-03-25 | Ibm | Method of depositing thin film utilizing a lift-off mask |
US3976524A (en) * | 1974-06-17 | 1976-08-24 | Ibm Corporation | Planarization of integrated circuit surfaces through selective photoresist masking |
US3985597A (en) * | 1975-05-01 | 1976-10-12 | International Business Machines Corporation | Process for forming passivated metal interconnection system with a planar surface |
US4029562A (en) * | 1976-04-29 | 1977-06-14 | Ibm Corporation | Forming feedthrough connections for multi-level interconnections metallurgy systems |
US4035276A (en) * | 1976-04-29 | 1977-07-12 | Ibm Corporation | Making coplanar layers of thin films |
US4132586A (en) * | 1977-12-20 | 1979-01-02 | International Business Machines Corporation | Selective dry etching of substrates |
US4272561A (en) * | 1979-05-29 | 1981-06-09 | International Business Machines Corporation | Hybrid process for SBD metallurgies |
-
1981
- 1981-12-21 US US06/333,196 patent/US4396458A/en not_active Expired - Lifetime
-
1982
- 1982-10-08 JP JP57176500A patent/JPS58107654A/ja active Granted
- 1982-12-20 EP EP82111807A patent/EP0082515B1/en not_active Expired
- 1982-12-20 DE DE8282111807T patent/DE3277755D1/de not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016049569A (ja) * | 2014-08-29 | 2016-04-11 | Jfeスチール株式会社 | レールの冷却方法および熱処理装置 |
Also Published As
Publication number | Publication date |
---|---|
DE3277755D1 (en) | 1988-01-07 |
EP0082515A3 (en) | 1985-07-31 |
JPS58107654A (ja) | 1983-06-27 |
US4396458A (en) | 1983-08-02 |
EP0082515B1 (en) | 1987-11-25 |
EP0082515A2 (en) | 1983-06-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6350860B2 (ja) | ||
EP0046525B1 (en) | Planar multi-level metal-insulator structure comprising a substrate, a conductive interconnection pattern and a superposed conductive structure and a method to form such a structure | |
CA1244145A (en) | Process for forming planar chip-level wiring | |
JPS6260813B2 (ja) | ||
JP2920854B2 (ja) | ビィアホール構造及びその形成方法 | |
JPS6358944A (ja) | 相互接続レベル及びバイア・スタッドを同時に形成する方法 | |
US4447824A (en) | Planar multi-level metal process with built-in etch stop | |
JPH06196399A (ja) | 基板上にパターン付けした皮膜を形成する方法 | |
JP2003504693A (ja) | フォーミングガスプラズマを用いたフォトレジスト除去プロセス | |
US4070501A (en) | Forming self-aligned via holes in thin film interconnection systems | |
JPS5843453A (ja) | ポリイミド材料の食刻方法 | |
US4855252A (en) | Process for making self-aligned contacts | |
US4830706A (en) | Method of making sloped vias | |
EP0188735B1 (en) | Tailoring of via-hole sidewall slope in an insulating layer | |
CA1120611A (en) | Forming interconnections for multilevel interconnection metallurgy systems | |
JPH0224019B2 (ja) | ||
USH274H (en) | Method of manufacturing an integrated circuit chip and integrated circuit chip produced thereby | |
KR100290466B1 (ko) | 반도체소자의 제조방법 | |
KR100206896B1 (ko) | 바이폴라 소자의 컨택형성 방법 | |
JPS6378552A (ja) | スル−ホ−ルの形成方法 | |
JPH036045A (ja) | 半導体装置の製造方法 | |
JPH05206125A (ja) | 半導体装置の製造方法 | |
JPH09213796A (ja) | 半導体装置及びその製造方法 | |
JPH07231039A (ja) | 半導体装置及びその製造方法 | |
JPH0544181B2 (ja) |