JPS63501979A - 容量測定装置 - Google Patents

Abstract

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Description

【発明の詳細な説明】

発明の名称 容量測定装置 発明の詳細な説明 〔産業上の利用分野〕 本発明は電気インピーダンスの測定に関するものでろり、特にインピーダンス消 費分の測定および未知インピーダンスの容量分の正確な測定に関するものである 。ここで「消費分」とは抵抗を意味する総称用語、すなわちインピーダンスの実 部を表す用語である。 〔従来の技術とその問題点〕 あらゆる種類のインピーダンス・ブリッジの故多くの例につ（・て、技術文献が 満ちている。ブリッジは一世紀以上も発展し続けてきている。さらに高精度、低 コスト、筒信頼性、高スピードそして広レンジを得るために、改かシでなく１通 信チャンネルによって遠隔的にホリ足結果を報告するように構成された。マイク ロプロセッサ−と−緒に組み込１れた高性能ブリッジが自動化されてきている。 単独操作を可能にするために、十分なプログラム制御が、しばしばなされる。 インピーダンス−ブリッジに相当な注意が払われているにもかかわらず％丁べて の分野のブリッジがマイクロプロセッサ−を通用されている訳ではない。マイク ロプロセッサ−が通用されている分野の一つは、容量分および消費分の高精度測 定のためのトランス・ブリッジでるる。市販品でいえば、Ｇ−％Ｒａｄ社製のモ デル１６１５Ａ容量ブリフジで代表される。同様のもので、わずかによシ高精度 の容量ブリッジはＧｇ％Ｒａｄ　社製のモデル１６１６である。同様のトランス ・ブリッジが過去に。 Ｅｌｇａｔｒｏ　５ｃｉｅｎｔｉｆｉｃ社とＷａｙｓｇ　Ｋａｒｔ社によって作 られた。これらのブリッジはｏ、　ｏｏｉ％という高精度を有しているが、今日 の基準からみて旧式でろり、熟練オペレーターによるマニュアル操作を要し、壊 れやすいマニュアル操作スイッチを多数使っているので、信頼性（欠け、多くの 誤差はオペレータの努力によってのみ修正され得るものである。オペレーターは ブリフジの平衡取ルと測定の記録とを両方ともしなければならないので、ブリッ ジ操作スピードはたいへん遅く、１プロセスに最低１分間はかかる。 さらに：最近は、　Ｈｇｗｌａｔｔ−Ｐａｃｋａｒｄ社の４２７４゜Ｇ＃ｓ　Ｒ ａｄ社の１６８９、ＥＬａｅｔｒｏ　５ｃｉｅ＊ｔｉｆｔｃ社の５１００、Ｂｏ ｏｎｔｏｓ社の７６ＡおよびＷａｙｎｇ　Ｋａｒｒ社の９０５のような自動イン ピーダンス・ブリッジが市販されている。これのブリッジはスピードが透く、ワ イド・レンジで使いや丁いが最高積度がわずかに００２％しかない。この低精度 によって、Ｇ−％Ｒａｄ　社の１６１５Ａが好適でらる用途には、これらのブリ ッジは使えない。 Ｔｇｔｔａｚ社は、モデル２８７６が最も進んでいるトランスと結合した自動容 量ブリッジを作っている。しかし、Ｔｇｔｔａｚ社のブリッジは、Ｇ−％Ｒａｄ 　社のモデル１６１５Ａのような電圧比よシも、電流比によってブリクジの平衡 をとるようにトランスを使っている。また、モデル２８７６は、モデル１６１５ Ａのような被数の内部容量および抵抗ではなくて、単一の外部容量を標準に使っ ている。モデル２８７６は非常に高電圧で使用されるように設計されているが最 高で０．０５チの精度しかなく、従って高精度の自動インピーダンス・ブリッジ としては良くない。 現在の技術文献は、自動高積度容貴ブリッジについて、わずかしか触れていない 。例外として、　Ｒｏｂげｔ　Ｄ。 Ｃ％ｔｋｏａｋｔｌの「目動高精厘可聴周仮数容量ブリッジ」ＩＥＥＥ憬器と測 定会報、ＩＭ−３４巻、３号、１９８５年９月発行の文献がある。現代の容量ブ リッジの設計は、現代のディジタル回路と結合した従来の高精度技術を用いて議 論されている。このブリッジの構造は、不発明の構造とは全く異りり、従来のも のである。 〔本発明の目的〕 本発明の目的は、従来技術よシも速いスピードと扱いやすさで、高精度にインピ ーダンス、％に容量分を測定することにおる。１だ、少なくとも従来技術と同等 の精度で、よシ速く、低コストで信頼性高く容量分と消費分を測定できる「ノリ ラドステートの、トランス駆動の、マルチプル・ディジタル−アナログコンバー タ」（以下。 ＳＳＲＴＭＤＡＣと略す）の形をした装置を提供することにある。また％ＳＳＲ ＴＭＤＡＣ用の正確な校正技術を発展させることにろる。筐だ、ブリフジの一部 としての抵抗標準の必要性をなくすことｔｃ、４シ、高精度のフェーズ・シフタ ーおよび該フェーズ・シフターを正確に校正する基準容量と一体化したタイプの ブリクジを提供することにある。１だ、ブリッジの一部としての正確な容量標準 の必要性をなくし、その代シに、公称値が正確でトランスとマイクロプロセッサ −を使って校正され得る非常に安定な容量標準を使うことにある。 〔問題を解決するための構成〕 上記目的は、従来技術を示す第１図の基本ブリッジを改良した本発明によって達 成される。多数の標準コンデンサと抵抗を必要とするので、第１図のブリッジは 手動操作の憬械的スイッチを多数必要としていたが、現在実行するためには、マ イクロプロセッサ−で制御されることができるようにリレーを用いＴＬければな らない。リレーはソリッド・ステート・スイッチよシも動作が遅く、高価で、信 頼性が低い。 上記従来のブリッジに対する改良によシ、標準抵抗とコンデンサーが「ソリッド ・ステートのマルチプル・ディジタル−アナログ・コンバータ」（以下、ＳＳＭ ＤＡＣと略す）に代えられる。低い接触抵抗および高い絶縁電圧のために、リレ ーは最大容量コンデンサーおよび最小抵抗と一緒のときのみ使われる。この配列 は、Ｇ−％Ｅａｄ社の１６８０−　Ａ’？　Ｔｇｔｔａｚ社の２８７６のような 自動容量ブリフジには使われていたが、高精度ブリッジには使われていなかった 。 また上記従来技術の改良は、トランスと合体したｓｓＭＤＡＣＣ先ＶＣ８ｓＲＴ ＭＤＡＣとして示したもの）の使ベルの内部一致で校正することができる。さら に、理想値に近似した値を有する基準コンデンサーを有している。 ５％という偏差が経済性を提供し、正確さよｐも重要な安定性を基準コンデンサ ーに与える。マイクロプロセッサ−が基準コンデンサーの不正確さを校正し、外 部の標準コンデンサーとの比較によって全体の校正率を決定する。 また１本発明によれば、トランスを使用し、内部基準コンデンサーの値およびＳ ＳＲＴＭＤＡＣの要素の誤差を修正するマイクロプロセッサーの援助にょシ、正 確な電圧比を用いることができる。さらに％ＳＳＲＴＭＤＡＣの一つおよび外部 標準コンデンサーとＷｌｕした９０”フェーズ・シフターのたりに、標準抵抗を なく丁ことかできる。これにより、比較的ノイズが多く不純な標準抵抗に代えて 、よシ完全な標準コンデンサーにする。これは消費分測定の精度を他の技術以上 に上げられないかも知れないが、容を側だからノイズを除き、標準抵抗の寄生を 除く。 筐だ、不発明によれば、ゲインおよび９０″のフェーズ・シフトを正確に調整し 侍る９Ｑ”フェーズ・シック−を有する手段を提供する。７エーズ・シフターは 高精度回路に固有のものではないので、正確なブリッジにおいてこれは重要であ る。 さらに本発明は、二つのＳＳＲＴＭＤＡＣに摺動配列において幾つかの標準コン デンサーの一つを選択的に駆動させるスイッチングを含んでいる。これは、従来 技術よシも広範囲な値にわたってブリクジをＳＳＲＴＭＤＡＣにバランスさせる 。消費分の広レンジにわたってＳＳＲＴＭＤＡＣと共に効呆的に働く。 以下、図によって本発明を具体的に説明する。 （１）トランス・ブリッジにおいてリレーをソリッド・ステートｌ１ｉＷ分に代 える方法および装置。 第１図は、コンデンサ−１３と抵抗１５かうなる未知インピーダンス１１を測定 するための従来技術からなるトランス・ブリッジ１０である。ブリッジ１０は、 タップ１９の間の巻数に比例した正確ｒｊ　電圧比を与える電圧比トランス１７ を含んでいる。ブリフジは信号発生器２１によって励起される。未知インピーダ ンス１１は一組の既知基准コンデンサ・−２３および基準抵抗２５に対してバラ ンスされる。ブリクジが平衡に達したことを検出するために、零電圧検出器２７ が使われる。スイッチ・アレイ２９は平衡をとるために適当な基準コンデンサー ２３と基準抵抗２５をタップ１９に接続するために使われる。タップ１９は１０ 個設けられている。これは、スイツ、チ・アレイ２９がマニュアル制御されるＧ −％Ｒａｄ社の１６１５のような高精度容量ブリッジにおける従来技術の代表例 を示している。本発明においては、スイッチ・アレイはマイクロプロセッサ−に よって制御される。 第１図のブリッジは完全に非実用的ではないにしろ、高価である。多数の標準コ ンデンサー２３と標準抵抗２５を使っても・るかもである。多数の標準要素、特 にコンデンサーがブリフジのコストに重大な影響を与えるので、コンデンサーの 数を最小化することが重要である。 リレーを使うとスピードが遅くな）、相対的に誤差が多くなりやすい。 第２図は第１図のブリッジの多数の標準コンデンサー２３を三つのコンデンサー ３３，３５．３７に代えた本発明の一実施例からなるブリフジである。これら三 つの標準コンデンサーは、コンデンサー３３を駆動するＳＳＭＤＡＣ３１によっ て置き代えられる。このコンバータ３１は同相：ＥＳＭＤＡＣ（又はＳＳＲＴＭ ＤＡＣ）と呼ばれる。標準抵抗３５．３７は未知コンデンサー１３の二つの最も 重要なディケード（０〜１．０）をバランスさせ、最も精度よくするために、第 １図のようなリレー・スイッチを用いなければならない。標準抵抗２５は標準抵 抗４１を駆動する第二のＳＳＭＤＡＣ３９に代えられる。このコンバータ３９は 、適合：ＳＳＭＤＡＣ（又−８ＲＴＭＤＡＣ）と呼ばれる。容量測定を最適化す るために、三つのコンデンサー３３．３５．３７と一つの抵抗４１にしたことは 良い選択であるが、標準抵抗が付加できない理由はなく、コイルさえ付加できる 。さらに第２図の回路は、制御信号発生器４３、メモリー４５、スイッチ・アレ イ４７、トランス４９、および零電圧検出器５３を有している。 ｓｓ’ｐｔＤＡｃｆ）構成はいろいろなものを採シ得るが、好ましくは第３図の ような構成をとってＳＳＥＴＭＤＡＣと呼ばれる。ＳＳＲＴＭＤＡＣ６１は、非 機械的な、好ましくはソリッド・ステートのスイッチ・セット６３、高精度抵抗 ６５およびオペアンプ６７を含んでいる。これらの素子は、トランス６９と総和 点７１を有するディジタル−アテロ０グーコンバータ（以下、ＤＡＣと略す）を 形成する。昼精度抵抗６５とオペ・アンプ６７Ｆｉ総和回路を形氏する。各高精 度抵抗６５け標準コンデンサー２３の一つとおき代わっている。抵抗６５はオペ アンプ６７の総和点７１を駆動する。スイッチ６３は、高速性・高信頼性および 低コストゆえに電界効果トランジスタ（以下、ＦＥＴと略ｊ）が使われる。スイ ッチ６３は、スイッチのデコードと駆動論理を含む集積回路（以下、ＩＣという ）マルチプレクサと５働作用する。マルチプレクサ７３は、ブリフジの機能を制 御するマイクロプロセッサ７５によって操作される。マイクロプロセッサ７５は メモリ７７およびリード・アウト７９と共に作動する。 最終結果として、オペアンプ６７の出力に交流電圧が、マイクロプロセッサによ る四つのディケード解析を伴ったどんな値にもセットされ得る。第３図では、各 抵抗６５がそれぞれ−りのディケードをカバーしているが、どんな数の結合も使 用され得る。 Ｓ、’；ＭＤＡＣの一部としてトランスを使うことの利点は、オペアンプ６７に 対しより高精度の電圧を印加する利点よシも大きい。さらに、ＳＳＲＴＭＤＡＣ 全体を正確に校正することができるという利点もある。こうして、高精度抵抗お よび他の通常の回路素子を使うことによって、ＳＳＲＴＭＤＡＣは標準コンデン サーの必要性をなくす。 これは積置な落とすことなく、ブリッジのコストを下げ、測定スピードを上げ、 信頼性を高める。 ■　トランス・ブリフジの一部として標準コンデンサーと７エーズ・シフターを 用いたインピーダンスの消費成分（抵抗）を測定する方法。 第１．２図は、容量測定用の二つの異なったトランス・ブリッジを示している。 どちらの場合も、既知の標準コンデンサーに対して平衡をとることによって、未 知コンデンサーの容量が検出される。同様に、未知抵抗が既知抵抗に対して平衡 をとることにＪｌ、シ同定される。標準抵抗の平衡法は約１世紀の使用に耐えて きているが、次の三つの制限がある。 ６、すべての抵抗は、その両端子間に現れる理論的な最低ノイズ電圧を有してい る。このノイズはふつう熱ノイズ、又はジョンソン・ノイズとして知られている 。その大きさは抵抗値、絶対温度およびバンド幅に比例する。その基本的性質に よシ抵抗値、温度又はバンド幅をゼロにする以外に、熱ノイズを除くＣとができ ない。従来、Ｃ−れら三つのパラメータをできるだけ低く抑えるようになされて きたが、０のノイズ源を全体としてなくす唯一の方法は、ノイズを発生する抵抗 をなく丁ことだ。 ｂ、実際の抵抗器のインピーダンスは、容量及び誘導成分をも有している。そこ で、もし、第１．２図のようなシンゾルな回路を使ったとしたら、抵抗器が誘起 する外来の容量に寄因して正確さに劣ることになるだろう。 この問題を受諾できるレベル１で減するために、Ｙ−Δ変換のような技術が使わ れる。これは一つの大きな抵抗をシミュレートするために、三つの小さな抵抗を 用いる。 しかし、ノイズを増大させ検出器の感度を減する非常に小さな抵抗によって、検 出器が分瀝てれることに注意すべきだ。 Ｃ９すべての抵抗器は、（抵抗を通る電流の２乗）Ｘ（抵抗）　−１”Ｅ　に等 しい電力を消費する。この電力が抵抗器の温度を上昇させ、今度はその熱が抵抗 器の温度係数に比例した値だけ抵抗１ｉを変化させる。この問題は、電流又は温 度係数が十分に小さくすることができない場合に、標準抵抗として使う抵抗器に おいて起こる。もし現実に抵抗を使うことなく、未知インピーダンスの抵抗分が 平衡され得るなら、抵抗器の使用に固有の上記制限のすべては、明らかになくな る。 本発明においては標準抵抗を、同一ゲインを有する標準コンデンサーと９０°７ エーズーシフターにおき代よることにより、これを連取している。これを反映し て、第２図の回路が第４図の回路に代えられた。第４図において、トランス８３ 、信号発生器８５、−組のタップ８７、等積ＳＳＲＴＭＤＡＣ８９、同相ＳＳＲ ＴＭＤＡＣ９１、−組のリレースイッチ９３、および位相検出器９５かもなるト ランス・ブリッジ８１が示されている。同一のゲインを持った９０°フエーズ・ シフター９７が同相トランス８３のタップから駆動され、スイッチ９８を通して 、Ｓ：ＳＲＴＭＤＡＣ８９を接続したタップ１００を有する一部トランス９９を 駆動する。二つのＳＳＲＴＭＤＡＣはメモリー１０３の影響下で作動し、リード ・アウト１０５へ出力信号を送る制御信号発生器１０１によって調整される。両 ＳＳＲＴＭＤＡＣの出力はｌｘＪ算器１０７に接続されている。加算器１０７の 出力は標準コンデンサー１０９に接続され、標準コンデ／ｆ−１１１と１１３は リレー・スイッチ９３を通して同相トランスのタップ１００に接続されている。 既知コンデンサを使って未知抵抗１５をバランスさせるために、既知のコンデ／ すは、（対応する既知抵抗器の抵抗Ｒ）Ｘ（周波数／）Ｘ２にの逆数、丁なわち 、Ｖ２πｆＲに等しい容量な持たなければならない。この１直に遇ばれたコンデ ンサと既知抵抗との唯一の違いは、コンデンサは位相９０°シフトし、抵抗はシ フトしていないことだ。このように反対符号の９０°フエーズ・シフクー９７を 付加することによシ、標準コンデンサ１０９によって誘起された位相シフトはキ ャンセルされ、二りの回路素子の結合は抵抗のように振舞う。 第４図のブリッジの利点は、第一に、検出器９５０入力側にノイズを発生する標 準抵抗がないということである。実際、唯一の抵抗誘起ノイズ源は未知インピー ダンス１１自身である。第二に、ブリッジ回路に標準抵抗がないこと自体、抵抗 にまたかる容量分の誤差がなくなることを意味している。Ｓ；ＲＴＭＤＡＣ８９ 内で使われている抵抗器もこの種の誤差を有しているが、これらの抵抗器の抵抗 は容量リアクタンスに比べて小さいので、問題は非常に軽減される。ただし、抵 抗器がブリクジ回路に直接使われる場合には、大きな抵抗をバランスさせるため にこれらの抵抗器の抵抗は非常に大ぎいので、上記第２の利点は該当しない。も し、代りにＹ−Δ変換がなされたら、Ｔの字の頂辺を形成する両方の抵抗器にお ける徐遊容危によって、−りは依然％ｒｌＪ限される。 （３）正確な９０°７エーズ・シフトを発生する方法と装置。 上記技笥を使って、未知インピーダンスの抵抗分が測足すれ得る正確度は、９０ °フエーズ・シフターの質によって大いに制限される。フェーズ・シフターの位 相角又はゲインのどんな誤差も容量・抵抗測定上のｖＡ差となって現れる。信号 の位相をシフトさせる方法は多数ある。 そのうち最も藺Ｊ４Ｌなものは、第５図に示すような二つのＲＣ回路網を使うこ とだ。フェーズ・シフター１２１は、アンプ１２７．１２９からゲインを供給さ れるコンデンサー・１２３と抵抗１２５をそれぞれ用いた二つのＲＣ回路網を有 している。ＲとＣの値が適切に選ばれれば、同一ゲインを保ちながら９０°の位 相シフトを正確に行う。 結果の質は使用された抵抗とコンデンサの許容度に直接左右されＺ〉。狭い許容 度の抵抗を買うことは可能だが高価である。−万、我々は全体にわたってイ◎。 ０よシもよい位相・ゲインの誤差に抑えたいので、コンデンサについても狭い許 容度のものを買うことは天川的でない。こうＬ２て、よｐよい解決策は、望まし い許容度に対し高精度ではないが安定な抵抗とコンデンサを一緒に使うことだ。 位相・ゲインの誤差を修正するために調整手段が供給されれば所望の精度で経済 的に得られる。正確ｒｚ９０前相シフトを決定するための回路と方法が、ここで の主題である。 第６図は、出力において正確な９０°位相シフトが得られるように内部フェーズ ・シフターを調整するために用いられる回路である。フェーズ−シフト回路１３ １は、出力がそれぞれ抵抗１３７，１３９に接続された９０°７エーズ・シフク ー１３３．１３５からすり、スイッチ１４１．１４３．ｉ４５を通して他の線に 接続され得る。 この回路は直列および並列の二つの方法で配置され得る。 並列配置はスイッチ１４１．１４３が閉で、スイッチ１４５が開のときに生じ、 直列配置はスイッチ１４５が閉でスイッチ１４１，１４３が開のとぎに生じる。 並列配置が通常の配置である。回路の出力において二りの９０１位相シフト信号 の平均値が供給されるので、直列配置に対し校正されたとき、各フェーズ・シフ ター１３３．１３５個々よりもより冒精度の位相シフトができる。 直列配置は、並列配置が正確な９０°位相シフトができるように、回路全体にわ たりて校正するために用いられる。直列配置での二つの９０９フエーズ・シフタ ー１３３゜１３５の出力における信号は、入力信号の逆になっている。理想的に 、各フェーズ・シフター１３３．１３５からの位相シフトの和が１８０”で正味 のゲインが同一なら、出力信号は正確に入力信号の逆になる。しかし、フェーズ ・シフター１３３，１３５は完全てはないので、正確には逆にならない。この回 路のゲインと位相を調整するための手段を仮定してみよう。この調整手段を使っ て出力を正確に入力の逆にするために、入・出力信号を加算する高精度の加算器 が必要であシ、完全な逆転が連取されると加算器の出力はゼロとなる。これ線第 ４図のブリッジ回路を使って経済的になされ得る。同相ＳＳＥＴＭＤＡ、Ｃ９１ と一致ＳＳＲＴＭＤＡＣ８９が正確に同一値にセットされ、未知インピーダンス が妥絖されていなければ、ｍ列のフェーズ・シフター９７の出力が正確にその入 力の逆になったとき、検出器９５の入力はゼロにｒｘる。 一つのフェーズ・シフターのゲイン誤差なＡ５位相角誤差ｙｔｐラジアンとする と、全体のゲインは１＋Ａ１位相角は（シ２十Ｐ）ラジアンとなる。直列出力が １８０９になるようにもう一万のフェーズ・シフターが調整されると、この７エ ーズ・シフターはゲインが７１＋Ａ、位相角が（ｊｒ／ｚ−ｐ）ラジアンでなけ ればならない。 フェーズ−フッタ−１３３，１３５が並列配置にあれば、ｍ抗ｌ　３７，１３９ が二つのフェーズ・シフターの出力を平均化する。これらの抵抗は簡単な加算器 として作用する。この結果（出力）がいかに同一ゲインおよび９０°に近いかを 見出すために、二つのベクトルの平均を計算することができる。誤差Ａ、Ｆが小 さければ、ティラー級数展開を使うことができる。２次以下で計算すると、同相 収分はＡＰ、等構成分は１　＋　（Ａ”−Ｐ”　）／２となる。１次の誤差は丁 べて消えることに江意丁べぎだ。 特別な例として、Ａ−０，０１、Ｐ−９，０１の場合を考えてみよう。この場合 、同相分の誤差は０．０００１．等積分の誤差は０となる。これは、位相角誤差 が０．０００１フジ７ノ、ゲイン誤差がＯということに等しい。第二の例として 、Ａ−０，０１ＳＰ−０，００５の場合を考えてみよう。この場合、同相分の誤 差はｏ、　ｏ　ｏ　ｏ　ｏ　ｓ、等積分の誤差は０．００００３７５となる。こ れは位相角誤差がｏ、　ｏ　ｏ　ｏ　（Ｊ　５ラジラン、ゲイン誤差がＯ，ＯＯ Ｏ０３７５ということに等しい。第６図の回路は、上記Ａ列／並列技術を使って 、正確な同一ゲインおよび９０°位相シフトを得るために調整され得る。この調 整が正確であればあるほど、最終誤差が小さく　ｒｘることに江意丁べぎだ。 上記校正は、回路にハードウェアとして設けられるある種のトリマによってなさ れる。このトリマとして、手動調整可能な可変抵抗器を使い得る。トリマとして 、ＤＡＣを使う場合には、必要ならばマイクロプロセッサが自動校正する。残念 １．ｃがら、ＤＡＣを使うとコストが高くなるので、直接ソフトウェア校正法は 高コストになる。 直接）７トウ工ア校正法は、１ず各フエーズパシフターを９０°に近すけ、同一 ゲインにする。ここで、一つのフェーズ・シフターのゲインなｘ＋Ｂ、位相シフ トを（”／２＋Ｑ）ラジアンとし、他方のフェーズ・シフターのゲインを１十〇 １位相シフトを（ン。十Ｒ）とする。すなわち、ゲイン誤差をそれぞれ、ＢとＣ １位相誤差をＱとＲとする。フェーズ・シフターが直列配置にあれば、出力電圧 の同相分は２次までで　（１＋Ｂ＋Ｃ＋ＥＣ）−０ン２一時２−ＱＲとなり、１ 次筐ででは１＋Ｂ＋Ｃとなる。同様に等構成分は２久１ででＱ＋Ｒ＋ＢＱ＋ＥＲ ＋ＣＱ＋ＣＲとなり、１次１でではＱ＋８となる。フェーズ・シフターが並列配 置にあれば、出力電圧の同相分は２次フでで（Ｑ＋Ｅ＋ＥＱ＋ＣＲ）／２となシ 、１次まででは（Ｑ＋Ｒ）／２となる。同様に等構成分は２次まテテ１　＋　（ Ｂ”　）／２　’／４−Ｒ）４　トｙｚ　Ｄ、ＩＲｌでｒｕ第４図のブリッジ回 路において、未知インピーダンスが接続されず、位相検出器９５がアナログ−デ ィジタル・コンバータ（以下、ＡＤＣと略す）を用いられれば回路全体の出力の 同相・等槓戚分を直接測定することができる。フェーズ・シフターが直列配置に ある場合、同相ＳＳＲＴＭＤＡＣ９１と等積ＳＳＥＴＭＤＡＣ８９が同一値にセ ットされ、未知インピーダンス１１が接続されていないとすると、７エーズ・シ フター９７の出力が正確にその入力の逆になったとぎ、検出器９５０入力がゼロ となる。ゼロにならない場合、その値が誤差であシ、同相分でＣＢ＋ｃ＋Ｂｃ　 ）−’ン、Ｅン’２　０１？、等積分でＱ＋Ｅ＋ＢＱ＋ＢＥ＋ＣＱ＋ＣＥとなる 。Ｗイクロプロセッサはこれらの数を記憶し、フェーズ・シフター回路の並列配 置における同一ゲインおよび９０＠位相シフトからの偏移を修正するために使う 。 実際の修正は、未知インピーダンスを測定したとぎ、ＡＤＣかも読まれた電圧の 各成分に上記記憶された誤差を適用することによってｒｚされる。特に、同相分 の誤差は２で割られ、未知インピーダンスの等積分から引かれる。同様に、等積 分の誤差は２で割られ、未知インピーダンスの同相分から引かれる。未知インピ ーダンスの残留誤差は同相分が（ＢＲ＋ＣＱ　）／２、等積分が（ＱＲ−Ｂｃ′ ）／２　となる。これらの１直はいずれも第２次項なので、初期誤差が小さけれ ば、修正誤差は非常に小さくなる。初期誤差が１％のオー・ダーなら、修正誤差 は０．０１％のオーダーとなる。 並列回路の一部である平均回路の他の重要な利点は、位相シフＩ−ｉ号はどの精 度を必要としないことだ。二りの公称同値の抵抗１３７，１３９からなる平均回 路によって生ずる誤差を計算するために、各７エーズ・シフター１３３．１３５ がそｎぞれ電圧Ｖ（ｌ＋Δ）、ｙ（１−Δ）を出力し、各抵抗がそれぞれＲ（１ ＋δ）、Ｒ（１−δ）という値をもっていると仮定しよう。これで計算すると、 最悪の場合、δ（１のとき出力電圧はＹ（１＋２δΔ）となる。たとえば、δ− ０，０１、Δ−０、Ｏｌとすると、最悪の場合でも出力信号の振幅誤差はｏ、　 ｏ　ｏ　Ｏ２となり、δ−００１よシもはるかに良い。 直列／並列回路の利点をとるために、フェーズ・シフター９７の出力においてゲ インと位相の誤差が所要誤差レベルの平方根よｐも小さくなるように、各フェー ズ・シフター１３３，１３５が調整されなければならないことを示した。七の最 も簡単な方法は、各フェーズ・シフターのゲインと位相を比較し、その差がゼロ になるように調整することである。これにより二つの７エーズ・シフターは等し くなシ、直列調整法と合わせることにより、同一ゲインと９０＠位相シフトを持 り。−りの簡単な方法は、位相検知ＡＤＣを各フェーズ・シフター１３３．１３ ５の出力にそ几ぞれ接αし、Ａ、　Ｄ　Ｃが同一の位相とゲインを検出する１で 調整することである。精度はＡＤＣの分解能に大いに左右される。嘔らに簡単で 高精度の方法は、零位相検出器をフェーズ・シフター１３３，１３５の出力の中 間に接続することである。 前に直列配置で示したように、回路パラメーターの実際の物理的調整をマイクロ プロセッサによるンフトウエア修正に代えることは可能である。同様に、各フェ ーズ・シフターが互いに異なる危を測足し、この異なる貢をなく丁ように物理的 に回路を調整するよりも、マイクロプロセッサを使ってこの異なる童を補償する ようにすることが可能だ。上記のように接続された位相検知ＡＤＣは二つのフェ ーズ・シフター間のゲインと位相の差異を容易に測定し、マイクロプロセッサに 必要な誤差の値を与える。誤差の計算は直列回路の場合と同様に行われる。 （４）従来の高精度標準コンデンサの、高精度ではないが安定

【、７たコンデン サへの置き代え各図における標準コンデンサは高精度である。ディケード・ブリ ッジに対し、１０の非常に精密な率で互いに関係して（・る。ブリッジの究極の 精度は、標準コンデンサの精度に直接左右される。 誤差範囲０．１〜１０　ｐｐｍという極めて高精度のコンデンサにするためには 、幾つかの問題がある。このような高精度に調整するには技術的に困難で高価に なる。このような調整に、過去、トリマ・コンデンサが使われてきたが、容量範 囲が広がれば広がるだけ、安定性の問題に影響されやすい。さらに最近の標準コ ンデンサは、非常に安定な基板上の金属フィルムを用いている。そのようなフィ ルムはレーザーによって高精度にトリムされ得るが、再校正が必要な標準分野で 置き代えられることはできなかった。さらに、トリマ・コンデンサもレーザー・ トリミングも、標準インピーダンスの抵抗分をゼロにできない。真に高精度の容 量ブリフジは、ゼロに近い抵抗分を有する標準、又は非ゼロ成分を補１Ｊ１．． する手段のいずれか−１を持っていｒｌければならない。その解決手段は、現実 の容量と抵抗１直を正確にしながら、非常に安定な標準コンデンサを用いること である。 このような修正をするために必要な計算例を示すために、第４図の回路を例にと る。この回路は約１０倍ずつ値が違う三つの標準コンデンサ１０９，１１１．１ １３を使っている。平衡ブリッジ粂件を表丁式は下式■である。 Ｙ、−Ｔ、Ｙ、＋Ｔ、Ｙ、＋Ｔ、Ｙ、＋ｊＴ、Ｙ、　■ここで、Ｙｚは未知試料 のアドミッタンス、Ｙ、１Ｙｔ。 Ｙ、は各標準コンデンサのアドミタンス、Ｔ１１Ｔ１、Ｔ８、Ｔ４　は平衡をと るのに必要なトランスの巻比、およびｊＶｉ、ｆ”〒である。この例で、Ｔ、と Ｔ、　ｄそれぞれ単一デイケード比Ｚ表丁トランスのタップである。−万、Ｔ３ とＴ４はＳＳＲＴＭＤＡＣに杭合された複数ディケードを表し、Ｔ、は同相ＳＳ 　ＲＴ　Ｍ　Ｄ　Ａ　Ｃに対する咀、Ｔ４　は等積：ＥＳＲＴＭＤＡＣに対する 頭である。ｊけ等積ＳＳＲＴＭＤＡＣに対し１３号位相が９０＠シフトしている ことを示している。 これらの複素アドミッタンスはそれぞれ久のように表わされる。 ここでＲは抵抗、ω−２π八〇は容量（ＣＸはコンデンサ１１３の、Ｃ２はコン デンサ１１１の、Ｃ８はコンデンサ、１０９の各容量）である。０式を０式に代 入し、実部と′　虚部とに分けると、未知抵抗は となり、未知容置は トランスの０比Ｔと標準コンデンサのアドミッタンスＹが高精度で既知なら、上 記二式から未知インビー・ダンスの抵抗Ｒ２と容量Ｃ□の質を高精度で決足する ことができる。同様の結果が異なった数の標準コンデンサを有する他の回路につ いても得られる。 この例ではＣ１はＣ１の約】０倍、ＣアｉｉＣ，の約】０倍であるけれども、そ の他にも高精度ではないが安定な標準コンデンサの値に効いてくる他の制限があ る。標準は良質と考えられているので、すべてのＲＦｉ第■式の初めの３項を非 常に大きくし、第０式の第４項を非常に小でくする。これによ９１周波数と無関 係に第０式において未知容貢を決足する。これは周波数を正確に知る必要をなく 丁ので、容量測定ブリッジにおいて望チしい。 標準コンデンサがもつ真の頃への第二の制限が、ブリッジが未知インビー・ダン スをバランスできない場合、ブリフジの測定可能範囲がギャップを含１ないよう にするために必要である。こｆ′Ｌは、トランス電圧区域が容量ディケードの比 に対し余りに大きな場合に起り得る。さらに特別な例として標準コンデンサに対 し最悪の許容度が与えられた場合、トランスから最小の電圧区域で駆動されると き笛体番目の標準コンデンサの電圧寄与は、最大のトランス電圧で、駆動される ときの１〜（％−１）番目の椋卑コンデンサの寄与の和よシも大きくない。すな わち、各容量なＣ（％）、Ｃ（算−１）、Ｃ（算−２）、Ｃ（％−３）・−・と 表丁と、次式のようになる。 ここで、Ｆは％番目の標準コンデンサがその公称値Ｃ（幻を越えることができる 欺￥表す誤差率、ｆは１〜（％−１）番目の標準コンデンサが各公称萌よりも小 さくなる童を表子誤差率である。トランスの出力が分割されるべき電圧区域の数 はＮである。 ブリクジの各ディケード（Ｎ−ｃｄ−）が同一の数ベースを使うなら、各標準コ ンデンサの公称値は、次式のようになる。 Ｃ（ｉ）−ＥＣ（ｉ−１）　■ ここでＢ＃′ｉ、数ベース、Ｃ（（−１）はＣ（ζ）の矢の値である。０式を０ 式に代入すると１、次式のようになる。 これが許容される誤差率の比に対し、下限を与える。 各標準コンデンサに対しｆとＢは同一であると仮足したが、これは０式の容易に 計算可能な結果に到達できる。 そうでなければ、ｆとＢはこのように限定される必要がない。 ０式から代表例をみるために、Ｎ−９となる１０タツプをもつトランスを有する ディケード−ブリフジを考えてみよ°５゜これは、標準が公称値から偏移できな いことを意味して、うの下限が約１．０となる。この例は従来のトランスに対し て適用される。 上記例において１１番目のタップが付加さね−だとすると、Ｎ−１０となシ、へ の下限が約０９となる。これは標準に対し公称値から約５％偏移を許容すること に等しく゛。 また、外の上限を与えるもう一つの制限がある。これはブリッジが連取すべき最 大範囲と分解能で表わすことが容易である。この範囲は、最大未知アドミッタン スを平衡させるのに十分大きな値によって制限される。−万、分解能はブリッジ が測定できる最小１直によって制限される。上記制限は、実際の標準コンデンサ の咀が所要公称ｆ直からどれだけ偏移できるかを決足する。 上記制限が適合してなされれば、これらの高精度でない参照コンデ／すを高精度 の標準に対して測定し、これらの訳をＲＯＭ（リード・オンリー・メモリー）に ストアすることは容易である。マイクロプロセッサがこれらの値を第■、■式に 代入し、ブリッジで１１１１足された高精度ではないが安定した甑を、真に高精 度の唾に変換する。 （５Ｊトランスおよび単一外部標準コンデンサを用いたブリッジ平衡素子を自己 校正する方法と装置第４図のブリッジ例において、　−０，１から＋１．（ｌで のＳＳＲＴＭＤＡＣの電圧範囲によってトランス・タップ８７．１００が選ばれ る。これは未知インピーダンスを平衡するのに必要な範囲を越えている。必要な タップの範囲は０．０〜０．９（又ｔ１１１．０）である。−０，１と＋１．０ のタップを付加することにより、ブリッジの隣接した平衡ディケードをトランス が互いに比較することができる。 最高の容量ディケードを平衡するための最大の基準コンデフｆ１１３は、それに 対して他の小さな基準コンデｙすおよびＳ：ＳＲＴＭＤＡＣのディケードが校正 され得る標準として作用する。トランスの電圧比に対して得られるのは非常な高 精度である。１　ｐＴＪｔ’ｌＬの精度をもった１０対１の比が容易に達成され る。 コンデ／？、！！３を１１１と比較すると、コンデンサ１１３は−０，１タツプ に接続され、コンデンサ１１１は１．０タツプに接続されている。二つのＳＳＲ ＴＭＤＡＣ８９，９１はゼロにセットされなければならす、未知インビーダンス は接続され得ない。Ｃ８は公称でＣ２の１０倍であシ、正確にＣ４０１０倍の逆 極性の電圧がＣ４に印加されるので、位相検出器９５？？検出される二つの電圧 成分は約ゼロとなる。これがＧｍｎＲａｄ社の１６１５１ブリツジの場合には、 検出器で最小電圧が得られるように、標準コンデンサと関係したトリマ・コンデ ンサを調整することによう校正がなされる。１６１５Ａブｊ７ツジの標準コンデ ンサのどんな抵抗分に対しても何ら調整されない。 容量誤差のマニュ”フル調整のみ、又は１００　ｐｐｍよりも小さなノットウェ アの補償が、従来技術の限界を示しでいる。公称値からの基準コンデンサの全偏 移に対−［る数チのオーダーの補償は新しい。 同相誤差電圧の値は、コンデンサ１１３に対するコンデンサ１１１の容量誤差の 測定としてマイクロプロセッサにセーブされる。同様に等槓誤差電圧の＠はコン デンサ１１３に対するコンデンサ１１１の抵抗誤差の測定としてマイクロプロセ ッサにセーブされる。これらの誤差１直は未知インビーダンス測定の読取を耐昇 で修正するために、マイクロプロセッサに使われる。従来技術に対する直接の利 点は、トリマ・コンデンサ乞不要にし、容量誤差と同様に抵抗誤差をも修正し得 ることだ。検出器の一部としてＡＤＣを使う以外には、従来技術よりも余分に必 要とする素子Ｆｉない。このＡＤＣは他の機能にも使い得る。 さらに、利点として、誤差電圧がＡＤＣの範囲を越えたとぎにも使えることだ。 こＯ垢合、同相ヌは等積ｓｓＥ　Ｔ　Ｍ　Ｄ　Ａ、　Ｃが、残留′電圧がＡ、　 Ｄ　（？の範囲トタｔτ−低下１゛るレベル１で、誤差ＬΣ圧を打消“すように セットさ九る。マイクロプロセッサ″に七−ブされ１いる同相修ｆ１面は、仄に 、同相、’；ＳＲＴＭＬＩＡＣＯ：）−１−、７１１ＭとＡ　Ｄ　ＣＹの同相成 分として結合される６等積成分も同様である。こフして、基準二】・ノデンサに おける誤差の大きさは上記（４）で説明した方法によってのみ制限される。 この方法は基準コン７″／すに関１−停止する必費がない。 容量の全ディケードを通【７てディケード毎に下へ拡張され得る。修正されるべ き誤差のいくつかは抵抗、ＳＥＥＴＭＤＡＣｍ抗間ノ漂遊容飯、オヨびＳＳＲＴ ＭＤＡＣスイッチの「■列ｒよ／ｊ抗抵抗中ある誤差である。前と同様にこれら の誤差の−ｔ゛ｒ＋、それは二つの成分を持っているので、ベクトルとして容易 に考えられる。これｔよ、対応するスピードとＩＫ頼性の制限なしに足価Ｔｘ　 ｓＳ　ＲＴ　ＭＤＡＣをトランス−リンー配随の精度に近く作ａさせるので、強 力な技術である。 ａ　ｋ　ｔｊ：　容＊　Ｓ　ＳＲＴ　Ｍ　Ｄ　Ａ　Ｃと同［Ｋ抵抗ＳＳＲＴＭＤ ＡＣを校正可能にしたいが、抵抗ＳＳＲＴＭＤＡＣの出力は通常９０＠位相がシ フト１−ているので、操作のノーマル・モードでは自己比較がなされ得ない。こ のために、第４図テハ、抵抗ＳＳＲＴＭＤＡＣ８９にノーマル・位相シフト・モ ードから同相ＳＳＲＴＭＤＡＣ９１と同一位相で作動するテスト・モードにスイ ッチさせるス・イッチ９８を示している。実際、抵抗ＳＳＲＴＭＤＡＣがテスト ・モードにあるとき、七の作動は同相ＳＳＲＴＭＩ）ＡＣのそれと区別できない ので、それに対する校正値は同相ＳＳＥＴＭＤＡＣに対すると全く同様に正確に 得られる。これは、両方のＳＳＲＴＭＤＡＣに対する究極の校正基準がコンデン サ１１３なので、非宮に重要である。従来技術は抵抗Ｆ；ＳＲＴＭＤＡＣを校正 する目的で標準抵抗を単独で採用した。不発明においては、標準抵抗の代りに、 単一の極めて安定な温度制御コンデンサが容量および抵抗両方に対する究極の基 準として採用している。 （６）　ＦＳＲＴＭＤＡＣを基準コンデ／すに沿ってスライドさせることによシ 容童および抵抗範囲を変えるための方法と装置 未知インピーダンスの容量分が測定され得る精度上の究極の制限は、トランスと 基準コンデンサの質によって決足される。これらの成分の基本的性質は、容量測 定が１　ｐｐｍの精度で、１億分の幾つかの困難さで容易になされるようなもの である。 上記（２項で説明した方法が使われるなら、未知インピーダンスの抵抗分が約１ 万分の１の精度で測定され得る。 制限要因Ｆ′ｉ９０’フェーズ・シフター９７の精度である。 後者は通常の半導体、抵抗およびコンデンサからなシ、それらの固有の精度に駆 足されや丁い。 フェーズ・シフターＶｓ、−ｆ：のように駆足されているので、フェーズ・シフ ターに存在しているよりも多くの精度のディケードを等積ＳＳＲＴＭＤＡＣ８９ に設けることは経済的でない。代シに、両方のＳＳＥＴＭＤＡＣの和を第７図の ８１１％−＝７？ノサに接続させることが好ましい。これはより以上の分解能を 与えることなく、等積回路を容量範囲と同様に広い抵抗範囲をカバーさせる。 第７図は、第４図のブリッジ８１と同様なトランス・ブリフジ１５Ｘの回路図で あり、第４図のリレー９３の代漫にバンク・リレー　・スイッチ１５３を有し、 ている・バンク−リレー・スイッチ１５３ｔｊ：２列の接点ディケードを有し２ 、かつ各列にそれぞれ伺加的な接点１５５．１５７を有している以外は、リレー ９３と同じである。 これらの接点１５５，１５７ｔ’ｊスイツチ１５９に沿って、加算器１０７の出 力を三つの基準コンデンサ１１５．１１３．１１１のいずれか一つにスイッチさ せる。 第７図のブリフジは三つの違ったスライド位置を許す。 抵抗の最倶・範囲はスイッチ１５９を閉じたとき得られ、中間範囲はスイッチ１ ５７を閉じたとき、最高範囲はスイッチ１５５を閉じたときに得られる。いずれ の場合にも抵抗の分解能壷１等積ＳＳＥＴＭＤＡＣのそれにＪ：りて制限される 。一つのスイッチが閉じるとぎ、他のスイッチは開いている。 ＭＭＪＳＳＲＴＭＤＡＣ９１（’）出力ｉｔ、加ｎ器１０７へ行く　。 ので、等積ＳＳＲＴＭＤＡＣ８９の出力と効果的に結合し、スライドする。しか し、％Ｘ　ＭＬスライド位置の基準コンデンサは宮に使われ得るので、容量範囲 は影響されない。 ノυ算器がより大きな基準コンデンサにスライド・アップしても８童の分解能は 減じない。加算器が最大の基準コンデンサに接続されたとき、容量分Ｍ−籠と抵 抗分解能は同一である。 この技術と同様の手段が加ｉ器をなくシ、各ＳＳＥＴ−ＭＤＡＣｆ：基準コンデ ンサのセットへ走らせる。これが二つのＳＳＲＴＭＤＡＣｋ互いに独立にスライ ドさせる。この手段はよｐ好ましく見えるが、よｐ高価である。二つのＳＳＲＴ ＭＤＡＣがオーバー−スペックｔてならない限り、違ったスライド位置では作動 しない。よシ重要なス、・イド位置でのＳＳＲＴＭＤＡＣの誤差は最低ディケー ドの他のＳＳＲＴＭＤＡＣのセツティング全圧倒する。 本発明の範囲内での変形や修正が轟業者によって行われ得ることが理解されなけ ればならない。 図面の簡単な説明 第１図は従来技術のトランス・ブリクジの回路図、第２図は本発明の一笑施倒よ りな、るトランス・ブリッジの回路図、 第３図は第２図のブリッジと合体するＳＦＲＴＭＤＡＣの回路図、 第４図は本発明の他の実施例よｐなるトランス・ブリッジの回路図、 第５図と第６図はそれぞれフェース：シフターの回路図とブロック図、 および第７図は本発明のさらに別の実施例よりなるトランス・ブリッジの回路図 である。 １１：未知インピーダンス　１３：未知コンデンサ１５：未知抵抗　３３．３５ ．３７：標準コンデンサ３１：同相ＳＳＲＴＭＤＡＣ ３９：等積ＳＳＲＴＭＤＡＣ 補正書の翻訳文提出書（特許法第１８４条の７第１項）昭和６２年５月２９日 特許庁長官　黒　１）明　雄　殿 ＰＣＴ／ＵＳ　８６１０２０６３ ２、発明の名称 容量測定装置 ３、特許出願人 住所　アメリカ合衆国オハイオ州４４０２２シャーグリンフォールズ　マイルス 　ロード　３１８９９名称　アンディーン　ハガーリング　インコーポレーテツ ド４代理人 住所　同　所 氏名　弁理士　（６３２３）　川　瀞　良　治浄書（内容に変更なし） 請求の範囲 １、　未知インピーダンスを、複数のタップを有するトランスと結合したトラン ス・ブリッジおよび該トランスのタップにスイッチ可能な安定な基準コンデンサ に接続し、該安定な基準コンデンサを、未知インピーダンスを平衡させるなめに トランスのタップにスイッチし 該安定な基準コンデンサの接続を、未知インピーダンスを平衡させるように指示 し、 未知インピーダンスに対し正確なインピーダンス値を与えるためにマイクロプロ セッサを用いて安定な基準コンデンサの不正確さを補償するプロセスからなる、 　未知インピーダンスの測定方法。 ２、　安定な基準コンデンサの少なくとも一つがＳＳＲＴＭＤＡＣ（トランス駆 動のソリッド・ステート・マルチプル・ディジタル−アナログ・コンバータ）を 通してトランスに接続されている、請求の範囲第１項記載の方法。 ３３より多いタップを有するトランスと、基準コンデンサと、 ゲインの範囲をもった入力を有する総和回路と、ＳＳＲＴＭＤＡＣ，ここで該Ｓ ＳＲＴＭＤＡＣとトランスと基準コンデンサとが接続されてトランス・ブリッジ を形成し、ＳＳＲＴＭＤＡＣが未知インピーダンスに対してブリッジを少なくと も部分的に平衡させるために調整可能である、と、該総和回路の入力をトランス のタップにスイッチするためのソリッド・ステート・スイッチを含み、未知イン ピーダンスを少なくとも部分的に平衡させるためにＳＳＲＴＭＤＡＣの出力信号 レベルを正確にセットするように、ソリッド・ステート・スイッチがトランスの タップを選択するように作動可能な、未知インピーダンスを平衡させるためのト ランス・ブリッジ。 ４、ＳＳＲＴＭＤＡＣが複数の値を有し、出力信号を発生し、かつ、 両極性のタップを有するトランスと、 ゲインの範囲をもった入力と出力を有する総和回路と、トランスの逆極性のタッ プに総和回路の入力をスイッチするスイッチとを含み、 ブリッジがさらに、 ＳＳＲＴＭＤＡＣの公称複数値からのＳＳＲＴＭＤＡＣの偏移値をホールドする メモリと、 総和回路の出力に接続された位相検出器とを含み、該検出器がゼロからの偏移値 を有する両方の位相に対し実質的にゼロの出力を発生し、ＳＳＲＴＭＤＡＣの出 力信号の誤差を補償するために要する校正を決めるための偏移値を前記メモリが ストアする、請求の範囲第３項記載のトランス・ブリッジ。 ５　スイッチがソリッド・ステート・スイッチ要素を含む、請求の範囲第４項記 載のトランス・ブリッジ。 ６、　さらに、ＳＳＲＴＭＤＡＣの出力信号の誤差を偏移値の大きさに従って補 償するためのマイクロプロセッサを含む、請求の範囲第５項記載のトランス・ブ リッジ。 ７、トランスと、 ９０°フエーズ・シフターと、 基準コンデンサと、 調整手段とからなり、調整手段がトランス、９０ｏフエーズ。 シフター、基準コンデンサおよび未知インピーダンスに接続されてブリッジを形 成し、該調整手段が９０°フエーズ・シフターから発生した信号を制御し、未知 インピーダンスの抵抗分に対してブリッジを千′＃きせるために基準コンデンサ を制御する、未知インピーダンスの抵抗分を平衝させるためのブリフジ。 ８、調整手段がＳＳＲＴＭＤＡＣを含む、請求の範囲第７項記載のブリッジ。 ９、９０°フエーズ・シフターが、 電源と、 第１の９０°フエーズ・シフターと、 第２の９０°フエーズ・シフターと、 複数の入・出力を有する加算回路と、 第１の９０°フエーズ・シフターの入力を電源にスイッチし、第１の９０°フエ ーズ・シフターの出力を第２の９０°フエーズ・シフターの入力にスイッチし、 第°２の９０°フエーズ・シフターの出力を加算回路の一つの入力にスイッチし 、電源を加算回路の他の入力にスイッチする第１のスイッチと、加算回路の出力 に接続された位相検出器とからなり、該検出器は第１のスイッチの作動に応じて 両方の位相でゼロ指示を行い、第１と第２のフェーズ・シフターの位相シフトの 和が１８０°に等しく、第１と第２のフェーズ・シフターの大きさが１に等しく 、個々のフェーズ・シフターの位相と大きさの調整手段が検出器によって最適の ゼロ指示を達成するように第１と第２のフェーズ・シフターを調整することがで きる、請求の範囲第７項記載のブリッジ。 １０．９０°フエーズ・シフターが、第１と第２の９０°フエーズ・シフターの 出力の位相と大きさを比較して、第１と第２の９０゜フェーズ・シフターのゲイ ンと位相シフトを等しくするように調整手段を調整する比較手段を含む、請求の 範囲第９項記載のブリッジ。 １１、比較手段が、９０°フエーズ・シフターの入力を共通の電源にスイッチす るスイッチと、位相検出器とからなり、該検出器の一つの入力が第１の９０°フ エーズ・シフターの出力に接続され、他の入力が第２の９０°フエーズ・シフタ ーの出力に接続され、スイッチと検出器の両位相からのゼロ指示との結合が、第 １と第２のフェーズ・シフター間のゲインと位相シフトの等しいことを示す、請 求の範囲第１０項記載のブリッジ。 １２、比較手段が、９０°フエーズ・シフターの入力を共通の電源にスイッチす るスイッチと、 第１と第２の９０°フエーズ・シフターの出力を測定できる位相検出器とからな り、 第１と第２のフェーズ・シフター間のゲインと位相シフトの等しさが位相検出器 によって第１と第２のフェーズ・シフターの出力から対応する位相に対し、スイ ッチと同一電圧の読取りとの結合に応じて示される、請求の範囲第１０項記載の ブリッジ。 １３　比較手段が、互いに逆の波形を発生する第１と第２の電源と、第１の９０ ’フエーズ・シフターの入力を第１の電源にスイッチし、第２の９０°フエーズ ・シフターの入力を第２の電源にスイッチし、第１と第２の９０°フエーズ・シ フターの出力を加算回路の別々の入力にスイッチする第２のスイッチとからなり 、該第２のスイッチが作動しているとき、検出器からの両位相でのゼロ指示によ って、第１と第２のフェーズ・シフター間のゲインと位相シフトの等しさが示さ れる、請求の範囲第１０項記載のブリッジ。 １４　さらに、第１と第２の電源を形成するタップを有するトランスを含み、該 タップが第１の電源からの波形と正確に逆の波形になるような電圧を第２の電源 に発生させろように選択されている、請求の範囲第１３項記載のブリッジ。 １５、タップが、第１の電源から発生した電圧の正確に逆である電圧を第２の電 源に発生させるように選択され、かつ、加算器が等しい大きさの入力を有する、 請求の範囲第１４項記載のブリッジ。 １６．９０°フエーズ・シフターが、第１と第２の９０°フエーズ・シフターの 入力を共通の入力電圧にスイッチし、９０°フエーズ・シフターの出力を加算回 路の別々の入力にスイッチする第３のスイッチを含み、出力信号が第１又；よ第 ２の９０°フエーズ・シフターのいずれか一一一つからの出力信号と少なくとも 同様な正確さで位相シフトされているとき、加算回路からの出力４Ｍ号が共通の 入力電圧ζζ対し９０°位相ジフトされている、請求の範囲第１０項記載のブリ ッジ。 １７、基準コンデンサが安定な基準コンデンサからなり、ブリッジがさらに、該 安定な基準コンアンサの不正確さを補償して未知インピーダンスに対し５正確な 値を発生させるマイクロプロセッサを有する、請求の範囲第８項記載のブリッジ 。 １８　多数の電圧区分と該区分に対応した多数のタップを有するトランスと、 入力が該トランスから取られるＳＳＭＤＡＣ（ソリッド・ステート・マルチプル ・ディジタル−アナログ・コンバータ）と、ある範囲の容量値を有する一セット の基準コンデンサと、該−セットの基準コンデンサの１以上のコンデンサを選択 的にＳＳＭＤＡＣの出力に接続するスイッチとからなり、大きな基準コンデンサ の接続がＳＳＭＤＡＣの使用に対しより小さなインピーダンス値をバランスさせ 、小さな基準コンデンサの接続がＳＳＭＤＡＣの使用；ご対しより大きなインピ ーダンス値をバランスさせる、未知インピーダンスをバランスさせるためのブリ ッジ。 １９．３ＳＭＤＡＣが、トランスに接続されて暉相出力を発生するための第１の ＳＳＭＤＡＣと、 等積出力信号を発生する第２のＳＳＭＤＡＣと、該第２のＳＳＭＤＡＣに接続さ れた９０°フエーズ・シフターと、 該第１と第２のＳＳＭＤＡＣに接続され、同相および等積出力信号を受イニシ、 これらの４８号の和を出力する加算器とからなる、請求の範囲第１８項記載のブ リッジ。 ２０、ＳＳＭＤＡＣがＳＳＲＴＭＤＡＣである請求の範囲第１８項記載のブリッ ジ。 ２１　最大偏移が公称値から０．３％以上である容量値を基準コンデンサが有す る、請求の範囲第１９項記載のブリッジ。 ２２、複数のタップを有するトランスと、安定な基準コンデンサと、 該コンデンサの公称値からの偏移値を含むメモリと、未知インピーダンスをブリ ッジに接続する未知接続手段と、未知インピーダンスをバランスさせるために、 コンデンサを選択されたタップにスイッチし、それが未知インピーダンスの非修 正値を示す基準コンデンサ・スイッチと、未知インピーダンスの修正値を発生さ せろために、偏移値をもった不正確な値を修正するための、メモリと基準コンデ ンサ・スイッチとに作用上接続されているマイクロプロセッサとからなる、未知 インピーダンスを測定するためのブリッジ。 ２３、さらに、未知インピーダンスに、ブリッジを少なくとも部分的：こ平衝さ せるＳＳＲＴＭＤＡＣを含む、請求の範囲第２２項記載のブリッジ。 ２４　さらに、未知インピーダンスの抵抗分を平衝させるための９０°フエーズ ・シフターを含む、請求の範囲第２２項記載のブリッジ。 ２５、さらに、既知容量の外部標準コンデンサから値のずれた基準２．コンデン サの偏移値を決定するための校正手段を含む、該校正手段が偏移値をメモリに伝 送するためにマイクロプロセッサと作用上結合している、請求の範囲第２２項記 載のブリッジ。 ２６、校正手段が外部標準コンデンサをブリッジに接続するための未知接続手段 からなり、基準コンデンサ・スイッチがブリッジを平衡させ偏移値を発生させる ために、値のずれた基準コンデンサをトランス・タップにスイッチする、請求の 範囲第２５項記載のブリッジ。 ２７、Ｓ　Ｓ　Ｍ　Ｄ　Ａ　Ｃが偏移値を得ろために、少なくとも部分的にブリ ッジを平衡させるために使われる、請求の範囲第２６項記載のブリッジ。 ２８　安定だが値のずれた基準・コンデンサが、ある範囲の値を有する一セット の値のずれた基準コンデンサからなり、ブリッジが、公称値からの各基準コンデ ンサの偏移値（メモリにストアされている）を決定するｔコめの内部校正手段を 有する、請求の範囲第２２項記載のブリッジ。 ２９、内部校正手段が、両極性のタップを有するトランスと、検出器に接続され た共通モードを形成ずろ各コンデンサから一つのターミナルに接続されている一 組の値のずれた基準コンデンサと、 検出器から、ゼロからの偏移を有する実質的にゼロの出力ををトランスの逆極性 のタップにスイッチするスイッチからなり、前記偏移が基準コンデンサの比の誤 差を補償するために要する修正を決めろ、請求の範囲第２８項記載のブリッジ。 手続補正害 昭和６２年６月１０日 特許庁審査官　黒　１）明　雄　殿 ＰＣＴ／ＵＳ　８６１０２０６３ ２発明の名称 容量測定装置 ３、補正をする者 事件との関係　特許出願人 浮板大成ビル（電話５８２−７１６１）氏名　弁理士　（７１７５）　斉　藤　 武　彦　−′・、５補正の対象 明細書、請求の範囲の翻訳文 ６、補正の内容 明細書、請求の範囲の翻訳文の浄書（内容に変更なし）手続補正書 昭和６２年６月１０日 ２、発明の名称 容量測定装置 ３、補正をする者 事件との関係　特許出願人 名称　アンディーン　へガーリング ５、補正の対象 補正書の翻訳文 ６、補正の内容 国際調査郭告

Claims (30)

【特許請求の範囲】
1. １．未知インピーダンスを、複数のタツプを有するトランスと結合したトランス ・ブリツジおよび該トランスのタツプにスイツチ可能な安定な基準コンデンサに 接続し、該安定な基準コンデンサを、未知インピーダンスを平衡させるためにト ランスのタツプにスイツチし、該安定な基準コンデンサの接続を、未知インピー ダンスを平衡させるように指示し、 未知インピーダンスに対し正確なインピーダンス値を与えるためにマイクロプロ セツサを用いて安定な基準コンデンサの不正確さを補償するプロセスからなる、 未知インピーダンスの測定方法。
2. ２．安定な基準コンデンサの少なくとも一つがＳＳＲＴ−ＭＤＡＣ（トランス駆 動のソリツド−ステート・マルチプル・デイジタル−アナログ・コンバータ）を 通してトランスに接続されている、請求の範囲第１項記載の方法。
3. ３．トランスと、 基準コンテンサと、 ＳＳＲＴＭＤＡＣとからなり、 該ＳＳＲＴＭＤＡＣとトランスと基準コンデンサとが接続されてトランス・ブリ ツジを形放し、ＳＳＲＴＭＤＡＣが未知インピーダンスに対してブリツジを少な くとも部分的に平衡させるために調整可能である、 未知インピーダンスを平衡させるためのトランス・ブリツジ。
4. ４．ＳＳＲＴＭＤＡＣが出力信号を発生し、かつ、多数のタツプを有するトラン スと、 ゲインの範囲をもつた入力を有する総和回路と、該総和回路の入力をトランスの タツプにスイツチするためのソリツド、ステート・スイツチを含み、未知インピ ーダンスを少なくとも部分的に平衡させるためにＳＳＲＴＭＤＡＣの出力信号レ ベルを正確にセツトするように、ソリツド・ステート・スイツチがトランスのタ ツプを選択するように作動可能な、 請求の範囲第３項記載のトランス・ブリツジ。
5. ５．ＳＳＲＴＭＤＡＣが複数の値を有し、出力信号を発生し、かつ、 両極性のタツプを有するトランスと、 ゲインの範囲をもつた入力と出力を有する総和回路と、トランスの逆極性のタツ プに総和回路の入力をスイツチするスイツチとを含み、 ブリツジがさらに、 ＳＳＲＴＭＤＡＣの公称複数値からのＳＳＲＴＭＤＡＣの偏移をホールドするメ モリと、 総和回路の出力に接続された位相検出器とを含み、該検出器がゼロからの偏移植 を有する両方の位相に対し実質的にゼロの出力を発生し、 ＳＳＲＴＭＤＡＣの出力信号の誤差を補償するために要する校正を決めるための 偏移値を前記メモリがストアする、請求の範囲３項記載のトランス・ブリツジ。
6. ６．スイツチがソリツド・ステート・スイツチ要素を含む、請求の範囲５項記載 のトランス・ブリツジ。
7. ７．さらに、ＳＳＲＴＭＤＡＣの出力信号の誤差を偏移値の大きさに従つて補償 するためのマイクロプロセツサを含む、請求の範囲６項記載のトランス・ブリツ ジ。
8. ８．トランスと、 ９０°フエーズ・シンターと、 基準コンデンサと、 調整手段とからなり、 該調整手段がトランス、９０°フエーズ・シフター、基準コンデンサおよび未知 インピーダンスに接続されてブリツジを形成し、 該調整手段が９０°フエーズ・シフターから発生した信号を制御し、未知インピ ーダンスの抵抗分に対してブリツジを平衡させるために基準コンデンサを制御す る、未知インピーダンスの抵抗分を平衡させるためのブリツジ。
9. ９．調整手段がＳＳＲＴＭＤＡＣを含む、請求の範囲第８項記載りブリクジ。
10. １０．９０°フエーズ・シフターが 電源と、 第１の９０°フエーズ・シフターと、 第２の９０°フエーズ・シフターと、 複数の入・出力を有する加算回路と、 第１の９０°フエーズ・シフターの入力を電源スイツチし、第１の９０°フエー ズ・シフターの出力を第２の９０°フエーズ・シフターの入力にスイツチし、第 ２の９０°フエーズ・シフターの出力を加算回路の一つの入力にスイツチし、電 源を加算回路の他の入力にスイツチする第１のスイツチと、加算回路の出力に接 続された位相検出器とからなり、 該検出器は第１のスイツチの作動に応じて両方の位相でゼロ指示を行い、第１と 第２のフエーズ・シフターの位相シフトの和が１８０°に等しく、第１と第２の フエーズ・シアターの大きさが１に等しく、個々のフエーズ・シフターの位相と 大きさの調整手段が検出器によつて最適のゼロ指示を達成するように第１と第２ のフエーズ・シフターを調整することができる、 請求の範囲第８項記載のブリツジ。
11. １１．９０°フエーズ・シフターが、 第１と第２の９０°フエーズ・シフターの出力の位相と大きさを比較して、第１ と第２の９０°フエーズ・シフターのダインと位相シフトを等しくするように調 整手段を調整する比較手段を含む、 請求の範囲第１０項記載りブリツジ。
12. １２．比較手段が、 ９０°フエーズ・シフターの入力を共通の電源にスイツチするスイツチと、位相 検出器とからなり、該検出器の一つの入力が第１の９０°フエーズ・シフターの 出力に接続され、他の入力が第２の９０°フエーズ・シアターの出力に接続され 、スイツチと検出器の両位相からのゼロ指示との結合が、第１と第２のフエーズ ・シフター間のゲインと位相シフトの等しいことを示す、請求の範囲第１１項記 載のブリツジ。
13. １３．比較手段が、 ９０°フエーズ・シアターの入力を共通の電源にスイツチするスイツチと、 第１と第２の９０°フエーズ・シフターの出力を測定できる位相検出器とからな り、 第１と第２のフエーズ・シアター間のゲインと位相シフトの等しさが、位相検出 器によつて第１と第２のフエーズ・シアターの出力から対応する位格に対し、ス イツチと同一電圧の読取との結合に応じて示される、請求の範囲第１１項記載の ブリツジ。
14. １４．比較手段が、 互いに逆の波形を発生する第１と第２の電源と、第１の９０°フエーズ・シフタ ーの入力を第１の電源にスイツチし、第２の９０°フエーズ・シフターの入力を 第２の電源にスイツチし、第１の第２り９０°フエーズ・シフターの出力を加算 回路の別々の入力にスイツチする第２のスイツチとからなり、 該第２のスイツチが作動しているとき、検出器からの両位相でのゼロ指示によつ て、第１と第２のフエーズ・シフター間のダインと位相シフトの等しさが示され る、請求の範囲第１１項記載のブリツジ。
15. １５．さらに、 第１と第２の電源を形成するタツプを有するトランスを含み、該タツプが第１の 電源からの波形と正確に逆の波形になるような電圧を第２の電源に発生させるよ うに選択されている、 請求の範囲第１４項記載のブリツジ。
16. １６．タツプが、第１の電源から発生した電圧の正確に逆である電圧を第２の電 源に発生させるように選択され、かつ、加算器が等しい大きさの入力を有する、 請求の範囲第１５項記載のブリツジ。
17. １７．９０°フエーズ・シフターが、 第１と第２の９０°フエーズ・シフターの入力を共通の入力電圧にスイツチし、 ９０°フエーズ・シフターの出力を加算回路の別々の入力にスイツチする第３の スイツチを含み、 出力信号が第１又は第２の９０°フエーズ・シフターのいずれか一つからの出力 信号と少なくとも同様な正確さで位相シフトされているとき、加算回路からの出 力信号が共通り入力電圧に対し９０°位相シフトされている、請求の範囲第１１ 項記載のブリツジ。
18. １８．基準コンデンサが安定な基準コンデンサからなり、ブリツジがさらに、該 安定な基準コンテンサの不正確さを補償して未知インピーダンスに対し正確な値 を発生させるマイクロプロセツサを有する、 請求の範囲第９項記載のブリツジ。
19. １９．多数の電圧区分と該区分に対応した多数のタツプを有するトランスと、入 力が該トランスから取られるＳＳＭＤＡＣ（ソリツド・ステート・マルチプル・ デイジタル−アナログ・コンバーター）と、 ある範囲の容量値を有する−セツトの基準コンデンサと、 該−セツトの基準コンデンサの１以上のコンデンサを選択的にＳＳＭＤＡＣの出 力に接続するスイツチとからなり、 大きな基準コンデンサの接続がＳＳＭＤＡＣの使用に対しより小さなインピーダ ンス値をバランスさせ、小さな基準コンデンサの接続がＳＳＭＤＡＣの使用に対 しより大きなインピーダンス値をバランスさせる、未知インピーダンスをバラン スさせるためのブリツジ。
20. ２０．ＳＳＭＤＡＣが、 トランスに接続されて同相出力を発生するための第１のＳＳＭＤＡＣと、 等積出力信号を発注する第２のＳＳＭＤＡＣと、該第２のＳＳＭＤＡＣに接続さ れた９０°フエーズ・シフターと、該第１と第２のＳＳＭＤＡＣに接続され、同 相および等積出力信号を受信し、これらの信号の和を出力する加算器とからなる 、 請求の範囲第１９項記載のブリツジ。
21. ２１．ＳＳＭＤＡＣがＳＳＲＴＭＤＡＣである、請求の範囲第１９項記載のブリ ツジ。
22. ２２．最大変移が公称値から０．３％以上である容量値を基準コンデンサが有す る、 請求の範囲第２０項記載のブリツジ。
23. ２３．複数のタツプを有するトランスと、安定な基準コンデンサと、 該コンデンサの公称値からの偏移値を含むメモリと、未知インピーダンスをブリ ツジに接続する未知接続手段と、未知インピーダンスをバランスさせるために、 コンテンサを選択されたタツプにスイツチし、それが未知インピーダンスの非修 正値を示す基準コンデンサ・スイツチと、 未知インピーダンスの修正値を発生させるために、偏移値をもつた不正確な値を 修正するための、メモリと基準コンデンサ・スイツチとに作用上接続されている マイクロプロセツサとからなる、 未知インピーダンスを測定するためのブリツジ。
24. ２４．さらに、 未知インピーダンスに対し、ブリツジを少なくとも部分的に平衡させるＳＳＲＴ ＭＤＡＣを含む、請求の範囲第２３項記載のブリツジ。
25. ２５．さらに、 未知インピーダンスの抵抗分を平衡させるための９０°フエーズ・シフターを含 む、請求の範囲第２３項記載のブリツジ。
26. ２６．さらに、 既知容量の外部標準コンデンサから値のずれた基準コンデンサの偏移値を決定す るための校正手段を含む、該校正手段が偏移値をメモリに伝送するためにマイク ロプロセツサと作用上結合している、 請求の範囲第２３項記載のブリツジ。
27. ２７．校正手段が外部標準コンデンサをブリツジに接続するための未知接続手段 からなり、 基準コンデンサ・スイツチがブリツジを平衡させ偏移値を発生させるために、値 のずれた基準コンデンサをトランス・タツプにスイツチする、 請求の範囲第２６項記載のブリツジ。
28. ２８．ＳＳＭＤＡＣが偏移値を得るために、少なくとも部分的にブリツジを平衡 させるために使われる、請求の範囲第２７項記載のブリツジ。
29. ２９．安定だが値のずれた基準コンデンサが、ある範囲の値を有する−セツトの 値のずれた基準コンデンサからなり．ブリツジが、公称値からの各基準コンデン サの偏移値（メモリにストアされている）を決定するための内部校正手段を有す る、請求の範囲第２３項記載のブリツジ。
30. ３０．内部校正手段が、 両極性のタツプを有するトランスと、 検出器に接続された共通モードを形成する各コンデンサから一つのターミナルに 接続されている一組の値のずれた基準コンデンサと、検出器から、ゼロからの偏 移を有する実質的にゼロの出力を発生させるためん、２以上の基準コンデンサの 他のターミナルをトランスの逆極性のタツプにスイツチするスイツチからなり、 前記偏移が基準コンデンサの比の誤差を補償するために要する修正を決める、請 求の範囲第２９項記載のブリツジ。