JPS6350133A - Start-stop synchronizing circuit - Google Patents

Abstract

PURPOSE:To contrive the miniaturization of a circuit scale by using a start bit non-detecting signal and a data synchronizing clock generation end signal, and switching the operation mode of first and second counting means, and setting the operating condition of the second counting means. CONSTITUTION:Switching of an operation mode of the first counting means 12 and the second counting means 13, and setting of the operating condition of the second counting means are executed by providing a mode switching means 10 and using a start bit non-detecting signal or a start bit detecting signal from a start bit deciding means 11, or a data synchronizing clock generation end signal from the second counting means 13, and the first counting means and the second counting means are shared both for detecting a start bit and generating a data synchronizing clock. In such a way, by using efficiently two counting means, the circuit scale can be miniaturized.

Description

【発明の詳細な説明】 〔概要〕 調歩同期回路において、モード切替手段に入力するスタ
ートビット判定手段からのスタートビット非検出信号、
スタートピント検出信号及び第２のカウント手段からの
データ同期クロック発生終子信号を用いて、第１及び第
２のカウント手段の動作モードの切替え及び第２のカウ
ント手段の動作条件の設定を行うことにより、第１及び
第２のカウント手段をスタートビット検出とデータに同
期したクロックの発生の両方に使用して回路規模の縮小
を図ったものである。[Detailed Description of the Invention] [Summary] In an asynchronous circuit, a start bit non-detection signal from a start bit determining means input to a mode switching means;
Switching the operating modes of the first and second counting means and setting the operating conditions of the second counting means using the start focus detection signal and the data synchronization clock generation terminal signal from the second counting means. Accordingly, the circuit scale is reduced by using the first and second counting means both for detecting a start bit and generating a clock synchronized with data.

〔産業上の利用分野〕[Industrial application field]

本発明は調歩同期回路の改良に関するものである。 The present invention relates to an improvement of an asynchronous circuit.

近年、パーソナルコンピュータ間の通゛信が広く行われ
る傾向にあるが、伝送方式としては大部分が非同期伝送
方式（調歩同期方式）で伝送速度は９６００ボー迄とな
っている。一方、装置の小型化の傾向がありこの調歩同
月回路もＬＳＩ化のために回路規模を小さくすることが
要求されている。In recent years, communication between personal computers has become widespread, and most of the transmission methods are asynchronous transmission methods (start-stop synchronization methods) with transmission speeds up to 9600 baud. On the other hand, there is a trend toward miniaturization of devices, and the start/stop same month circuit is also required to be made smaller in circuit scale in order to be integrated into an LSI.

〔従来の技術〕[Conventional technology]

第４図は従来例の回路図、第５図は第４図のタイムチャ
ートで、第５図ｆａｔはスタートピント検出までのタイ
ムチャート、第５図（ｂｌはスタートビット検出後から
データに同期したクロック発生までのタイムチャートを
示す。尚、第５図＋ａｔは第５図（ｂｌを拡大したもの
であり、第５図の左側の数字は第４図中の同じ数字の部
分の波形を示す。Fig. 4 is a circuit diagram of the conventional example, Fig. 5 is a time chart of Fig. 4, Fig. 5 fat is a time chart until start focus detection, Fig. 5 (bl is synchronized with data after start bit detection) A time chart until clock generation is shown. FIG. 5+at is an enlarged version of FIG. 5 (bl), and the numbers on the left side of FIG.

−ｇに、調歩同期方式では５〜９ビツトのデータの前に
０のスタートビットが１ビツト、後に１のストップビッ
トが１〜２ビツト付加されたものが送出されるので、調
歩同期回路で入力データからスタートビットを検出する
と共に、データに同期したクロック（以下、データ同期
クロックと省略する）を発生し、別の部分でこのクロッ
クを用いてデータを検出する。In the astop synchronization method, 1 start bit of 0 is added to the data of 5 to 9 bits, and 1 to 2 stop bits of 1 are added to the end of the data. A start bit is detected from the data, and a clock synchronized with the data (hereinafter abbreviated as data synchronization clock) is generated, and this clock is used in another section to detect data.

以下、第５図を参照して第４図の動作を説明する。The operation shown in FIG. 4 will be explained below with reference to FIG.

（１）　　スタートビット検出（第５図ｔａ＞参照）先
ず、第５図（ａｌ−■に示す様なデータが入力すると立
下り検出器１で立下りを検出し、この検出出力が第１．
第２のカウンタ２．３の反転ＣＬＲ端子に加えられるの
で、この２つのカウンタのクリアが解除されてカウント
動作が開始される（第５図（ａｌ−■〜■参照）。(1) Start bit detection (see Figure 5, ta>) First, when data as shown in Figure 5 (al-■) is input, a falling edge is detected by the falling detector 1, and this detection output is used as the first bit.
Since the signal is applied to the inverted CLR terminal of the second counter 2.3, the clearing of these two counters is canceled and the counting operation is started (see FIG. 5 (al-■ to ■)).

ここで、第１のカウンタ２は動作を開始すると無条件で
Ｆ（１０進法で１５を示す）までカウントするが、第２
のカウンタ３はデータがＬの時はＥＮ端子にＩＩが加え
られるのでカウント動作が行われるが、データがＨ又は
カウント値がＣ（１０進法で１２を示す）になるとＥＮ
端子がＬになってカウント動作が停止する。Here, when the first counter 2 starts its operation, it unconditionally counts up to F (indicates 15 in decimal system), but the second
When the data is L, counter 3 performs a counting operation because II is added to the EN terminal, but when the data is H or the count value becomes C (indicating 12 in decimal system), the EN
The terminal becomes L and the counting operation stops.

又、２つのカウンタの動作クロックは第５図ｆａｌ−■
に示す様にデータ同期クロックの例えば１６倍のクロッ
ク（以下、サンプリングクロックと云う）を用いるが、
これは回路規模及び精度から決められたものである。Also, the operating clocks of the two counters are shown in Figure 5 fal-■
As shown in the figure, a clock that is, for example, 16 times the data synchronization clock (hereinafter referred to as the sampling clock) is used.
This was determined based on circuit scale and accuracy.

今、第１のカウンタ２のカウント値が第５図（ａｌ−■
の前半に示す様にＦになった時に第２０カウンタ３のカ
ウント値がＣまでカウントアツプせず、例えば雑音等の
為にＥ端子にＨが加えられて第５図（ａｌ−■の前半に
示す様に８で停止したとする。Now, the count value of the first counter 2 is shown in FIG.
As shown in the first half of FIG. Assume that it stops at 8 as shown.

ここで、第１０カウンタのカウント値がＦの時に第２の
カウンタのカウント値がＣ又はそれ以上の時はスタート
ビット検出と決められているので、スタートビット判定
器４はスタートビット不検出と判定して、この判定結果
で立下り検出器１をクリアして出力を１１からしにする
ことにより第１及び第２のカウンタをクリアし、入力デ
ータの立下り待ちの状態とする（第５図（ａ）−■の中
央部分）。Here, when the count value of the 10th counter is F and the count value of the second counter is C or more, it is determined that the start bit is detected, so the start bit determiner 4 determines that the start bit is not detected. Then, with this determination result, the fall detector 1 is cleared and the output is set to 11, thereby clearing the first and second counters and entering the state of waiting for the fall of the input data (Fig. 5). (a) - central part of ■).

そして、再びデータの立下りが人力したら上記と同じく
立下り検出器１の立下り検出により第１及び第２０カウ
ンタ２及び３がカウント動作を開始して、第１のカウン
タがＦをカウントした時に第２のカウンタがＣをカウン
トしているのでスタートビット判定器４のアンド回路４
１からスタートビットを検出したとして検出出力をラン
チ回路５に加えるので、このラッチ回路は１１を出力す
る（第５図（ａｌ−■参照）。Then, when the data falls manually again, the first and 20th counters 2 and 3 start counting operations due to the falling edge detection of the falling edge detector 1 as described above, and when the first counter counts F, Since the second counter is counting C, the AND circuit 4 of the start bit judger 4
Since the start bit is detected from 1 and the detection output is applied to the launch circuit 5, this latch circuit outputs 11 (see FIG. 5 (al-2)).

（２）データ同期クロック発生（第５図ｆｂｌ参照）上
記の様に第１０カウンタのカウント値がＦで、第２のカ
ウンタのカウント値がＣの時にスタートビット判定器４
からの出力でラッチ回路５は第５図（ｂｌ−〇に示す様
にＬから１１になる。(2) Data synchronization clock generation (see Figure 5 fbl) When the count value of the 10th counter is F and the count value of the second counter is C as described above, the start bit determiner 4
The latch circuit 5 changes from L to 11 as shown in FIG.

一方、第４のカウンタ７は常時動作して、第５図ｆｂ）
−■に示す様に上記のサンプリングクロックを１６分周
したクロックをＱＤ端子より送出しているが、ラッチ回
路５の出力が微分回路９を介してＣＬＲ端子に加えられ
るので第５図（ｂｌ−■に示す様にクリアが解除されて
再度カウント動作を開始し、アンド回路８を通って第５
図（ｂ）−■に示す様なデータ同期クロックが送出され
る。On the other hand, the fourth counter 7 is constantly operating, and the fourth counter 7 is constantly operating.
As shown in -■, a clock obtained by dividing the above sampling clock by 16 is sent from the QD terminal, but since the output of the latch circuit 5 is applied to the CLR terminal via the differentiating circuit 9, as shown in Fig. 5 (bl- As shown in ■, the clearing is canceled and the counting operation starts again, and the fifth
A data synchronization clock as shown in Figure (b)-■ is sent out.

又、第３のカウンタ６の反転し端子にラッチ回路５から
の出力が加えられるので、データ数の補数（例えば、デ
ータ数が８の時はその補数の７）がロードされると共に
、第４０カウンタの口。端子の出力が反転されて第３の
カウンタ６のＣＫ端子に加えられるのでカウントアツプ
し、カウント値がＦになった時にＣＩ？端子の出力を２
度反転してランチ回路５に加えてランチ回路の出力をク
リアしてアンド回路８をオフにする（第５図（ｂｌ−■
、■。Also, since the output from the latch circuit 5 is added to the inverted terminal of the third counter 6, the complement of the data number (for example, when the data number is 8, the complement of 7) is loaded, and the 40th counter mouth of the counter. The output of the terminal is inverted and added to the CK terminal of the third counter 6, so it counts up, and when the count value reaches F, CI? 2 terminal outputs
In addition to the launch circuit 5, the output of the launch circuit is cleared and the AND circuit 8 is turned off (Fig. 5 (bl-■
,■.

■参照）。■Reference).

このランチ回路の出力５はデータの間だけＨになるので
キャラクタウィンドと云われ、第５図（ｂ］−■、■に
示す様にこの間だけデータ同期クロックが送出されるの
で、これを用いてデータを取出すことができる。Since the output 5 of this launch circuit becomes H only during the data period, it is called a character window, and as shown in Figure 5(b)-■ and ■, the data synchronization clock is sent only during this period. Data can be retrieved.

（発明が解決しようとする問題点〕 ここで、この回路のＢＣ値（Ｂａ５ｉｃ　Ｃｅ１ｌ値と
云い、ＩＢＣ値はトランジスタ１個に対応し９回路規模
の大きさを示す値である）は立下り検出器、ランチ回路
、微分回路で約３２．カウンタが１８０で合計約２１０
となり、約２１０個のトランジスタを使用した回路に相
当する。(Problem to be solved by the invention) Here, the BC value of this circuit (called the Ba5ic Ce1l value; the IBC value corresponds to one transistor and is a value indicating the size of 9 circuits) is detected by falling edge detection. Approximately 32 for the counter, launch circuit, and differential circuit.The counter is 180, totaling approximately 210.
This corresponds to a circuit using approximately 210 transistors.

しかし、回路をＬＳＩ化する際には１つのパッケージの
中にできるだけ多くの機能を含ませることが要求される
ので、ＢＣ値をより小さな値にしなければならない。即
ち、回路規模を小さくしなシナればならないと云う問題
点がある。However, when converting a circuit into an LSI, it is required to include as many functions as possible in one package, so the BC value must be made smaller. That is, there is a problem in that the circuit scale must be reduced.

〔問題点を解決する為の手段〕[Means for solving problems]

上記の問題点は第１図に示す様に、入力データの立下り
を検出した時は立下り検出信号を出力すると共に、人力
するスタートビット非検出信号又はスタートビット検出
信号又はデータ同期クロック発生終了信号に対応してス
タートビットの検出状態を示すＳモード及びデータに同
期したクロックの発生状態を示すＤモードの状態を変化
して出力するモード切替手段１０と、該モード切替手段
よりの立下り検出信号で初期値より特定カウント値まで
のカウント動作を繰り返し、該特定カウント値に対応す
る特定信号と入力するクロックをＮ分周した該データに
同期したクロックとを出力する第１のカウント手段１２
と、該第１のカウント手段よりの特定信号を送出すると
共に、該特定カウント値と該第２のカウント手段よりの
カウント値とが定められた条件を満足した時は該入力デ
ータからスタートビットを検出したことを示すスタート
ビット検出信号を、満足しない時はスタートビット非検
出信号を送出するスタートビット判定手段１１と、該モ
ード切替手段よりのＳモードがＨの時は入力する反転デ
ータの状態に対応しながら初期値よりカウント動作して
得たカウント値を送出し、ＤモードがＨの時はデータ数
の補数値から該特定信号が加えられる度にカウント動作
をして、指定カウント値と特定信号が一致した時に該デ
ータ同期クロック発生終了信号を送出する第２のカウン
ト手段１３とから構成された本発明の調歩同期回路によ
り解決される。As shown in Figure 1, the above problem is that when a falling edge of input data is detected, a falling detection signal is output, and the manual start bit non-detection signal, start bit detection signal, or data synchronization clock generation ends. A mode switching means 10 for changing and outputting an S mode indicating a detection state of a start bit and a D mode indicating a generation state of a clock synchronized with data in response to a signal, and falling detection from the mode switching means. A first counting means 12 that repeats a counting operation from an initial value to a specific count value using a signal, and outputs a specific signal corresponding to the specific count value and a clock synchronized with the data obtained by dividing the input clock by N.
and transmitting a specific signal from the first counting means, and when the specific count value and the count value from the second counting means satisfy a predetermined condition, a start bit is sent from the input data. A start bit determination means 11 which sends out a start bit non-detection signal when the start bit detection signal indicating that the start bit has been detected is not satisfied, and a state of the inverted data to be input when the S mode from the mode switching means is H. While responding, the count value obtained by counting from the initial value is sent out, and when the D mode is H, the count operation is performed from the complementary value of the number of data every time the specific signal is added, and the count value is identified as the specified count value. This problem is solved by the start-stop synchronization circuit of the present invention, which is comprised of a second counting means 13 which sends out the data synchronization clock generation completion signal when the signals match.

〔作用〕[Effect]

本発明はモード切替手段１つを設けてスタートビット判
定手段１１からのスタートビット非検出信号又はスター
トビット検出信号又は第２のカウント手段１３からのデ
ータ同期クロック発止終了信号を用いて、第１のカウン
ト手段１２及び第２のカウント手段１３の動作モードの
切替え及び第２のカウント手段の動作条件設定を行って
、第１のカウント手段と第２のカウント手段とをスター
トビット検出とデータ同期クロック発生とに共用するこ
とにより、２つのカウント・手段を効率的に使用して回
路規模を縮小した。The present invention provides one mode switching means and uses the start bit non-detection signal or start bit detection signal from the start bit determining means 11 or the data synchronization clock start end signal from the second counting means 13 to The operation modes of the counting means 12 and the second counting means 13 are switched, and the operating conditions of the second counting means are set. By sharing both the counting means with the generating one, the two counting means can be used efficiently and the circuit scale can be reduced.

〔実施例〕〔Example〕

第２図は本発明の実施例の回路図、第３図は第２図の動
作説明図で、第３図（ａｌは状Ｇ遷移図、第３図山１は
スタートビット未検出の場合のタイムチャート、第３図
（Ｃ）と第３図（ｄ）はスタートビット検出からデータ
同期クロックの発生終了までのタイムチャートで、第３
図中の左側の数字は第２図中の同じ数字の部分の波形を
示す。FIG. 2 is a circuit diagram of an embodiment of the present invention, FIG. 3 is an explanatory diagram of the operation of FIG. 2, and FIG. The time charts, Figures 3(C) and 3(d) are time charts from the detection of the start bit to the end of generation of the data synchronization clock.
The numbers on the left side of the figure indicate the waveforms of the portions with the same numbers in FIG.

又、立下り検出器器１０１．オア回路１０２．入力反転
付きノア回路１０３．ランチ回路１０４．入カ一部反転
付きアンド回路１０５．アンド回路１０６はモード切替
手段ｌＯ、フリフプフロフプＩ１１．入カ一部反転付き
アンド回路１１２．入カ一部反転付きナンド回路１１３
．アンド回路１１４はスタートビット判定手段ｔｉ、第
１のカウンタ１２１．アンド回路１２２は第１のカウン
ト手段１２、セレクタ１３１．インバータ１３２．第２
のカウンタ１３３．ナンド回路１３４は第２のカウント
手段１３の構成部分を示す。Also, a falling detector 101. OR circuit 102. NOR circuit with input inversion 103. Launch circuit 104. AND circuit with input partial inversion 105. AND circuit 106 includes mode switching means lO, flipflop I11. AND circuit with input partial inversion 112. NAND circuit 113 with input partial inversion
．． The AND circuit 114 includes a start bit determining means ti, a first counter 121 . The AND circuit 122 includes the first counting means 12, the selector 131. Inverter 132. Second
counter 133. A NAND circuit 134 represents a component of the second counting means 13.

以下、従来例と同じ＜ＣＫ端子に加えられるカウンタは
第３図（ｂ）〜（ｄ）に示す様にデータ同期クロックの
１６倍として、第３図を参照して第２図の動作を説明す
る。Below, the operation in Figure 2 will be explained with reference to Figure 3, assuming that the counter applied to the CK terminal is 16 times the data synchronization clock as shown in Figures 3 (b) to (d), which is the same as in the conventional example. do.

第３図（８１において、丸の中の２つの数字のうち左側
はスタートビットの検出状態を示すＳモードの状態、右
側はデータ同期クロックの発生状態を示すＤモードの状
態を示すが、何れもｌは動作状態に、０は未動作の状態
あることを示す。Figure 3 (In 81, of the two numbers in the circle, the left side indicates the S mode state indicating the start bit detection state, and the right side indicates the D mode state indicating the data synchronization clock generation state. 1 indicates an active state, and 0 indicates an inactive state.

００：Ｓモード、Ｄモード共に０で入力データ中の立下
りを監視している状態を示す、。00: 0 in both S mode and D mode, indicating a state in which the falling edge of input data is monitored.

ｌＯ：データ中の立下りを検出してＳモードを１にして
これがスタートビットか否かを判定し、スタートビット
でないと判定すれば、００に戻って入力データの立下り
を監視する。しかし、スタートピントと判定すれば次の
ステップに移行する。lO: Detects a falling edge in the data, sets the S mode to 1, and determines whether or not this is a start bit. If it is determined that it is not a start bit, returns to 00 and monitors the falling edge of input data. However, if it is determined that the starting focus is reached, the process moves to the next step.

この状態はスタートピント検出中のため、未だデータ同
期クロ７りは発生できないのでＤモードは０である。In this state, the start focus is being detected, so data synchronization cannot be generated yet, so the D mode is 0.

Ｏｌニスタートビットを検出したのでＳモードを０にす
る代りに、Ｄモードを１にしてデータに同期したクロッ
クを発生する状態にあることを示す。Since the Olini start bit is detected, instead of setting the S mode to 0, the D mode is set to 1 to indicate that a clock synchronized with data is generated.

ここで、Ｄモードはｌキャラクタ（前記の様に５〜９ビ
ツト）の間だけｌとなってデータ同期クロックが発生さ
れるが、その後は再び００となって次のデータの入力に
備える。Here, in the D mode, the data synchronization clock is set to 1 during 1 character (5 to 9 bits as described above) and a data synchronization clock is generated, but after that it becomes 00 again in preparation for inputting the next data.

次に、第３図（ｂ）〜（ｄ）を用いてより詳細に第２図
の動作を説明する。Next, the operation shown in FIG. 2 will be explained in more detail using FIGS. 3(b) to 3(d).

（１）　　スタートビット未検出（第３図（ｂ）参照）
第３図（ｂｌ−■の前半に示す入力データ中のしを立、
下り検出器１０１で検出すると、この検出器の端子Ｑの
出力がＬからＨになるがランチ回路１０４の出力はＬな
ので、入カ一部反転付きアンド回路１０５は１１を、ア
ンド回路１０６はＬを出力する。(1) Start bit not detected (see Figure 3(b))
Figure 3 (marking the input data shown in the first half of bl-■,
When detected by the downstream detector 101, the output of the terminal Q of this detector changes from L to H, but the output of the launch circuit 104 is L, so the AND circuit 105 with input partial inversion changes 11, and the AND circuit 106 changes to L. Output.

そこで、ＩＩを１．Ｌを０とするとＳモードがｌ。Therefore, we changed II to 1. When L is 0, S mode is l.

Ｄモードが０になって１０モードに移行すると共に、ナ
ンド回路１０２よりＬが第１のカウンタ１２１の反転り
端子と第２のカウンタ１３３の反転ＣＬＲ端子に加えら
れる（第３図（ｂｌ−■、■前半参照）。When the D mode becomes 0 and shifts to the 10 mode, L is applied from the NAND circuit 102 to the inverted terminal of the first counter 121 and the inverted CLR terminal of the second counter 133 (see FIG. , ■Refer to the first half).

そこで、第１のカウンタは０がロードされて。Therefore, the first counter is loaded with 0.

第２のカウンタはクリアされて０からカウント動作を開
始し、第１のカウンタは０からＦまでを繰り返しカウン
トするが、第２のカウンタシ１５でストップしたとする
（第３図（ｂｌ−■、■参照）。The second counter is cleared and starts counting from 0, and the first counter repeatedly counts from 0 to F, but it is assumed that the second counter stops at 15 (Figure 3 (bl-■, ■Reference).

これは上記の様にデータが１１になるとインバータ１４
．セレクタ１３１を介して第２のカウンタのイネーブル
端子（Ｅ端子）にＬが加わりカウント動作が停止する為
である。As shown above, when the data becomes 11, the inverter 14
．． This is because L is applied to the enable terminal (E terminal) of the second counter via the selector 131 and the counting operation is stopped.

尚、第１のカウンタのカウント値がＰの時に第２のカウ
ンタのカウント値がＣ以下の時は前記の様にスタートビ
ット未検出としているので、第３図（ｂ）−■、■の場
合は第１のカウンタのＲＣ端子からキャリーが送出され
てキャリー検出２３　ｉｌｌの出力は第３図（ｂ）−■
に示す様にＨになるが、第２のカウンタのＱ端子の出力
は第３図（ｂｌ−■に示す様にＬのままなので入カ一部
反転付きナンド回路１１３の出力は第３図世）−■に示
す様にＬになり、これが入力反転付きノア回路１０３を
介して立下り検出器の反転ＣＬＲ端子に加えられて立下
り検出器をクリアして初期状態に戻す。Note that when the count value of the first counter is P and the count value of the second counter is less than C, it is assumed that the start bit is not detected as described above, so in the case of ■ and ■ in Figure 3 (b) A carry is sent from the RC terminal of the first counter and the carry is detected 23 The output of ill is shown in Fig. 3(b)-■
However, the output of the Q terminal of the second counter remains L as shown in Figure 3 (BL-■), so the output of the NAND circuit 113 with input partial inversion becomes H as shown in Figure 3. )-- becomes L as shown in (3), and this is applied to the inverted CLR terminal of the fall detector via the NOR circuit 103 with input inversion, clearing the fall detector and returning it to the initial state.

そこで、入カ一部反転付きアンド回路１０５の出力、即
ちＳモードは１から０になり第３図（ａｌの０Ｏの状態
に戻る。Therefore, the output of the AND circuit 105 with input partial inversion, that is, the S mode changes from 1 to 0 and returns to the 0O state of FIG. 3 (al).

（２）　　スタートビット検出後にデータ同期クロック
を発生、　（第３図（Ｃ）、　（ｄ）参照、但し第３図
（Ｃ）−■のＢ−Ｄに対応する部分が省略） （１）項で説明した様に入力データの立下りを立下り検
出器１０１で検出した時に入カ一部反転付きアンド回路
１０５の出力は１１に、アンド回路１０６の出力はＬに
なって１０モードに移行すると共に、ナンド回路１０２
よりのＬの出力で第１及び第２の力。(2) Generate a data synchronization clock after detecting the start bit (See Figure 3 (C) and (d), however, the portion corresponding to B-D in Figure 3 (C)-■ is omitted) Item (1) As explained above, when the falling edge of the input data is detected by the falling edge detector 101, the output of the AND circuit 105 with input partial inversion becomes 11, the output of the AND circuit 106 becomes L, and the mode shifts to 10 mode. Along with this, the NAND circuit 102
The first and second forces at the output of L.

ウンタはＯからカウント動作を開始し、前者のカウント
値がＦになった時に後者のそれがＣ又はそれ以上になっ
てスタートビット検出となる−（第３図（Ｃ）−■〜■
参照）。The counter starts counting from O, and when the count value of the former reaches F, the count value of the latter becomes C or more, and the start bit is detected - (Figure 3 (C) - ■ ~ ■
reference).

尚、データ中のＬの部分に雑音が入って一時。In addition, there was a temporary noise in the L part of the data.

ＩＩになると、その間は上記の様に第２のカウンタ１３
３のＥ端子がＬとなってカランた動作が停止する為にカ
ウント値３，７が長くなる。When it reaches II, the second counter 13 is used as described above.
Since the E terminal of 3 becomes L and the clicking operation stops, the count values 3 and 7 become longer.

ここで、スタートビット検出の時はキャリー検出３１１
　Ｌ及び第２のカウンタ１３３のＱ端子からのＨがアン
ド回路１１４を介してラッチ回路１０４と。Here, when detecting the start bit, carry detection 311
L and H from the Q terminal of the second counter 133 are connected to the latch circuit 104 via the AND circuit 114.

インパーク１３２を介して第２のカウンタ１３３の反転
り端子とにＩＩが加えられる。そこで、ラッチ回路１０
４の出力が１１になるのでアンド回路１０６の出力が１
１になってＤモードは１となるが、人カ一部反転付きア
ンド回路１０５はオフとなって出力がしになりＳモード
は０となって第３図（ａ）の０１のモードに移行する（
第３図（ｃ）−■、■、■、［相］、■後半参照）。II is applied to the inverted terminal of the second counter 133 via the impark 132 . Therefore, the latch circuit 10
Since the output of 4 becomes 11, the output of AND circuit 106 becomes 1.
1 and the D mode becomes 1, but the AND circuit 105 with partial inversion of the human power is turned off and the output becomes low, and the S mode becomes 0 and shifts to the mode 01 in Fig. 3(a). do(
(See the second half of Figure 3(c) - ■, ■, ■, [phase], ■).

又、第２のカウンタ１３３はＤ端子にデータ数が例えば
６の補数Ａがロー　ドされると共に、セレクタ１３１が
ＳモードからＤモードにセレクトされてアンド回路１１
２の出力（第１図中の特定信号）が第２のカウンタのＥ
端子に加えられるので、このカウンタは第１のカウンタ
１２１のカウントアツプがＦになった時だけ、即ちキャ
リーが送出された時だけカウントアツプする（第３図（
Ｃ）−■参照）。Further, the second counter 133 has the data number, for example, 6's complement A, loaded into the D terminal, and the selector 131 is selected from the S mode to the D mode, and the AND circuit 11
The output of 2 (specific signal in Figure 1) is the E of the second counter.
This counter counts up only when the count-up of the first counter 121 reaches F, that is, when a carry is sent out (see FIG. 3).
C) - see ).

即ち、第１のカウンタ１２１からキャリーが送出される
毎に第２のカウンタ１３３はカウントアツプするが、こ
れはサンプリングクロックのＩ／１６のクロックでカウ
ント動作することになる。又、第１のカウンタ１２１の
ＱＤ端子からサンプリングクロックの１７１６のクロッ
クがＤモード１でオンになったアンド回路１２２を介し
て出力される（第３図（Ｃ１−■参照）。That is, each time a carry is sent out from the first counter 121, the second counter 133 counts up, and this counts with the sampling clock I/16. Further, the sampling clock 1716 is outputted from the QD terminal of the first counter 121 via the AND circuit 122 which is turned on in D mode 1 (see FIG. 3 (C1-■)).

そして、第２のカウンタ１３３のカウント値がＡからＦ
までカウントアツプして第１及び第２のカウンタのカウ
ント値が共にＦになると、第３図（ｄ）−〇に示す様に
ノア回路１３４からのしの出力でランチ回路１０４がク
リアされてＨからＬになるので、アンド回路１０６の出
力がＬとなりＤモードが０となり、第１のカウンタ１２
１からのデータに同期したクロックの送出も停止する（
第３図（ｄｌ−＠、　＠ｌ。Then, the count value of the second counter 133 changes from A to F.
When the count value of the first and second counters both reaches F, the launch circuit 104 is cleared by the next output from the NOR circuit 134 and becomes H, as shown in FIG. 3(d)-0. Since the output of the AND circuit 106 becomes L and the D mode becomes 0, the first counter 12
It also stops sending out the clock synchronized with the data from 1 (
Figure 3 (dl-@, @l.

＠参照）。@reference).

即ち、データの範囲だけデータに同期したクロックが送
出されて従来と同じ機能を持つが、この回路のＢＣ値を
求めるとカウンタが２個で約８０．モード切替手段１０
が立下り検出器、ランチ回路で約１０、ゲート及びイン
パークが１０個で約２０となり、合計すると約１１０と
なり従来例の約２とな回路規４莫がＮ宿小した。In other words, a clock synchronized with the data is sent out within the data range and has the same function as the conventional one, but when calculating the BC value of this circuit, it is approximately 80. Mode switching means 10
The falling detector and launch circuit are about 10, and the gate and impark are about 10, making it about 20, and the total is about 110, which is about 2 in the conventional example, but the circuit rule is 4 times smaller than N.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明した様に本発明によれば、回路規模を縮
小することができると云う効果がある。As explained in detail above, according to the present invention, there is an effect that the circuit scale can be reduced.

これより、この回路のＬＳＩ化が容易となる。This makes it easier to incorporate this circuit into an LSI.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の原理ブロック図、 第２図は本発明の実施例の回路図、 第３図は第２図の動作説明図、 第４図は従来例の回路図、 第５図は第４図のタイムチャートを示す。 図において、 １０はモード切替手段、 １１はスタートビット判定手段、 １２は第１のカウンタ手段、 １３は第２のカウント手段、 １０１は立下り検出器、 １０４はラッチ回路、 １２１は第１のカウンタ、 FIG. 1 is a block diagram of the principle of the present invention. FIG. 2 is a circuit diagram of an embodiment of the present invention, Figure 3 is an explanatory diagram of the operation of Figure 2; Figure 4 is a circuit diagram of a conventional example. FIG. 5 shows the time chart of FIG. In the figure, 10 is a mode switching means; 11 is a start bit determining means; 12 is a first counter means; 13 is a second counting means; 101 is a falling detector; 104 is a latch circuit; 121 is a first counter;

Claims (1)

【特許請求の範囲】 入力データの立下りを検出した時は立下り検出信号を出
力すると共に、入力するスタートビット非検出信号又は
スタートビット検出信号又はデータ同期クロック発生終
了信号に対応してスタートビットの検出状態を示すＳモ
ード及びデータに同期したクロックの発生状態を示すＤ
モードの状態を変化して出力するモード切替手段（１０
）と、該モード切替手段よりの立下り検出信号で初期値
より特定カウント値までのカウント動作を繰り返し、該
特定カウント値に対応する特定信号と入力するクロック
をＮ分周して該データに同期したクロックとを出力する
第１のカウント手段（１２）と、該第１のカウント手段
（１２）よりの特定信号を送出すると共に、該特定カウ
ント値と該第２のカウント手段（１３）よりのカウント
値とが定められた条件を満足した時は該入力データから
スタートビットを検出したことを示すスタートビット検
出信号を、満足しない時はスタートビット非検出信号を
送出するスタートビット判定手段（１１）と、 該モード切替手段よりのＳモードがＨの時は入力する反
転データの状態に対応しながら初期値よりカウント動作
して得たカウント値を送出し、ＤモードがＨの時はデー
タ数の補数値から該特定信号が加えられる度にカウント
動作をして、指定カウント値と特定信号が一致した時に
該データ同期クロック発生終了信号を送出する第２のカ
ウント手段（１３）とから構成されたことを特徴とする
調歩同期回路。[Claims] When a falling edge of input data is detected, a falling edge detection signal is output, and a start bit is output in response to an input start bit non-detection signal, start bit detection signal, or data synchronization clock generation end signal. S mode indicates the detection state of the data, and D indicates the generation state of the clock synchronized with the data.
Mode switching means (10
), the counting operation is repeated from the initial value to a specific count value using the falling detection signal from the mode switching means, and the specific signal corresponding to the specific count value and the input clock are divided by N and synchronized with the data. a first counting means (12) that outputs a clock that has been counted and a specific signal from the first counting means (12), and a first counting means (12) that outputs a clock that has been counted, and a specific signal from the first counting means (12); Start bit determination means (11) for transmitting a start bit detection signal indicating that a start bit has been detected from the input data when the count value satisfies a predetermined condition; and for transmitting a start bit non-detection signal when the count value is not satisfied. When the S mode from the mode switching means is H, the count value obtained by counting from the initial value is sent out while corresponding to the state of the input inverted data, and when the D mode is H, the count value obtained by counting from the initial value is sent out. A second counting means (13) performs a counting operation every time the specified signal is added from the complement value, and sends out the data synchronization clock generation end signal when the specified count value and the specified signal match. An asynchronous circuit characterized by: