JPS6350122A - A/d and d/a converters - Google Patents
A/d and d/a convertersInfo
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- JPS6350122A JPS6350122A JP19343386A JP19343386A JPS6350122A JP S6350122 A JPS6350122 A JP S6350122A JP 19343386 A JP19343386 A JP 19343386A JP 19343386 A JP19343386 A JP 19343386A JP S6350122 A JPS6350122 A JP S6350122A
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- 230000007257 malfunction Effects 0.000 abstract description 11
- 230000035939 shock Effects 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
A/DコンバータとD/Aコンバータとを1チツプにt
i 成するA/D、D/Aコンバータにおいて、アナロ
グ信号の入出力部に信号路切断のスイッチを設け、該ス
イッチを電源投入時の一定時間のみ動作させる制御回路
を具えることにより、電源投入時の種々の誤動作を防止
しようとするもの。[Detailed Description of the Invention] [Summary] An A/D converter and a D/A converter are integrated into one chip.
In the A/D and D/A converters that make up the i. This is intended to prevent various malfunctions at times.
本発明はアナログ信号をディジタル信号に変換するA/
Dコンバータ及びその逆変換のD/Aコンバークを1チ
ツプに構成するA/D、D/Aコンバータの回路構成に
関する。The present invention is an A/
The present invention relates to a circuit configuration of an A/D and D/A converter that includes a D converter and its inverse D/A converter on one chip.
A/D、D/Aコンバータとしては、電源投入時に発生
するノイズにより、自分が誤動作したり、外部回路に障
害を引き起こしたりすることのないことが望まれている
。It is desired that A/D and D/A converters do not malfunction themselves or cause trouble in external circuits due to noise generated when power is turned on.
従来の1チップA/D、D/Aコンバータの回路を第3
図に示す。 該回路のA/Dコンバータ部1では、アナ
ログ入力信号が増幅器12で適当に増幅されたのち、コ
ーグ13で符号化されディジク生信号に変換されて出力
される。The circuit of the conventional 1-chip A/D and D/A converter is
As shown in the figure. In the A/D converter section 1 of the circuit, an analog input signal is suitably amplified by an amplifier 12, then encoded by a KOG 13, converted into a DIGIC raw signal, and output.
D/Aコンバータ部2では、ディジタル入力信号がデコ
ーダ22でアナログ信号に変換されたのち増幅器23で
増幅され出力される。In the D/A converter section 2, a digital input signal is converted into an analog signal by a decoder 22, and then amplified by an amplifier 23 and output.
A/Dコンバータ部1、D/Aコンバータ部2の何れも
、信号形式の変換器とアナログ信号の増幅器の回路のみ
で構成され、電源投入時を考慮した回路は備えていない
。Both the A/D converter section 1 and the D/A converter section 2 are configured only with a signal format converter and an analog signal amplifier circuit, and are not provided with a circuit that takes into consideration the power-up time.
その為、A/Dコンバータ部1ではアナログ入力に電源
投入時のショックノイズが入リコーダ13が誤動作した
り障害を引き起こす原因となっており、また、D/Aコ
ンバータ部2では電源投入時にデコーダ22から出るノ
イズで外部回路を誤動作させたり、障害を引き起こす原
因となっている。Therefore, in the A/D converter section 1, the shock noise when the power is turned on is input to the analog input, causing the recorder 13 to malfunction or cause a failure. The noise emitted from the device can cause external circuits to malfunction or cause failures.
これらの問題点は、第1図に示すごとく、A/Dコンバ
ータ部1ではそのアナログ信号の入力回路に、D/Aコ
ンバータ部2ではアナログ信号の出力回路に、それぞれ
アナログ信号の伝送路を切断する簡単なスイッチ11.
21と該スイッチの動作を制御する制御回路3からなる
ミュート回路を設けることによって解決される。As shown in Figure 1, these problems are caused by cutting off the analog signal transmission path in the analog signal input circuit of the A/D converter section 1 and in the analog signal output circuit of the D/A converter section 2. Simple switch 11.
21 and a control circuit 3 for controlling the operation of the switch.
(作用〕
アナログ信号の伝送路を切断するスイッチ11゜21が
、A/Dコンバータではアナログ信号の入力回路に、D
/Aコンバータではアナログ信号の出力回路にそれぞれ
設けられ、且つ該スイッチ11゜21は、電源投入時の
一定時間のみ動作させる制御回路3を有するので、電源
投入時のショックノイズが原因で引き起こす種々の誤動
作を防ぐことが出来て問題は解決される。(Function) In the A/D converter, the switches 11 and 21 that cut off the analog signal transmission path are connected to the analog signal input circuit.
/A converter is provided in each analog signal output circuit, and the switches 11 and 21 have a control circuit 3 that operates only for a certain period of time when the power is turned on. The problem can be solved by preventing malfunctions.
第2図は本発明の実施例の1チップA/D、D/Aコン
バータの構成を示す回路図である。FIG. 2 is a circuit diagram showing the configuration of a one-chip A/D, D/A converter according to an embodiment of the present invention.
図の11および21は、電界効果トランジスタ(FET
)を用いた簡易な電子スイッチであり、3は時定数CR
により電子スイッチ11.21のFETのゲートに供給
する直流電圧を制御する時定数制御回路である。11 and 21 in the figure are field effect transistors (FETs).
), 3 is a time constant CR
This is a time constant control circuit that controls the DC voltage supplied to the gate of the FET of the electronic switch 11.21.
A/Dコンバータ部1では、電源投入時、端子Aの電位
が、時定数制御回路3により一定時間低く保たれ、PE
Tスイッチェ1のゲート電圧がLOWの状態になると、
アナログ信号の入力回路は切断される。In the A/D converter section 1, when the power is turned on, the potential of the terminal A is kept low for a certain period of time by the time constant control circuit 3, and the PE
When the gate voltage of T-switcher 1 becomes LOW,
The analog signal input circuit is disconnected.
一定時間後、時定数回路のCが充電され端子への電位が
高くなって、FETスイッチ11のゲート電圧が旧G)
Iの状態になると、アナログ信号の入力回路は接続され
、アナログ信号が人力される。After a certain period of time, C of the time constant circuit is charged and the potential to the terminal becomes high, and the gate voltage of the FET switch 11 becomes the old G)
When in state I, the analog signal input circuit is connected and the analog signal is input manually.
D/Aコンバータ部2では、電源投入時、同様に時定数
制御回路3により一定時間、FETスイッチ21がアナ
ログ信号の出力回路を切断する。In the D/A converter section 2, when the power is turned on, the FET switch 21 similarly cuts off the analog signal output circuit for a certain period of time by the time constant control circuit 3.
上記のアナログ信号の入出力回路の切断される時間は、
時定数制御回路3の時定数Cl?の値を変えることによ
って自由に設定できる。The disconnection time of the above analog signal input/output circuit is:
Time constant Cl of time constant control circuit 3? It can be freely set by changing the value of .
従って、本発明の実施例では、A/Dコンバータ部1は
、時定数の制御回路3とFETスイッチ11により、電
源投入時のノイズによるコーグ13の誤動作を防ぐこと
が出来るし、また、D/Aコンバータ部2は、時定数の
制御回路3とFETスイ・7チ21により、電源投入時
に自分のデコーダ22が発生するノイズにより、外部回
路に誤動作を起こすことを防止できる。Therefore, in the embodiment of the present invention, the A/D converter section 1 can prevent the malfunction of the Korg 13 due to noise when the power is turned on, by using the time constant control circuit 3 and the FET switch 11, and The A converter section 2 can prevent malfunctions in external circuits due to noise generated by its own decoder 22 when the power is turned on, using the time constant control circuit 3 and the FET switch 21.
以上説明した如く、本発明によれば、電源投入時のショ
ックノイズによるA/D、D/Aコンバータ自身の誤動
作や、外部回路に誤動作を起こさせることを防ぐ効果が
ある。As described above, the present invention has the effect of preventing malfunctions of the A/D and D/A converters themselves and malfunctions of external circuits due to shock noise when power is turned on.
第1図は本発明のA/DSD/Aコンバータの構成を示
す原理図、
第2図は本発明の実施例のA/D、D/Aコンバータの
構成を示すブロック図、
第3図は従来例のA/D、D/Aコンバータのブロック
図である。
第1図、第2図において、
1はA/Dコンバータ部、
11はスイッチ、
2はD/Aコンバータ部・
21はスイッチ、
3は制御回路である。FIG. 1 is a principle diagram showing the configuration of an A/DSD/A converter according to the present invention, FIG. 2 is a block diagram showing the configuration of an A/D and D/A converter according to an embodiment of the present invention, and FIG. 3 is a conventional diagram. FIG. 2 is a block diagram of an example A/D, D/A converter. 1 and 2, 1 is an A/D converter section, 11 is a switch, 2 is a D/A converter section, 21 is a switch, and 3 is a control circuit.
Claims (1)
ータ(1)とディジタル符号をアナログ信号に変換する
D/Aコンバータ(2)を1チップに構成したA/D、
D/Aコンバータにおいて、前記A/Dコンバータ(1
)のアナログ信号の入力部および前記D/Aコンバータ
(2)のアナログ信号の出力部にそれぞれ信号路を切断
するスイッチ(11、21)を設け、該スイッチ(11
、21)を電源投入時のみ動作させる制御回路(3)を
具えることを特徴とするA/D、D/Aコンバータ。An A/D in which an A/D converter (1) that converts an analog signal to a digital code and a D/A converter (2) that converts a digital code to an analog signal are configured in one chip.
In the D/A converter, the A/D converter (1
) and an analog signal output section of the D/A converter (2) are provided with switches (11, 21) for cutting off signal paths, respectively.
, 21) only when the power is turned on.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19343386A JPS6350122A (en) | 1986-08-19 | 1986-08-19 | A/d and d/a converters |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19343386A JPS6350122A (en) | 1986-08-19 | 1986-08-19 | A/d and d/a converters |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6350122A true JPS6350122A (en) | 1988-03-03 |
Family
ID=16307899
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19343386A Pending JPS6350122A (en) | 1986-08-19 | 1986-08-19 | A/d and d/a converters |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6350122A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02174422A (en) * | 1988-12-27 | 1990-07-05 | Mitsubishi Electric Corp | Signal processor |
JPH0575455A (en) * | 1991-01-31 | 1993-03-26 | Crystal Semiconductor Corp | Shutdown of digital/analog converter in state of low electric power supply |
-
1986
- 1986-08-19 JP JP19343386A patent/JPS6350122A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02174422A (en) * | 1988-12-27 | 1990-07-05 | Mitsubishi Electric Corp | Signal processor |
JPH0575455A (en) * | 1991-01-31 | 1993-03-26 | Crystal Semiconductor Corp | Shutdown of digital/analog converter in state of low electric power supply |
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