JPS634995B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はフアクシミリの記録装置等に適用され
る記録制御方式に関する。

近年のフアクシミリ装置では、印字手段として
感熱ヘツドが賞用されており、このヘツドは例え
ば第１図のような構成となつている。この第１図
のものは説明の便宜上１ラインを40ドツトで構成
するものとした場合であり、１列に配置された40
個の発熱素子R₁〜R₄₀がm₁〜m₁₀を共通選択端子
とする各４個ずつの10個のブロツクに分割され、
且つ、この10個のブロツクがna₁〜na₄及びnb₁〜
nb₄をそれぞれの記録入力端子とする２つの群
G₁，G₂に分割されている。

斯るヘツドを使用して記録を行なうには、第１
群G₁のブロツクに対応する記録信号を入力端子
na₁〜na₄に、第２群G₂のブロツクに対応する記
録信号を入力端子nb₁〜nb₄に夫々４ビツトずつパ
ラレルに印加して行くと共に、選択端子m₁〜m₁₀
には最初にm₁とm₆、次にm₂とm₇、その次にm₃
とm₈と云うように各群から１ブロツクずつ選択
した２つのブロツクに同時に選択信号を印加して
行けば良い訳である。即ち、この場合は４ビツ
ト／１ブロツクの記録動作を２ブロツクずつ５回
行なうことによつて１ライン分の記録が終了する
から、第１図のヘツドを群分割せず１ブロツクず
つ10回記録動作を行なう場合に比べて記録時間が
１／２で済むことになる。

しかし、第１図のヘツドと直交する方向に紙送
り中の記録紙に、上述の方法によつて記録を行な
うと、ヘツドの各ブロツクによる記録跡は第２図
ａのようになり、二つの群間での記録間隔d₀が各
群内での記録間隔d₁に比べて非常に大きくなる。
このため、横方向のラインが上記間隔d₀の部分で
切断されたようになり、連続した１本の線と見な
すことができなくなる。

そこで、これに代る方法として、特開昭55−
158774号公報に示されるように第１図の選択端子
m₁〜m₁₀に最初はm₁とm₁₀、次にm₂とm₉、その
次にm₃とm₈と云うように、各群でのブロツク選
択順序が互いに逆方向になるように選択信号を印
加して行く方法が提案されている。

この方法に依れば、各ブロツクによる記録跡は
第２図ｂのようになり、従つて、２群間に実質的
な記録間隔が生じないことになる。しかし、その
反面、各群でのブロツク選択順序が逆方向となつ
ているから、それに合せて、入力端のna₁〜na₄に
は第１群G₁の左端のブロツクに対応する記録信
号から印加して行くのに対して、nb₁〜nb₄には第
２群G₂の右端のブロツクに対応する記録信号か
ら印加して行く必要がある。これはラインメモリ
からの記録信号の読出しの際のアドレス指定を各
群に対して互いに逆方向にしなければならないこ
とであり、従つて、上記メモリの制御回路が複雑
になると云う欠点がある。このことは特に、フア
クシミリ用の実際の感熱ヘツドのように、１ライ
ンを構成する素子数が多い場合に、これを多数の
群に分割して記録時間の短縮を画るようにする際
に特に問題となる。

そこで、本発明は斯る点を考慮してなされたも
のであり、以下、その詳細を第３図〜第９図を参
照して説明する。

第３図は本発明に使用する感熱ヘツドの一例を
示すもので、説明の便宜上１ラインが80ドツトで
構成される場合を例に採つている。同図のヘツド
は、第１図のものと同様に、80個の発熱素子R₁
〜R₈₀が各４個ずつの計20個のブロツクに分割さ
れ、且つ、その20個のブロツクが各５個ずつの４
つの群G₁〜G₄に分割されている。

一方、第４図は上記ヘツドの制御回路を示して
いる。同図に於いて、１，２は入力端子T₁に導
入された各１ライン分（即ち、80ビツト）の記録
信号が第１スイツチ３を介して交互に書込まれる
２個のラインメモリである。このメモリへの書込
みの際には、記録開始信号（第５図イ）によつて
１ライン毎にリセツトされるアドレスカウンタ
４，５がクロツク信号で直接駆動され、これによ
り前記記録信号が上記メモリにその１番地から順
次１ビツトずつ書込まれるようになつている。

また、６は前記メモリ１，２のうち読出し側に
切換つたメモリを後述する所定の順序でアドレス
指定するためのアドレスカウンタ制御回路であ
り、この制御回路６は前記アドレスカウンタ４，
５のうち第２スイツチ７によつて接続された側の
カウンタを制御するようになつている。

次に、８は前記メモリ１，２の一方から読出さ
れれた記録信号が第３スイツチ９を介して導入さ
れるシフトレジスタであり、このレジスタには先
の第３図の各群G₁〜G₄から１ブロツクずつ選択
された４個のブロツク内の各発熱素子に同時に印
加される４×４＝16ビツトずつ記録信号が格納さ
れるようになつている。

更に、１０は前記シフトレジスタ８が上述の如
く格納される毎に、このレジスタのパラレル出力
S₁〜S₁₆を一定時間ラツチするラツチ回路であり、
その各ラツチ出力が記録ドライバ回路１１を通つ
て第３図中のna₁〜na₄、nb₁〜nb₄、nc₁〜nc₄、及
びnd₁〜nd₄の合計16個の記録入力端子に、この順
にそれぞれ印加されるようになつている。

また、１２は前記ラツチ回路１０が動作するタ
イミング（第５図ホ）で順次切換つて行く選択信
号を作成する回路であり、この選択信号作成回路
１２の各出力d₁〜d₅が選択ドライバ回路１３を通
つて第３図の共通選択端子m₁〜m₂₀に後述する如
く印加されるようになつている。

さて、斯る第４図の回路では、ラインメモリ
１，２からシフトレジスタ８への記録信号の転送
制御に特徴があり、その制御方法を次に第５図及
び第６図を参照して説明する。

先ず、ラインメモリ２〔又は１〕の読出し開始
後の第１回目のアドレス指定の際には、アドレス
カウンタ制御回路６は、最初に上記メモリの番地
指定が１番地から始まるように、アドレスカウン
タ５〔又は４〕に指示を与える。これにより、こ
のカウンタがクロツク信号により１番地から４番
地までを指定すると、次に上記制御回路６は先の
アドレスカウンタを21番地にスキツプさせる。こ
れによつて、今度は、このカウンタが21番地から
24番地までを指定する。同様にして、次は41番地
から44番地までが、更にその次は61番地から64番
地までが指定される。（第６図参照）。このアドレ
スカウンタ制御回路６からアドレスカウンタ５
〔又は４〕に送られる１，21，41，61番地の指示
信号が第５図ロに示されている。なお、第５図
ハ，ニはラインメモリ１，２の動作モードを表わ
している。

この第１回目のアドレス指定によつてラインメ
モリ２〔又は１〕の前記各番地から読出された４
×４＝16ビツトの記録信号が第４図のシフトレジ
スタ８に導入される。従つて、以上の説明から判
るように、この場合に第３図の記録入力端子na₁
〜nd₄に印加される記録信号は共通選択端子の
m₁，m₆，m₁₁，m₁₆に夫々接続された各群G₁〜
G₄の左端の各ブロツクに対応するものとなつて
いる。そして、この時に選択信号作成回路１２か
ら選択信号d₁（第５図ヘ）が導出され、この信号
が上記各共通選択端子に印加される。即ち、この
場合には第３図の各群G₁〜G₄の左端の各ブロツ
クが選択され、この選択された４個のブロツク内
の各発熱素子が同時に記録を行なうことになる。

次に、第２回目のアドレス指定の際には、アド
レスカウンタ制御回路６は、最初は第６図に示す
ように、番地指定が17番地から始まるようにアド
レスカウンタ５〔又は４〕に指示を与える。ここ
れにより、このカウンタは今度は17番地から20番
地までを指定し、次に上記制御回路６によつて37
番地にスキツプされると、37番地から40番地まで
を指定する。同様にして、その次は57番地から60
番地までが、最後に77番地から80番地までが指定
される。この場合のアドレスカウンタ制御回路６
からの指示信号が先の場合と同様に第５図ロに示
されている。

この第２回目のアドレス指定によりラインメモ
リ２〔又は１〕から読出された記録信号も前述と
同様にシフトレジスタ８に導入される。従つて、
第６図と第３図の対比から判るように、この場合
に記録入力端子na₁〜nd₄に印加される記録信号は
第３図の各群G₁〜G₄の右端の各ブロツクに対応
するものとなつている。そして、この時には上記
各ブロツクの共通選択端子であるm₅，m₁₀，
m₁₅，m₂₀に選択信号作成回路１２から選択信号
d₂（第５図ト）が印加される。即ち、この場合に
は上記各群の右端の各ブロツクが選択され、この
４個のブロツクによつて同時に記録が行なわれる
ことになる。

また、第３回目のアドレス指定の際は、同様に
第６図に示す順序でラインメモリ２〔又は１〕の
番地が指定されて行くので、この場合は第３図の
各群の左から２番目の各ブロツクが選択され、こ
の各ブロツクによつて記録が行なわれる。同様に
第４回目及び第５回目のアドレス指定も第６図の
順序で行なわれ、第４回目には各群の右端から２
番目の各ブロツクによつて記録が行なわれ、第５
回目には各群の中央のブロツクによつて記録が行
なわれることになる。

したがつて、第３図の各群G₁〜G₄内のブロツ
クを左端からB₁，B₂，B₃，B₄，B₅と云うことに
すれば、上記各群に於いて、各ブロツクはB₁→
B₅→B₂→B₄→B₃の順序でそれぞれ１ブロツクず
つ選択され、その選択された各４個のブロツクに
よる記録が順次行なわれて行くことになる。即
ち、第４図の制御回路では、上述のようにブロツ
ク選択順序を選定したことを特徴としている。

このようにして１ライン分の記録が行なわれる
と、その記録跡は第７図のようになる。図中の
G₁〜G₄はヘツド（第３図）の各群を、また、B₁
〜B₅はその各群内のブロツクを夫々表わし、，
……はブロツク選択順序を示す。この図から判
るように、連接する各群間の記録間隔d₀は、各群
内での記録間隔d₁，d₂と同程度の大きさ（即ち、
d₀＝d₂＝2d₁）となる。即ち、連接する各群間の
記録間隔d₀が第２図ａのように極端に大きくなら
ない訳である。因みに、7.7ライン／mmの速度で
紙送りされる記録紙に、第３図のヘツドを使用し
て上述の方法により記録した場合には、上記記録
間隔d₀はd₀＝１／7.7×１／５×２≒52μmとなり、前述 した第２図ａの記録方式を採用した場合のd₀＝
１／7.7≒131μmに比べて充分小さく、肉眼には目立 たない程度のものとなる。

なお、第７図の場合の各群間の記録間隔d₀は、
第２図ａ又はｂの場合の同一群内での記録間隔d₁
（即ち、前述のモデルではd₁≒26μm）の２倍とな
るが、一般に記録間隔が肉眼に目立つようになる
のは、70μm程度からであるから、全く問題はな
い。

したがつて、斯る点から考えると、前述のブロ
ツク選択順序は、先のB₁→B₅→B₂→B₄→B₃の順
序の他に、例えば第８図に示すような順序も考え
られる。即ち、この第８図の順序でブロツク選択
を行つた場合の記録跡を示す第９図から判るよう
に、要するに本発明に於いては、同一群内での記
録間隔d₁，d₂及び連接する各群間部での記録間隔
d₀が肉眼に目立たない程度の大きさ（即ち、上記
両間隔が先の70μm程度以下）になるように、記
録ヘツドの群数とブロツク数を考慮して、ブロツ
ク選択順序を離散的な順序に選定すればよい訳で
ある。

以上説明した如く、本発明の記録制御方式は、
複数の群に分割されると共に各群内で更に複数の
ブロツクに分割された多数の記録素子を記録紙の
走行方向と直交する方向に揃列して配置し、前記
各群から１ブロツクずつ選択した複数ブロツクを
同時に駆動し、この順次選択された複数ブロツク
毎に記録して行くものに於いて、前記各群から１
ブロツクずつ選択して行くブロツク選択順序を各
群に対して共通で且つ各群内のブロツクが同一群
内及び連接する各群間部での記録間隔が一定値以
下になるように離散的に選択されるような順序に
設定したので、各群内及び各群間の何れに於いて
も、記録紙走行方向の記録間隔を肉眼に目立たな
い程度に小さくすることができる。しかも、上記
ブロツク選択順序は各群に対して共通に決められ
ているので、メモリから記録信号を読出して前記
各群の記録素子に印加する際に、上記メモリの読
出しアドレスの指定を各群毎に切換える必要がな
く、従つて、上記メモリの読出しのためのアドレ
ス制御回路等を比較的簡単な構成で実現できると
云う利点がある。

【図面の簡単な説明】

第１図は従来の記録方式の説明のために示す感
熱ヘツドの構成図、第２図は従来の記録方式によ
る記録跡を模式的に示す図、第３図は本発明に使
用する感熱ヘツドの構成を示す図、第４図は第３
図のヘツドの制御回路を示す図、第５図はその動
作タイムチヤート、第６図は第４図の回路の動作
を説明するための図、第７図は本発明の一実施例
による記録跡を示す図、第８図は本発明の他の実
施例を説明するための図、第９図は第８図の各場
合の記録跡を示す図である。

Claims (1)

【特許請求の範囲】
1. １ 複数の群に分割されると共に各群内で更に複
   数のブロツクに分割された多数の記録素子を記録
   紙の送行方向と直交する方向に揃列して配置し、
   記録紙を走行しつつ、前記各群から１ブロツクず
   つ選択した複数ブロツクを同時に駆動し、この順
   次選択された複数ブロツク毎に記録して行く方式
   に於いて、記録信号が書き込まれたメモリから所
   定の順序でアドレス指定して記録信号を読み出
   し、前記各群から１ブロツクずつ選択して行くブ
   ロツク選択順序を各群に対して共通で且つ各群内
   のブロツクが同一群内及び連接する各群間部での
   記録間隔が一定値以下になるように離散的に選択
   されるように設定したことを特徴とする記録制御
   方式。