JPS6349959A - Interruption input control system - Google Patents
Interruption input control systemInfo
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- JPS6349959A JPS6349959A JP19497186A JP19497186A JPS6349959A JP S6349959 A JPS6349959 A JP S6349959A JP 19497186 A JP19497186 A JP 19497186A JP 19497186 A JP19497186 A JP 19497186A JP S6349959 A JPS6349959 A JP S6349959A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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Abstract
Description
【発明の詳細な説明】
〔概要〕
本発明は、マイクロプロセッサを用いたコンピュータシ
ステムにおいて、多種多様のオプション入出力(I 1
0)機器を接続する場合に、限られた割込み入力に対し
て、マイクロプロセッサの制御プログラムによる初期設
定処理により1割込み機番(割込みチャネル)を各入出
力機器に予め自由に割り付け可能として、特に制御プロ
グラムの割込み処理等に関連するソフトウェアの汎用性
を向上させる。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention provides a computer system using a microprocessor that supports a wide variety of optional input/outputs (I 1
0) When connecting devices, one interrupt number (interrupt channel) can be freely assigned to each input/output device in advance by initial setting processing by a microprocessor control program, especially for limited interrupt inputs. Improve the versatility of software related to control program interrupt processing, etc.
本発明は9例えば金融機関向は端末機などに用いられる
マイクロプロセッサによる制御装置における割込み人力
制御方式に関するものである。The present invention relates to an interrupt manual control system in a microprocessor-based control device used in a terminal device, for example, for financial institutions.
第3図は従来方式の例を示す。 FIG. 3 shows an example of the conventional method.
第3図において、10はマイクロプロセッサ(MPU)
、11はマイクロプロセッサ10に割込み信号をあげる
割込みコントローラ、13Aないし13Xは入出力(I
lo)機器を表す。In Figure 3, 10 is a microprocessor (MPU)
, 11 is an interrupt controller that sends an interrupt signal to the microprocessor 10, and 13A to 13X are input/output (I
lo) Represents equipment.
例えば端末機において、各種の入出力機器13A、13
B・・・に対する入出力を制御するマイクロプロセッサ
10は、入出力機器13A等から割込みコントローラ1
1を介して割込みが起きると。For example, in a terminal, various input/output devices 13A, 13
The microprocessor 10 that controls input/output to the input/output devices 13A, etc.
When an interrupt occurs via 1.
その入出力割込みに関する割込み機番(INTO。The interrupt machine number (INTO) related to the input/output interrupt.
lNT1.・・・、lNT7)に対応する処理を実行す
る。lNT1. ..., lNT7) is executed.
従来、この割込み機番は、各種入出力機器13A、・・
・の種別に対応して、固定的に定められている。入出力
の割込み機番は、ハードウェアの回路構成上、その数が
限られている。Conventionally, this interrupt machine number was used for various input/output devices 13A,...
・It is fixedly determined according to the type. The number of input/output interrupt machine numbers is limited due to the hardware circuit configuration.
端末機の用途によって、接続される入出力機器は多種多
様となっているが、従来方式によれば。Depending on the purpose of the terminal, there are a wide variety of connected input/output devices, but according to the conventional method.
入出力機器固有に割込み機番が定められているため、オ
プションの入出力機器を追加したり、交換したりすると
、そのたびにマイクロプロセッサ上で動作する制御プロ
グラムを変更しなければならないという問題があった。Since interrupt machine numbers are determined for each input/output device, there is a problem that the control program running on the microprocessor must be changed each time an optional input/output device is added or replaced. there were.
また、変更した制御プログラムは、その端末機だけで動
作可能であり、専用化されてしまうので。Also, the changed control program can only be run on that terminal, making it exclusive.
そのメンテナンスが複雑化し、管理が困難になるという
問題があった。There was a problem in that the maintenance became complicated and management became difficult.
本発明は上記問題点の解決を図り、各種のオプション入
出力機器に対する割込み機番を、システムごとに自由に
割り付け可能とする手段を提供し。The present invention aims to solve the above problems and provides means for freely assigning interrupt machine numbers to various optional input/output devices for each system.
共通の制御プログラムで1種々の組合わせによる入出力
機器を制御できるようにすることを目的としている。The purpose is to enable a common control program to control input/output devices in various combinations.
第1図は本発明の基本構成例を示す。 FIG. 1 shows an example of the basic configuration of the present invention.
第1図において、10,11.13A〜13Xは第3図
図示のものに対応する。12は各種入出力機器と割込み
コントローラ11に対する割込み機番との対応を可変と
する割込み入力選択回路。In FIG. 1, 10, 11.13A to 13X correspond to those shown in FIG. Reference numeral 12 denotes an interrupt input selection circuit that makes the correspondence between various input/output devices and interrupt machine numbers for the interrupt controller 11 variable.
14は割込み入力選択回路12へ選択制御信号を供給す
る割込み選択レジスタ、15はアドレス/データバス等
のメインバス、16は電源バックアップによりデータを
記憶するバックアンプRAM。14 is an interrupt selection register that supplies a selection control signal to the interrupt input selection circuit 12; 15 is a main bus such as an address/data bus; and 16 is a back amplifier RAM that stores data with power backup.
17は接続される入出力機器に関する機能データを記憶
するハードウェア機能データ記憶部、18はマイクロプ
ロセッサ10によって実行処理される選択情報初期設定
処理部を表す。Reference numeral 17 represents a hardware function data storage unit that stores function data regarding connected input/output devices, and reference numeral 18 represents a selection information initialization processing unit that is executed by the microprocessor 10.
本発明の場合9割込みコントローラ11と、入出力(I
10)機器L3A、13B、・・・との間に。In the case of the present invention, there are 9 interrupt controllers 11 and an input/output (I
10) Between devices L3A, 13B,...
割込み入力選択回路12が設けられる。割込み入力選択
回路12は1割込み選択レジスタ14からの選択制御信
号により、入出力機器13A、13B、・・・から割込
みコントローラ11への割込み入力に関する接続を切り
換える。An interrupt input selection circuit 12 is provided. The interrupt input selection circuit 12 switches connections regarding interrupt inputs from the input/output devices 13A, 13B, .
この入出力割込み機番(INTO,lNTl。This input/output interrupt machine number (INTO, lNTl.
・・・、lNT7)に対する割り付け情報は1例えば各
システムごとに、予めハードウェア機能データ記憶部1
7に格納される。即ち、配下に接続されるオプションの
入出力機器に関する個数などの機能データが、ハードウ
ェア機能データ記憶部17に格納される。.
7 is stored. That is, functional data such as the number of optional input/output devices connected under the control is stored in the hardware functional data storage section 17.
マイクロプロセッサ10は、電源が投入されると2選択
情報初期設定処理部18を起動し、これによりハードウ
ェア機能データ記憶部17のデータを読み出して、メイ
ンバス15を介して1割込み選択レジスタ14に0割込
み機番の選択情報を設定する。以後、各入出力機器13
A、13B。When the power is turned on, the microprocessor 10 starts up the 2 selection information initialization processing section 18, reads out the data in the hardware function data storage section 17, and stores it in the 1 interrupt selection register 14 via the main bus 15. Set selection information for 0 interrupt machine number. From now on, each input/output device 13
A, 13B.
・・・からの割込み人力は1割込み入力選択回路12に
よって対応付けられた割込み機番に対して1行われるこ
とになる。なお+lA択情報初期設定処理部18は1図
示省略したROM等に格納された制御プログラムによっ
て実行されるものであって。. . , one interrupt is performed for the corresponding interrupt machine number by the one interrupt input selection circuit 12. The +1A selection information initialization processing unit 18 is executed by a control program stored in a ROM (not shown) or the like.
オプションの入出力機器に関係なく、各システムにおい
て共通化される。It is shared by each system regardless of optional input/output devices.
オプションの入出力機器を追加または交換する場合には
、ハードウェア機能データ記憶部17に。When adding or replacing optional input/output equipment, the information is stored in the hardware function data storage section 17.
そのデータを書き込むだけでよい。これにより。Just write that data. Due to this.
マイクロプロセッサ10の初期設定時に9割込み選択レ
ジスタ14へ割込み機番の選択情報が設定され9割込み
入力選択回路12により、接続の切り換えがなされるの
で、所定の割込み機番に、入出力機器13A、13B、
・・・を自由に割り付けることができることとなる。At the time of initialization of the microprocessor 10, the selection information of the interrupt machine number is set in the 9-interrupt selection register 14, and the connection is switched by the 9-interrupt input selection circuit 12, so that the input/output device 13A, 13B,
... can be assigned freely.
第2図は本発明の一実施例における割込み入力選択回路
の構成例を示している。図中、12Aは第1図に示す割
込み入力選択回路12の一部の回路を表し、20−0な
いし20−7はスリーステートバッファを表す。FIG. 2 shows an example of the configuration of an interrupt input selection circuit in an embodiment of the present invention. In the figure, 12A represents a part of the interrupt input selection circuit 12 shown in FIG. 1, and 20-0 to 20-7 represent three-state buffers.
各入出力機器毎に1例えば第2図に示す選択回路12A
が設けられる。割込み選択レジスタ14への設定情報に
より、スリーステートバッファ20−0.20−1.・
・・に対する選択制御信号が送られ2人出力機器からの
割込み入力は、1つのスリーステートバッファ20−1
を介して、特定の割込み殿番(I NT i)に導かれ
る。他の入出力機器についても同様である。もちろん、
オプションではない入出力機器については1選択回路1
2Aを設けな(でもよい。1 for each input/output device, for example, the selection circuit 12A shown in FIG.
will be provided. According to the setting information in the interrupt selection register 14, the three-state buffers 20-0.20-1.・
The selection control signal for ... is sent and the interrupt input from the two output devices is sent to one three-state buffer 20-1.
is routed to a specific interrupt address number (I NT i). The same applies to other input/output devices. of course,
1 selection circuit 1 for input/output equipment that is not an option
2A may not be provided.
以上説明したように1本発明によれば、接続される入出
力機器に対して、ハードウェアの割込み機番を予め固定
化する必要はないので、入出力を制御する制御プログラ
ム等を専用化する必要はな(、各種異なるオプション入
出力機器が接続された装置において、共通な制御プログ
ラムを用いることができるようになる。従って、柔軟性
、汎用性に富むマイクロプロセッサを用いた入出カシス
テムを構築できる。As explained above, according to the present invention, it is not necessary to fix the hardware interrupt machine number in advance for the input/output devices to be connected, so the control program etc. for controlling input/output can be dedicated. (It becomes possible to use a common control program in devices connected to various optional input/output devices. Therefore, it is possible to construct an input/output system using a microprocessor that is highly flexible and versatile.) can.
第1図は本発明の基本構成例、第2図は本発明の一実施
例における割込み人力選択回路の構成例。
第3図は従来方式の例を示す。
図中、10はマイクロプロセッサ、11は割込みコント
ローラ、12は割込み入力選択回路、13Aないし13
Xは入出力機器、14は割込み選択レジスタ、15はメ
インバス、20−0ないし20−7はスリーステートバ
ッファを表す。
特許出願人 富士通株式会社
復代理人弁理士 小笠原 吉義
苓肥朗ml[トタ呻△゛、1列
第 1 邑FIG. 1 shows an example of the basic configuration of the present invention, and FIG. 2 shows an example of the configuration of an interrupt manual selection circuit in an embodiment of the present invention. FIG. 3 shows an example of the conventional method. In the figure, 10 is a microprocessor, 11 is an interrupt controller, 12 is an interrupt input selection circuit, and 13A to 13
X represents an input/output device, 14 represents an interrupt selection register, 15 represents a main bus, and 20-0 to 20-7 represent three-state buffers. Patent Applicant Fujitsu Limited Sub-Agent Patent Attorney Yoshiyoshi Ogasawara Rehiro ml
Claims (1)
ッサ(10)と、割込みを発生させる複数の入出力機器
(13A、13B、・・・)と、該入出力機器からの割
込み要求により上記マイクロプロセッサに割込み信号を
送出する割込みコントローラ(11)とを備えたシステ
ムにおいて、 上記マイクロプロセッサ(10)による設定処理により
、上記各入出力機器(13A、・・・)に対し割込み機
番を予め割り付ける割込み入力割り付け手段(14)と
、 該割込み入力割り付け手段(14)による設定情報に基
づいて、上記各入出力機器(13A、・・・)から上記
割込みコントローラ(11)への割込み入力に関する接
続を切り換える割込み入力選択接続手段(12)とを備
えたことを特徴とする割込み入力制御方式。[Claims] A microprocessor (10) having a processing function corresponding to an interrupt machine number, a plurality of input/output devices (13A, 13B,...) that generate interrupts, and interrupts from the input/output devices. In a system equipped with an interrupt controller (11) that sends an interrupt signal to the microprocessor upon request, an interrupt controller (11) is configured to send an interrupt signal to each input/output device (13A, . . . ) by the microprocessor (10). An interrupt input allocation means (14) that allocates a number in advance, and an interrupt from each input/output device (13A, . . . ) to the interrupt controller (11) based on the setting information by the interrupt input allocation means (14). An interrupt input control system comprising: interrupt input selection and connection means (12) for switching connections related to inputs.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19497186A JPS6349959A (en) | 1986-08-20 | 1986-08-20 | Interruption input control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19497186A JPS6349959A (en) | 1986-08-20 | 1986-08-20 | Interruption input control system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6349959A true JPS6349959A (en) | 1988-03-02 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19497186A Pending JPS6349959A (en) | 1986-08-20 | 1986-08-20 | Interruption input control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6349959A (en) |
-
1986
- 1986-08-20 JP JP19497186A patent/JPS6349959A/en active Pending
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