JPS6348196B2 - - Google Patents

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JPS6348196B2
JPS6348196B2 JP55016486A JP1648680A JPS6348196B2 JP S6348196 B2 JPS6348196 B2 JP S6348196B2 JP 55016486 A JP55016486 A JP 55016486A JP 1648680 A JP1648680 A JP 1648680A JP S6348196 B2 JPS6348196 B2 JP S6348196B2
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terminal
resistor
semiconductor layer
transistor
transistors
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JP55016486A
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Tan Fuan Guu
Nujiiya Jeraaru
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TOMUSON SA
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TOMUSON SA
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N80/00—Bulk negative-resistance effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N89/00—Integrated devices, or assemblies of multiple devices, comprising at least one bulk negative resistance effect element covered by group H10N80/00

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  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Logic Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】 本発明は電界効果トランジスタからなるインバ
ータ回路、好ましくはノーマリ・オフ形の電界効
果トランジスタからなるインバータ回路に係る。
現在、GaAs（砒化ガリウム）上に集積された
回路はいずれも接合型電界効果トランジスタ
（JFET）又はシヨツトキーゲート電界効果トラ
ンジスタ（MESFET）から製造される。
トランジスタは２つのタイプに分類される。通
常は導通しており、通常存在しているチヤンネル
を適当な電圧に印加によつてピンチオフすること
によつてドレイン−ソース電流が遮断されるノー
マリ・オン形トランジスタ（デプレシヨン形トラ
ンジスタ）及び通常は遮断されており適当なゲー
ト電圧によつてチヤンネルが開かれるノーマリ・
オフ形トランジスタ（エンハンスメント形トラン
ジスタ）である。
第１のタイプのトランジスタは電力消費量が高
いという欠点を有する。更に、入力電圧VGS（ゲ
ート−ソース電位差）と出力電圧VDS（ドレイン
−ソース電位差）との極性が反対である。ｎ形チ
ヤンネルの場合、遮断電圧は負であり、供給電圧
は正である。その結果、２個の給電源を持つこと
が必要である。
第２のトランジスタ、つまりノーマリ・オフ形
の電界効果トランジスタ及び定電流特性を有する
負荷抵抗とからなるインバータ回路が従来より知
られている。従来のインバータ回路においては、
回路内の全ての電界効果トランジスタが所定のし
きい値電圧より大きいピンチオフ電圧を有する必
要があり、製造上の歩留まりを悪化させる原因と
なつており、またノイズによる回路の誤動作の原
因ともなつている。
本発明は上述の点に鑑みてなされたものであ
り、その目的とするところは、電界効果トランジ
スタ及び定電流特性を有する負荷抵抗からなるイ
ンバータ回路であつて、各トランジスタのピンチ
オフ電圧を小さくすることが可能であり、且つ耐
ノイズ性に優れたインバータ回路を提供すること
にある。
本発明の前記目的は一方の端子が電源ラインに
接続された飽和電流特性を有する第１の抵抗と、
ドレン電極が第１の抵抗の他方の端子に接続さ
れ、ソース電極が共通ラインに接続されたシヨツ
トキーゲート型の第１の電界効果トランジスタ
と、ドレン電極が電源ラインに接続され、ゲート
電極が第１の抵抗の前記他方の端子に接続され、
ソース電極がダイオードの陽極に接続されたシヨ
ツトキーゲート型の第２の電界効果トランジスタ
と、一方の端子が前記ダイオードの陰極に接続さ
れ、他方の端子が共通ラインに接続された飽和電
流特性を有する第２の抵抗とからなり、前記第１
の電界効果トランジスタのゲート電極が入力に接
続され、前記ダイオードの陰極が出力に接続され
るインバータ回路であつて、前記第１及び第２の
電界効果トランジスタと第１及び第２の抵抗と
は、夫々半絶縁性の基板と、該基板に形成されて
おり、両端部の層の厚さが大きく、中央部の層の
厚さが小さい半導体層とからなり、前記第１及び
第２のトランジスタの各ドレン電極は、該第１及
び第２のトランジスタの各半導体層の前記両端部
の一方に夫々設けられており、前記第１及び第２
のトランジスタの各ソース電極は、該第１及び第
２のトランジスタの各半導体層の前記両端部の他
方に夫々設けられており、前記第１及び第２のト
ランジスタの各ゲート電極は、該第１及び第２の
トランジスタの各半導体層の前記中央部に夫々設
けられており、前記第１及び第２の抵抗の各一方
の端子は、該第１及び第２の抵抗の各半導体層の
前記両端部の一方に夫々設けられており、前記第
１及び第２の抵抗の各他方の端子は、該第１及び
第２の抵抗の各半導体層の前記両端部の他方に
夫々設けられていることを特徴とするインバータ
回路によつて達成される。
本発明の前記目的はさらに一方の端子が電源ラ
インに接続された飽和電流特性を有する抵抗と、
ドレン電極が前記抵抗の他方の端子に接続され、
ソース電極が共通ラインに接続されたシヨツトキ
ーゲート型の第１の電界効果トランジスタと、ド
レン電極が電源ラインに接続されソース電極がダ
イオードの陽極に接続され、ゲート電極が前記抵
抗の前記他方の端子に接続されたシヨツトキーゲ
ート型の第２の電界効果トランジスタと、ドレン
電極がダイオードの陰極に接続され、ソース電極
が共通ラインに接続されゲート電極が第１の電界
効果トランジスタのゲート電極に接続されたシヨ
ツトキーゲート型の第３の電界効果トランジスタ
とからなり、第１の電界効果トランジスタのゲー
ト電極が入力に接続されており、ダイオードの陰
極が出力に接続されているインバータ回路であつ
て、前記第１から第３の電界効果トランジスタと
前記抵抗とは、夫々半絶縁性の基板と、該基板に
形成されており、両端部の層の厚さが大きく、中
央部の層の厚さが小さい半導体層とからなり、前
記第１から第３のトランジスタの各ドレン電極
は、該第１から第３のトランジスタの各半導体層
の前記両端部の一方に夫々設けられており、前記
第１から第３のトランジスタの各ソース電極は、
該第１から第３のトランジスタの各半導体層の前
記両端部の他方に夫々設けられており、前記第１
から第３のトランジスタの各ゲート電極は、該第
１から第３のトランジスタの各半導体層の前記中
央部に夫々設けられており、前記抵抗の一方の端
子は、該抵抗の半導体層の前記両端部の一方に設
けられており、前記抵抗の他方の端子は該抵抗の
半導体層の前記両端部の他方に設けられているこ
とを特徴とするインバータ回路によつて達成され
る。
本発明の前記目的はさらにまた一方の端子が電
源ラインに接続された飽和電流特性を有する第１
の抵抗と、ドレン電極が第１の抵抗の他方の端子
に接続され、ソース電極が共通ラインに接続され
たシヨツトキーゲート型の電界効果トランジスタ
と、陽極が第１の抵抗の前記他方の端子に接続さ
れたダイオードと、一方の端子がダイオードの陰
極に接続され、他方の端子が共通ラインに接続さ
れた飽和電流特性を有する第２の抵抗とからな
り、前記電界効果トランジスタのゲート電極が入
力に接続され、ダイオードの陰極が出力に接続さ
れるインバータ回路であつて前記電界効果トラン
ジスタと第１及び第２の抵抗とは、夫々半絶縁性
の基板と、該基板に形成されており、両端部の層
の厚さが大きく、中央部の層の厚さが小さい半導
体層とからなり、前記トランジスタのドレン電極
は、該トランジスタの半導体層の前記両端部の一
方に設けられており、前記トランジスタのソース
電極は、該トランジスタの半導体層の前記両端部
の他方に設けられており、前記トランジスタのゲ
ート電極は、該トランジスタの半導体層の前記中
央部に設けられており、前記第１及び第２の抵抗
の各一方の端子は、該第１及び第２の抵抗の各半
導体層の前記両端部の一方に夫々設けられてお
り、前記第１及び第２の抵抗の各他方の端子は、
該第１及び第２の抵抗の各半導体層の前記両端部
の他方に夫々設けられていることを特徴とするイ
ンバータ回路によつて達成される。
添付図面に基く下記の記載より本発明が更に十
分に理解されよう。
第１図及び第２図では、砒化ガリウム
（GaAs）から成る半絶縁論理基板が符号１で示
され、ｎ形不純物をドーピングした同じ材料から
成るエピタキシヤル層が符号２で示され、この層
の上の２個のオーム接点が符号４，５で示されて
いる。
接点４と５との間に厚みａ（活性層の厚みa0）
の溝３が形成されている。第２図ではアセンブリ
の一部がシリコン酸化膜６によつて被覆されてい
る。シリコン酸化膜６はオーム接点の縁部を保護
する。
本出願人の実験によれば、後述するある種の条
件下ではオーム接点間の電流は急速に飽和値ISに
到達する。ISは実際には、所与の材料、例えば砒
化ガリウムに対して一定であり且つ所与の幾何学
形例えば下記の寸法を持つ幾何学形に対して一定
である。
ａ≒残留チヤンネルの深度（約0.1μ） Ｌ＝チヤンネルの長さ（約１ミクロン） Ｚ＝チヤンネルの幅（約10〜100μ） 下記の実験式が成立した。
IS＝γ（VC）2Z (1) 式中、γは材料の特性係数（砒化ガリウムの場
合長さZ1ミクロン当り１ボルト当り40マイクロア
ンペア）であり、VCは下記の如く定義される。
VCは飽和曲線のエルボー電圧、即ち電流が飽
和値に極めて近い値に到達するときのオーム接点
間の電圧である。
ISと同じくVCは、所与の材料及び本発明の構造
体を形成する装置を修正するときの所与の幾何学
形に対して明らかに一定である。
電圧VCに関して下記の分解式が考えられる。
VC＝VX−VT (2) 式中VXは電界Ｅが材料に対する臨界値ECに到
達するときのチヤンネルの縁部間の電圧であり、
式 VX＝ECＬ (3) で示される。
他方、VTはピンチオフ電圧である。実際、電
界効果トランジスタでは（本発明の構造体の場合
のようにゲートのない構造体の場合にも）、チヤ
ンネルの中にある程度の空間電荷が存在してい
る。このような理由によつて“ノーマリ・オフ
形”のトランジスタが存在する。
この空間電荷が存在するので項VTの導入が必
要になる。
前記の材料及び前記のオーダの大きさの幾何学
形の場合、ピンチオフ電圧は次式で示される。
−0.5VT＋0.2ボルト ISの計算の例 ａ＝0.1μ Ｌ＝1μ Ｚ＝20μ 1017原子／cm3でｎ形ドーピングが行なわれた砒
化ガリウムの場合、 VX＝3300V／×10-4＝0.33ボルト VT＝0.2ボルト VC＝0.53ボルト IS＝40（0.53）220＝224マイクロアンペア 消費量を極度に低下させたいときは飽和電流が
小さいことは特に重要である。前記の如き構造体
の製造は、イオン加工を使用することによつて完
全に可能である。
第３図及び第４図は夫々、本発明のインバータ
回路に用いられる２個のシヨツトキーゲート電界
効果トランジスタの断面図である。同じ素子は第
１図及び第２図と同じ参照符号で示される。端子
４及び５は夫々、これらのトランジスタのソース
及びドレインである。金属蒸着層７はトランジス
タのゲートを構成している。
第５図及び第６図は、第１図及び第２図の素子
の場合の電流−電圧Ｖ特性曲線の例、及び第３
図及び第４図の素子の場合のゲートに印加された
種々の電圧に対するｌ＝ｆ（Vds）の特性曲線で
ある。
第７図以後は前記の如き飽和抵抗及びトランジ
スタの製造段階を示す。
第７図はエピタキシヤル成長によつて絶縁基板
１の上に、不純物密度１０17原子／cm3でｎ形ドー
ピングが行なわれた厚み2500オングストロームの
活性層２が形成される。
第８図では任意の適当な手段（電子マスキング
等）によつて、２個のオーム接点４，５が蒸着さ
れている（抵抗の端子、トランジスタのソース及
びドレイン）。
第９図では、チヤンネルとして機能する溝を形
成し且つ空間とチヤンネルとの間のスペースでト
ランジスタの表面又は抵抗の端子を保護すべくシ
リコン酸化膜６が形成されている。このマスキン
グにより、従来の化学的エツチング方法でチヤン
ネルを形成し得る。
第１０図乃至第１１図に於いて、例えばトラン
ジスタの表面全体を被覆するアルミニウムをマス
クとして、メサエツチング９が行なわれる。残留
アルミニウムは加工後、選択的化学的エツチング
により除去される。
第１１図では溝の加工が行なわれる。急傾斜の
側面を形成するためにイオン加工が使用される。
トリミングエネルギはかなり小である（100KeV
〜500KeV）。チヤンネルの深さは、定電圧下で
オーム接点間の電流を測定することによつて調整
され得る。
最後に、電界効果トランジスタを製造したいと
きは、溝の中にシヨツトキーゲートの蒸着層７が
形成される。蒸着は、チタン、白金及び金の順序
で行なわれる。
以後の図は本発明のインバータ回路を示す。
エンハンスメント形トランジスタを含むある種
のインバータは、トランジスタが通常は遮断され
ており供給電圧と同じ極性の電圧をゲートに印加
したときにのみ導通するという利点を有する。
しかし乍らこれらのインバータ回路は、活性層
のパラメータの調整が極めて厳密でなければなら
ないので製造が難しいという欠点を有する。更
に、この種のトランジスタでは、飽和抵抗として
相互結合したソースとゲートとを持つトランジス
タを使用することはできない。
本発明の場合、飽和抵抗とエンハンスメント形
溝付トランジスタとが同時に製造され得る。更
に、電界効果トランジスタのピンチオフ電圧VT
を前記の如く製造中に調整し得る。
第１２図のインバータ回路では、論理入力Ｅが
回路の入力段を構成するトランジスタT1のゲー
トに接続されており、トランジスタT1のソース
はアースに結合される共通ラインに接続されドレ
インは点に接続されている。点自体は飽和抵
抗Z2によつて電源ラインVAに接続されている。
トランジスタT1は好ましくは第３図又は第４
図のいずれかの型のトランジスタであり、飽和抵
抗は第１図及び第２図の型の抵抗である。
点は、トランジスタT1と同様の出力段を構
成するトランジスタT3のゲートに接続されてい
る。トランジスタT3のドレインはVAに接続され、
ソースＢはVAとアースとの間のダイオードＤに
接続されている。ダイオードＤの別の端子は抵抗
Ｚ２と同種の抵抗Ｚ４を介してアースに接続され
ている。
例えば、チヤンネルの幅Ｚ（又は溝の長さ）は、
T1，T3及びZ4の構造体では40μｍであり、Z2の構
造体では20μｍである。通常、構造体Z2の幅はT1
の幅より小でなければならない。更に、構造体
T1，T3及びZ4が同じ幅のチヤンネルを有すると
きに最適の論理回路が得られる。
以後の図に基いて作動を説明する。
記載の電界効果トランジスタの重要なパラメー
タは、トランジスタが導通状態にあるときの残留
ドレン−ソース電圧である損失電圧VD′echetであ
ることを最初に強調しておく。
公知の回路では、論理回路の入力トランジスタ
の遮断は、VTVD′echetであるときにのみ生起さ
れる。
従つてこれらの回路においては、各トランジス
タのピンチオフ電圧は0.2Vのオーダ（例えば150
〜200mV）の明らかに正のしきい値を有してい
なければならない。前記及び後述の本発明の回路
ではこの条件は存在しない。
第１３図では入力Ｅがアースに接続されて状態
“０”でありトランジスタT1は遮断されている。
点の電位はVAに近い値であり、トランジスタ
T3のゲート−ソース接合は直接バイアスされ
（direct polarization）、点Ｂの電位（トランジス
タT3のソース）はVAまで上昇する傾向を持つ。
出力Ｓの電位は0.8V以上に上昇することはない。
出力Ｓが（第１３図と同様の）後続段の入力ゲー
トに接続されており、この場合導通しているトラ
ンジスタT1のゲート−ソース接合の端子の電圧
降下が約0.8Vになるからである。
導通しているダイオードＤの端子の電圧V〓も
同様に約0.8Vである。出力電流は抵抗Z2により
限定される。
第１４図ではトランジスタT1のゲートは、ゲ
ート−ソース接合の直接バイアス（direct
polarization）により限定されてレベル“１”
（実質的に0.8V）になる。
定義によれば点の電位は導通状態のトランジ
スタT1のVd′echetである。
これによりトランジスタT3は遮断される。ア
センブリT3−Ｄ−Z4の中の電流は極めて小さい
値に維持される。
出力ＳはダイオードＤと抵抗Z4との間のブリツ
ジから取出される。抵抗Z4の値は極めて小であ
り、ダイオードＤの端子間の印加される導通方向
の極めて小さい電位に対するダイオードＤの抵抗
は明らかにより大である。従つて、ダイオードＤ
はＢとアースとの間の残留電位の全部を負担す
る。従つて出力Ｓの出力はアースを基準とする。
ダイオードがエルボー電圧の近くで極度の非線
形性を有するので、前記の効果を得るためにアセ
ンブリT3−Ｄ−Z4の中の電流は極めて小であれ
ば十分である。
その結果、本発明のインバータではピンチオフ
電圧VTが０に極めて近いが本質的に正でなけれ
ばならないという条件は最早不要であり、不等式
VTVd′echet−V〓0が成立すれば十分である。V〓0
はダイオードＤのエルボー電圧の値である。ダイ
オードのエルボー電圧は0.5Vに近い値なのでVT
が負になることがあつてもよい。VTがVd′echetで
なく−0.3Vより大きい値であつてもよい。
複数個例えば２個のダイオードを直列に接続す
ると、VT＞−0.8Vの如き結果を得ることも可能
である。
要約すれば、ダイオードＤは常に直接バイアス
（direct polarization）されてはいるが、本質的
にはダイオードＤが存在することによつて、ピン
チオフ電圧の範囲を小さい値及び負の値の方向に
拡大し、出力を低レベルに維持することが可能で
ある。トランジスタの損失電圧は最早決定因子と
はならない。
第１５図は第１２図のインバータ回路の変形例
を示す。第１５図ではZ4に変るトランジスタT4
のゲートがトランジスタT1のゲートに並列に接
続されている。他の構成は代わらない。この構成
は下記の利点を有する。
トランジスタT4が遮断されているときは（入
力で状態“０”）、トランジスタT4の中の電流は、
先出の図の抵抗Z4の中の電流より小である。しか
し乍らこの状態で、本質的にダイオードＤの中で
電圧降下が生じる。
一例として、第１５図の型のインバータ11個か
ら形成された環状発振器に於いて、ｎが活性領域
のドーピング量、Ｌがチヤンネルの長さ（第２
図）、XSDが各部材のソース−ドレイン距離を示
す場合、ｎ＝1.5・1017cm-3、Ｌ＝1μｍ、XSD＝3μ
ｍであり、下記のパーフオーマンスが測定され
る。
VA＝1.4V tpd＝300ps Ｐ＝360μW VA＝2.4V tpd110ps Ｐ＝２ｍＷ VA＝3.4V tpd＝90ps Ｐ＝4.5ｍＷ 更に、 Ｚ（T1）＝Ｚ（Z2）＝Ｚ（T4）＝35μｍ Ｚ（T3）＝Ｚ（Ｄ）＝40μｍ でありＺは（かつこの中に示された）各素子の幅
である。
別の変形例が第１６図に示されている。第１２
図の構成に比較すると、トランジスタT3が省略
されており、従つてより高い集積密度が得られ
る。
種々の電流に対して実現されるべき条件は下記
の如くである。
Ｉ（Z2）＞IDSS（T1）＋Ｉ（Z4） Ｉ（Z2）＞Inax（T1）＋Ｉ（Z4） IDSS（T1）はVGS＝０に置けるT1の飽和電流（エ
ンハンスメント形MESFETの場合０）であり、
Inax（T1）は高状態での入力に対するT1の最大電
流である。Ｉ（Z4）は抵抗Z4の中の電流である。
この構成は、２状態で消費するという欠点を有
する。
上述のように、本発明のインバータ回路におい
ては、その出力がダイオードの陰極に接続されて
いるので、電界効果トランジスタのピンチオフ電
圧が小さい値、もしくは負の値を有する場合で
も、ゲート電圧が０ボルトのときにはトランジス
タが確実にオフ（遮断）され、またインバータ回
路を入力を受容するトランジスタと許容負荷電流
を増加させるべく出力インピーダンスを減少させ
るためのトランジスタとから構成することも可能
である。従つて本発明のインバータ回路は、電界
効果トランジスタのピンチオフ電圧が小さくても
使用可能であるので、製造上の歩留まりに優れて
おり、また入力にノイズ電圧が加えられても、出
力においてダイオードがこれを除去するので回路
の誤動作を防止し得る。
【図面の簡単な説明】
第１図及び第２図は本発明のインバータ回路に
用いられる抵抗の２個の具体例の断面図、第３図
及び第４図は本発明のインバータ回路に用いられ
る電界効果トランジスタの２個の具体例の説明
図、第５図及び第６図はグラフによる説明図、第
７図〜第１１図は本発明構造体の種々の製造段階
の説明図、第１２図は本発明のインバータ回路の
具体例の説明図、第１３図及び第１４図は第１２
図の回路の２個の論理状態の説明図、第１５図及
び第１６図は夫々、別の２個の回路の概略説明図
である。 １……基板、２……エピタキシヤル層、３……
溝、５……オーム接点、６……シリコン酸化膜、
７……金属蒸着層。

Claims (1)

  1. 【特許請求の範囲】 １ 一方の端子が電源ラインに接続された飽和電
    流特性を有する第１の抵抗と、ドレン電極が第１
    の抵抗の他方の端子に接続され、ソース電極が共
    通ラインに接続されたシヨツトキーゲート型の第
    １の電界効果トランジスタと、ドレン電極が電源
    ラインに接続され、ゲート電極が第１の抵抗の前
    記他方の端子に接続され、ソース電極がダイオー
    ドの陽極に接続されたシヨツトキーゲート型の第
    ２の電界効果トランジスタと、一方の端子が前記
    ダイオードの陰極に接続され、他方の端子が共通
    ラインに接続された飽和電流特性を有する第２の
    抵抗とからなり、前記第１の電界効果トランジス
    タのゲート電極が入力に接続され、前記ダイオー
    ドの陰極が出力に接続されているインバータ回路
    であつて、前記第１及び第２の電界効果トランジ
    スタと第１及び第２の抵抗とは、夫々半絶縁性の
    基板と、該基板に形成されており、両端部の層の
    厚さが大きく、中央部の層の厚さが小さい半導体
    層とからなり、前記第１及び第２のトランジスタ
    の各ドレン電極は、該第１及び第２のトランジス
    タの各半導体層の前記両端部の一方に夫々設けら
    れており、前記第１及び第２のトランジスタの各
    ソース電極は、該第１及び第２のトランジスタの
    各半導体層の前記両端部の他方に夫々設けられて
    おり、前記第１及び第２のトランジスタの各ゲー
    ト電極は、該第１及び第２のトランジスタの各半
    導体層の前記中央部に夫々設けられており、前記
    第１及び第２の抵抗の各一方の端子は、該第１及
    び第２の抵抗の各半導体層の前記両端部の一方に
    夫々設けられており、前記第１及び第２の抵抗の
    各他方の端子は、該第１及び第２の抵抗の各半導
    体層の前記両端部の他方に夫々設けられているこ
    とを特徴とするインバータ回路。 ２ 前記半絶縁性の基板はGaAsからなる特許請
    求の範囲の第１項に記載のインバータ回路。 ３ 前記半導体層はｎ形半導体とすべく不純物の
    ドーピングされたGaAsからなる特許請求の範囲
    第１項又は第２項に記載のインバータ回路。 ４ 一方の端子が電源ラインに接続された飽和電
    流特性を有する抵抗と、ドレン電極が前記抵抗の
    他方の端子に接続され、ソース電極が共通ライン
    に接続されたシヨツトキーゲート型の第１の電界
    効果トランジスタと、ドレン電極が電源ラインに
    接続されソース電極がダイオードの陽極に接続さ
    れ、ゲート電極が前記抵抗の前記他方の端子に接
    続されたシヨツトキーゲート型の第２の電界効果
    トランジスタと、ドレン電極がダイオードの陰極
    に接続され、ソース電極が共通ラインに接続され
    ゲート電極が第１の電界効果トランジスタのゲー
    ト電極に接続されたシヨツトキーゲート型の第３
    の電界効果トランジスタとからなり、第１の電界
    効果トランジスタのゲート電極が入力に接続され
    ており、ダイオードの陰極が出力に接続されてい
    るインバータ回路であつて、前記第１から第３の
    電界効果トランジスタと前記抵抗とは、夫々半絶
    縁性の基板と、該基板に形成されており、両端部
    の層の厚さが大きく、中央部の層の厚さが小さい
    半導体層とからなり、前記第１から第３のトラン
    ジスタの各ドレン電極は、該第１から第３のトラ
    ンジスタの各半導体層の前記両端部の一方に夫々
    設けられており、前記第１から第３のトランジス
    タの各ソース電極は、該第１から第３のトランジ
    スタの各半導体層の前記両端部の他方に夫々設け
    られており、前記第１から第３のトランジスタの
    各ゲート電極は、該第１から第３のトランジスタ
    の各半導体層の前記中央部に夫々設けられてお
    り、前記抵抗の一方の端子は、該抵抗の半導体層
    の前記両端部の一方に設けられており、前記抵抗
    の他方の端子は、該抵抗の半導体層の前記両端部
    の他方に設けられていることを特徴とするインバ
    ータ回路。 ５ 前記半絶縁性の基板はGaAsからなる特許請
    求の範囲の第４項に記載のインバータ回路。 ６ 前記半導体層はｎ形半導体とすべく不純物の
    ドーピングされたGaAsからなる特許請求の範囲
    第４項又は第５項に記載のインバータ回路。 ７ 一方の端子が電源ラインに接続された飽和電
    流特性を有する第１の抵抗と、ドレン電極が第１
    の抵抗の他方の端子に接続され、ソース電極が共
    通ラインに接続されたシヨツトキーゲート型の電
    界効果トランジスタと、陽極が第１の抵抗の前記
    他方の端子に接続されたダイオードと、一方の端
    子がダイオードの陰極に接続され、他方の端子が
    共通ラインに接続された飽和電流特性を有する第
    ２の抵抗とからなり、前記電界効果トランジスタ
    のゲート電極が入力に接続され、ダイオードの陰
    極が出力に接続されているインバータ回路であつ
    て、前記電界効果トランジスタと第１及び第２の
    抵抗とは、夫々半絶縁性の基板と、該基板に形成
    されており、両端部の層の厚さが大きく、中央部
    の層の厚さが小さい半導体層とからなり、前記ト
    ランジスタのドレン電極は、該トランジスタの半
    導体層の前記両端部の一方に設けられており、前
    記トランジスタのソース電極は、該トランジスタ
    の半導体層の前記両端部の他方に設けられてお
    り、前記トランジスタのゲート電極は、該トラン
    ジスタの半導体層の前記中央部に設けられてお
    り、前記第１及び第２の抵抗の各一方の端子は、
    該第１及び第２の抵抗の各半導体層の前記両端部
    の一方に夫々設けられており、前記第１及び第２
    の抵抗の各他方の端子は、該第１及び第２の抵抗
    の各半導体層の前記両端部の他方に夫々設けられ
    ていることを特徴とするインバータ回路。 ８ 前記半絶縁性の基板はGaAsからなる特許請
    求の範囲第７項に記載のインバータ回路。 ９ 前記半導体層はｎ形半導体とすべく不純物の
    ドーピングされたGaAsからなる特許請求の範囲
    第７項又は第８項に記載のインバータ回路。
JP1648680A 1979-02-13 1980-02-12 Field effect transistor structure* saturated resistor including same structure* field effect transistor and logic circuit Granted JPS55111179A (en)

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