JPS6348083A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、発光素子を多数配列して構成され、屋外競技
場等！中心として利用されている大画面の表示装置に関
するものである。

〔従来の技術〕

この種の大画面の表示装置に、従来Ｃ）ｔＴあるいは電
球ン使用した単画素発光素子ン多数配列することによっ
て表示部が構成さｎるのが一般的であり、カラー表示が
行われる表示装置は、）１（赤）、Ｇ（緑）、Ｂ（青）
３種類の単画素発光素子を規則的に配列したもの、ある
いＵＲ，Ｇ、Ｂ３色Ｚ含む単画素発光素子を多数配列し
たものがあった。

これらの表示装置は複数の発光素子と、これらを駆動す
る電子回路でユニット構成され、このようなユニットン
多数配列した表示装置と、表示全制御する制御装置、お
よび電源装置で構成されるものであり、第１１図はこの
ような従来の表示装置の一例！示す構成図である。図に
おいて、３０はこの表示装置のスクリーン、３はこのス
クリーン３０の構成要素としてのユニット、６は複数の
ユニット３を収容してスクリーン６０を構成している筐
体であり、１３は電源、２９はスクリーン６０の各ユニ
ット３７制御する表示制御部である。また、第１２図は
この表示制御部２９の構成！示すブロック図で、図にお
いて、２６は入力されたビデオ信号乞ディジタル化して
所定の表示データに変換するアナログ・ディジタル変換
器（以下、Ａ／Ｄ変換器という）。１５はディジタル化
された表示データビ格納するフレームメモリ、１６はフ
レームメモリ１５に接続されたオン・オフ判定部、２７
はこのオン・オフ判定部に接続され、スクリーン３００
列選択？行なう列選択回路、２Ｂはスクリーン６０の行
選択７行なう行選択回路、１８はこの行選択回路２Ｂと
前記フレームメモリ１５のアドレス制御７行なうアドレ
ス制御部、２２はこのアドレス制御部１８と前記Ａ／Ｄ
変換器２６のタイミング制御を行なうタイミング制御部
、６２は複数個が格子状に配列されて前記ユニット６を
形成する単画素発光素子である。

次に動作について説明する。この表示装置に入力された
ビデオ信号はＡ／Ｄ変換器２６によってディジタル化さ
れ、所定の表示データに変換されてフレームメモリ１５
に格納される。フレームメモリ１５に格納されたデータ
は単画素発光素子３２に対応したアドレスに従って読み
出され、逐次オン、オフ信号に変換され、列選択回路２
７及び行選択回路２８によって指定される単画素発光素
子ろ２に供給される。各単画素発光素子３２はそれぞれ
記憶機能を備えており、単画素発光素子６２に供給され
たオン・オフ信号は再度信号が供給されるまで保持され
る。フレームメモリ１５の内容は各フィールドが複数回
読み出され、それぞれ所定のオン・オフ信号に変換して
表示され、１フイールド内のオン時間の累積値がその単
画素発光素子６２が表示すべきビデオ信号の部幅に比例
したものとなる。一方、スクリーン６０はユニット乙の
配列のし方によってれ々のサイズが構成可能であり、制
御装置２９に種々のスクリーンサイズを制御できる。

〔発明が解決しようとする問題点〕

従来の表示装置は以上のように構成さｎているので、大
画面化、あるいは高解像度化のため画素数が増えた場合
や、表示品質向上のため各画素の持つデータ量が増えた
場合等には、所要時間内のフレームメそりの読み出し回
数が増え、フレームメモリのアクセスタイムが間に合わ
なくなる等の問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、メモＩＪ　’＆複数に分割して並列にアクセ
スすることで制御の効率化をはかった表示装置７得るこ
とを目的とする。

〔問題点を解決するための手段〕

この発明に係る表示装置は、フレームメモリビモジュー
ル毎に画面相応に分割して配置し、このモジュールン二
次元的に多数配列することによって大画面の表示装置を
構成して、各モジュールに固有のアドレスを割付けると
ともに、各モジュール７共通の信号線に接続し、この共
通の信号線！介して表示データとこの表示データを表示
すべきモジュールのアドレスデータとン伝送するもので
ある。

〔作用〕

この発明における各モジュールは、共通の信号線を介し
て伝送されてくる表示データの中から、対応付けらｎた
アドレスデータに基づいて当該モジュールに宛てられた
表示データ！選択して受信し、−旦各モジュールのフレ
ームメモリに格納して各モジュール毎に表示の制御を行
ない、こｎによって制御の効率化χはかる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例の要部を示すブロック図、第２
図はその全体構成を示す説明図でである。図において、
１は発光素子で、発光部２が複数個マ）　ＩＪクス状に
配列されたものである。

６はその発光素子１ン複数個マ）　ＩＪクス状に配列し
て構成したユニット、４はそのユニット３ビ複数個マト
リクス状に配列したモジュールであり、５にそのモジュ
ール４を縦に複数個配列し之モジュール群である。各モ
ジュール４は共通の信号線１４に接続さｎており、３０
ばこのようなモジュール群５″ＰＩ：筐体６内に複数個
横に配列して構成されたスクリーンである。また、１４
は前記各モジュール群５内において、各モジュール４の
信号入力部！接続している共通の信号線、２４はこの共
通の信号線１４に接続されて信号の波形整形を行なうバ
ッファ、２５は信号線１４の信号波形が乱ｎるのを防止
する終端部である。また、２６は入力されるビデオ信号
ｌディジタル化して所定の表示データに変換するＡ／Ｄ
変換器、２１はモジュール群５対応に設けらｎてＡ／Ｄ
変換器２６からのディジタル信号による表示データを一
旦蓄積して速度変換７行ない、前記表示データにアドレ
スデータＺ付加して所定のモジュール群へ個別に伝送す
るとともに、前記表示データ及びアドレスデータ受信の
ための２種のタイミング信号を作成するバックアメモリ
、２２はこのＡ／Ｄ変換器２６とバッファメモリ２１に
接続されたタイミング発生部、２０はこれらによって構
成される信号供給手段である。

前記各モジュール４にはそれぞれ固有のアドレスが割付
けられ、第３図に示すように、マトリックス状に配列さ
れた複数個のユニット６と、これらのユニツ）３Ｙ制御
する制御回路６１、及び電源１３によって構成されてい
る。また、第４図は前記制御回路３１の構成を示すブロ
ック図で、図において、１５は当該モジュール４の画面
相応に分割されたフレームメモリ、４３はそのアドレス
セレクタ、１６はこのフレームメモリ１５に接続された
オン・オフ判定部、１９はこのオン・オフ判定部１６に
接続されてユニット乙の選択を行なうユニット選択ゲー
ト、１８にアドレスセレクタ４６、オン・オフ判定部１
６、及びユニット選択ゲート１９に接続されたアドレス
制御部、１７はこのアドレス制御部１８、ユニット選択
ゲート、及びアドレスセレクタ４３に接続されたタイミ
ング制御部であり、３６はアドレス設定用スイッチ、４
０はアドレスラッチ部、４１はこのアドレスラッチ部４
０にて分離されたアドレスとアドレス設定用スイッチ３
３で設定されたモジュール固有のアドレスと比較するコ
ンパレータ、４５はこのコンパレータ４１の出力で開閉
されるゲート、４２はアドレスカウンタである。

この制御回路３１は、第５図に示すように、電源１６と
ともにモジュール４ｙａ／形成するユニット群の背後に
配置さｎ１共通の信号線１４によって縦方向に接続され
ている。また、これら共通の信号線１４へ信号ビ供給す
る信号供給手段２０は、各電源１６へ電源を分配する電
源分配手段３６とともに、スクリーン３０ｖ構成する筐
体６内に収容され、表示袋ｄｗよりコンパクトなものと
している。

前記発光素子１に例えば液晶、螢光表示管等のドツトマ
トリックス型表示素子であり、互いに直交する２種類の
制御電極！組合せて制御することマによって表示を制御
する。以下、螢光表示管を例にとり説明を進める。第６
図はこのような螢光表示管の内部構造ン示す概略断面図
である。図において、９は熱電子を放出するカソード、
８は電子を加速するグリッド、７は螢光物質の塗布され
た陽極であり、１０は陽極７に電圧！印加するための配
線、１１は排気口、１２は外部接続のための電極である
。この螢光表示管は陽極７にカソード９からの熱電子が
衝突することによって、陽極７の表面に塗布された螢光
物質が発光するものであり、陽極７は、電極１０から印
加される電圧によって制御される。第７図は表示を制御
する制御電極の構成を示す説明図であり、グリッド８に
Ｙ１〜Ｙ４の１本が行方向に共通に、また陽極７はＮ−
＼の４本が列方向に共通に接続され、マトリクスが構成
されており、直交する両制御電極の交点に対応して配置
された発光部２の表示が制御される。

フルカラーの表示装置ビ構成する場合は、）ｔ、Ｇ。

Ｂの３種類の螢光物質ｔ１陽極に規則的に塗布したもの
Ｚ使用する。時にＲ，Ｇ、Ｈの発光部２の数がＲ：Ｇ：
Ｂ＝１：２：１であり、第７図に示すような画素配列と
した場合は解像度において有利なカラー表示装置が得ら
れる。

ユニット５は第２図に示すように、このような螢光表示
管等による複数画素の発光素子１と、シフトレジスタ、
ラッチ等を含むその駆動回路奢基板上に配列して構成さ
ｎる。ここで発光素子１の制御電極を前述の如くマトリ
クス構成としたことによって、発光素子１の外部に引出
される電極１２の数が削減できるとともに駆動回路等ユ
ニット６の構成要素が削減され、ユニット６のコンパク
ト化がはかれる。

次に動作について説明する。高速でサンプリングさルた
ビデオ信号は、信号供給手段２０に入力されてそのＡ／
Ｄ変換器２６によってディジタル化され、各モジュール
群５に対応付けられたバッファメモリ２１内に一旦格納
される。このバックアメモリ２１に高速で書き込まれた
信号に、表示データとして低速で読み出され、転送すべ
きモジュール４を指定するアドレスデータ、及び表示デ
ータとアドレスデータの受信タイミングを与えるそれぞ
ｎのタイミング信号を付加して対応するモジュール群５
へ個別に送出さｎる。各モジュール群５はこのアドレス
データと時分割多重された表示データをバッファ２４で
受け、共通の信号線１４ン介して各モジュール４へ転送
する。この場合、バッファ２４で受けた表示データは前
述の如くバッファメモリ２１で速度変換されて低速とな
っているため、共通の信号線１４にフラットケーブルの
使用が可能となる。この共通の信号線１４はデータ信号
線と２種のタイミング信号線で構成されており、第８図
上段にはそのデータ信号線上！時分割多重されて伝送さ
れるアドレスデータと表示データが示され、中段には前
記タイミング信号線の一方によって伝送されるアドレス
データの受信タイミングを与えるためのタイミング信号
（以下、ＡＬＥ信号という）が、下段には前記タイミン
グ信号線の他方によって伝送される表示データの受信タ
イミングＹ与えるためのタイミング信号（以下、ＤＷＴ
という）が示されている。

各モジュール４はこの共通の信号線１４がらのデータ及
びタイミング信号音制御回路６１で受は取る。制御回路
６１はアドレスラッチ部４ｏにおいてＡＬＥ信号に基づ
いてアドレスデータを分離してコンパレータ４１へ送る
。コンパレータ４１はこのアドレスデータとアドレス設
定用スイッチ６６にて轟該モジュール４に固有に設定さ
れたアドレスとの一致検出を行ない、一致した場合にの
みゲート４５乞開く。ゲート４５が開かれるとＤＷＴ信
号がこのゲート４５を介してフレームメ七り１５へ送ら
れ、そのアドレスデータに続く一連の表示データがフレ
ームメモリ１５に一旦書込まｎる。アドレスカウンタ４
２は前記ＤＷＴ信号によって逐次カウントアツプしてフ
レームメモリ１５の表示データ書き込みアドレスを更新
し、これをアドレスセレクタ４６へ送る。

このようにして、受信されて、−旦フレームメモリ１５
に書き込まれた表示データはアドレス制御部１８の制御
によって所定時間内に所要回数読み出され、逐次オン、
オフ信号に変換されてユニット選択ゲート１９に送られ
、所定のユニット乙に宛て送出される。各ユニット６で
はシフトレジスタによって対応する画素毎にその表示デ
ータを配列して表示の制御７行なうもので、各発ｉ２子
１の各発光部２にこれによって所定の輝度で発光する。

第８図はその発光素子１としての螢光表示管−で与える
信号のタイムチャートである。４本のグリッド８にはＹ
１〜Ｙ４でそれぞｎ異なるタイミングの走査信号が周期
的に入力され、陽極７にはＸ１〜Ｘ４のそれぞれに前記
走査信号に同期して所定の表示データが入力され、その
交点の発光部２ン発光させる。このようなマトリックス
型の発光素子１は、各発光部２の表示Ｙ個別に制御する
ことはできないが、走査信号に従って行毎に時分割で制
御され、走査の高速化によって連続した表示ビ実現して
いる。また、中間階調の表示は、陽極７にビデオ信号の
振幅に比例した時間幅の信号２入力することによって発
光部２の輝度全変化させることで実現している。

このように、ビデオ信号はモジュール４毎に処理され、
スクリーン６０全体としてはまとまった１つの映像が表
示されているが、個々のモジュール４は前記映像の一部
を表示するだけで表示機能としては限られているが、表
示装置として必要な制御回路６１、電源１６等を含んで
おり、それ単体でも表示装置として機能するものであり
、従って、このようなモジュール４の集合体であるスク
リーン６０は、モジュール４を単純化することによって
その構成Ｙ単純なものとすることができる。

なお、上記実施例では、最初にアドレスデータＹ送り、
続いて一連の表示データを送る場合について示したが、
第１０図に示すようにアドレスデータと表示データビ交
互に送ってＡＬＥ信号とＤＷＴ信号とで分離するように
してもよく、この場合、第４図に示す制御回路６１中の
アドレスカウンタ４２は不要となる。

〔発明の効果〕

以上のように、この発明によれば、画面相応に分割され
たフレームメモリを含むモジュールタ二次元的に配列し
て大画面のスクリーンＺ形成し、各モジュールに固有の
アドレス７割付けるとともに各モジュールン共通の信号
線に接続し、この共通の信号線！介して表示データとア
ドレスデータ！伝送するように構成したので、アドレス
データに基づいて尚該モジュールに宛てられた表示デー
タを選択してフレームメモリへ一旦格納し、これを用い
て表示の制御７行なうことによって、各モジュールはそ
れぞれ個別に表示の制御を実行するため、制御の能率化
がはかれ、大画面化、高解像度化等によるデータ量の増
大に容易に対応できる表示装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による表示装置の要部を示
すブロック図、第２図はその全体得成ン示す説明図、第
３図はモジュールの礪成ン示すブロック図、第４図はそ
の制御回路の構成を示すブロック図、第５図は前記表示
装置の構造を示す一部切欠斜視図、第６図は発光素子の
一例としての螢光表示管の構造ン示す概略断面図、第７
図はその制御電極の構成Ｚ示す説明図、第８図及び第１
０図は共通の信号線におけるデータ伝送タイミングン示
すタイムチャート、第９図は発光素子に与えられる信号
のタイムチャート、第１１図は従来の表示装＠ン示す全
体構成図、第１２図はその表示制御部の構成を示すブロ
ック図である。 ｌｊ、発光素子、２は発光部、３はユニット、４はモジ
ュール、５はモジュール群、６は匣体、１６は電源、１
４は共通の信号線、１５はフレームメモリ、２１はバッ
クアメモリ、３０ｕスクリーン、６１は制御回路、６６
はアドレス設定用スイッチ、４０はアドレスラッチ部、
４１はコンパレータ。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人　　　三菱電機株式会社 （外２名）−ゝ 第１図 ゛・、 否 第９図 第３図 第４図 第５図

Claims (2)

【特許請求の範囲】
1. （１）二次元的に配列された複数の表示素子と、その制
   御回路及び電源を有するモジュールを、二次元的に複数
   配列して構成された表示装置において、前記各モジュー
   ルにそれぞれ固有のアドレスを割付けるとともに、その
   前記制御回路の各々に画面相応に分割されたフレームメ
   モリを配して、これら各モジュールの信号入力部を共通
   の信号線に接続し、前記各モジュールは前記共通の信号
   線を伝送されるアドレスデータに基づいて、前記共通の
   信号線を伝送される表示データの所定のものを受信する
   ことを特徴とする表示装置。
2. （２）前記共通の信号線はデータ信号線と２種類のタイ
   ミング信号線を有し、前記データ信号線には前記表示デ
   ータとアドレスデータとを時分割多重して伝送させ、前
   記２種類のタイミング信号線の一方には前記アドレスデ
   ータ受信のためのタイミング信号を、他方には前記表示
   データ受信のためのタイミング信号を伝送させ、前記各
   モジュールはこれら２種類のタイミング信号に基づいて
   、前記データ信号線を伝送される前記表示データとアド
   レスデータとの分離を行なうことを特徴とする特許請求
   の範囲第１項に記載の表示装置。