JPS6347850A - Instruction execution tracing device - Google Patents
Instruction execution tracing deviceInfo
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- JPS6347850A JPS6347850A JP61191331A JP19133186A JPS6347850A JP S6347850 A JPS6347850 A JP S6347850A JP 61191331 A JP61191331 A JP 61191331A JP 19133186 A JP19133186 A JP 19133186A JP S6347850 A JPS6347850 A JP S6347850A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータ等の命令の実行によるコンピュ
ータの諸資源の内容の変化を記録する命令実行トレース
装置に関し、特にマイクロコンピュータのプログラム開
発時に使用する評（１ｍ装置のプログラム実行の軌跡を
記録する所謂「トレーサ」に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to an instruction execution tracing device that records changes in the contents of various resources of a computer due to the execution of instructions in a computer, etc., and is particularly suitable for use in developing programs for microcomputers. This review concerns a so-called "tracer" that records the trajectory of program execution of a 1m device.
コンピュータのプログラム・デバッグのためにその命令
の実行順序および、その命令が実行された時の諸資源の
内容を逐一記録するという手法は古くから知られている
。たとえばコンピュータの代表的高水準言語であるＦＯ
ＲＴＲＡＮに於いてハ” ＴＲＡＣＥ ＯＮ”／“ＴＲ
ＡＣＥ ＯＦＦ ”等ノプロクラム開発用のステートメ
ントがサポートされている。2. Description of the Related Art Techniques for debugging computer programs have been known for a long time, such as recording the execution order of instructions and the contents of various resources when the instructions are executed. For example, FO, a typical high-level computer language,
In RTRAN, TRACE ON/TR
Statements such as ``ACE OFF'' for program development are supported.
ＦＯＲＴＲＡＮでは“ＴＲＡＣＥ ＯＮ”というステー
トメント以降“ＴＲＡＣＥ ＯＦＦ”まで実行されたす
べての命令（ステートメント）の行番号と、もしそのス
テートメントが式の場合は左辺に記述された変数の内容
がリストに出力される。このＦＯＩＩＴＲＡＮの例では
命令実行の軌跡はほぼ無知１限に使用できるリストに記
録されるため“ＴＲＡＣＥ ＯＮ″から“ＴＲＡＣＥ
ＯＦＦ″までのプログラムのトレースは完全に行われる
反面、リストに出力するという動作が１ステートメント
毎に自動的に挿入されるため、バッチ処理用のプログラ
ムのデバッグには十分使用できるが、リアルタイム制御
用のプログラムのデバッグには使用できないという欠点
があった。In FORTRAN, the line numbers of all instructions (statements) executed from the statement "TRACE ON" to "TRACE OFF" and, if the statement is an expression, the contents of the variable written on the left side are output in a list. . In this FOIITRAN example, the trajectory of instruction execution is recorded in a list that can be used by almost anyone who knows nothing, so it is possible to switch from “TRACE ON” to “TRACE
While the program is completely traced up to "OFF", the operation of outputting to a list is automatically inserted for each statement, so it can be used sufficiently for debugging programs for batch processing, but it is not suitable for real-time control. The drawback was that it could not be used for debugging programs.
一般に、装置に組み込まれたマイクロコンピュータはリ
アルタイム制御を行うことが多い。このため制御用のマ
イクロコンピュータの評価装置ではトレース結果を直接
リストへ出力せずに命令の実行と並行して動作可能な高
速メモリに記録する方法がとられている。しかし、この
場合メモリの容量には限りがあるため無条件に良い期間
の命令のトレースを行うことは不可能である。この方法
を「無条件トレース」と呼ぶ。Generally, a microcomputer built into a device often performs real-time control. For this reason, evaluation devices for control microcomputers do not directly output trace results to a list, but rather record them in a high-speed memory that can operate in parallel with the execution of instructions. However, in this case, since the memory capacity is limited, it is impossible to trace instructions over an unconditionally long period. This method is called "unconditional tracing."
しかし、実際のデバッグでは、実行したすべての命令の
結果を記録しなければならない場合はそう多くはない。However, in actual debugging, it is not often necessary to record the results of all executed instructions.
たとえば、［あるメモリの番地の命令が実行された時の
所定のデータのみをトレースすれば良いというような場
合がそうである。このため最近では所謂「条件トレース
機能」を付加したマイクロコンピュータ評価装置が考案
されている。これは、あらかじめ指定した条件を満足し
た命令の時にのみトレースを行うというもので、条件を
満足しない場合はトレース用のメモリに命令の実行結果
を記録する必要がないため黒条イ１トレースに較べて、
同じ容量のトレース用メモリにより多くの実際に必要な
情報を記録できるという利点がある。しかし、この条件
トレースではトレース用メモリのあるアドレスの内容と
、その次のアドレスの内容までの間にどれくらいの時間
経過があったかが不明となる欠点がある。なぜなら条件
が一致する周期はプログラムによってのみ決定され、も
し、マイクロコンピュータが外部の信号によって実行す
る命令順序を変更するような場合、実質的にその条件が
満足される周期は不定となるからである。この方式のブ
ロック図は後で詳細に説明する実施例の第１図に示すブ
ロック図からブロック２０をのぞいた部分となる。For example, this is the case where it is only necessary to trace predetermined data when an instruction at a certain memory address is executed. For this reason, recently, microcomputer evaluation devices have been devised that are equipped with a so-called "condition tracing function." This is a method that traces only when the instruction satisfies pre-specified conditions, and if the conditions are not satisfied, there is no need to record the execution result of the instruction in the trace memory, so compared to Kurojo I1 trace. hand,
This has the advantage that more information that is actually needed can be recorded with the same capacity of trace memory. However, this conditional tracing has the drawback that it is unclear how much time has elapsed between the contents of one address in the trace memory and the contents of the next address. This is because the period at which the condition is met is determined only by the program, and if the order of instructions executed by the microcomputer is changed by an external signal, the period at which the condition is actually satisfied becomes indefinite. . A block diagram of this system is a portion excluding block 20 from the block diagram shown in FIG. 1 of the embodiment described in detail later.
上述した従来のトレース方法には以下の欠点がある。即
ち、無条件トレースでは、トレース内容間の時間経過は
、命令の実行時間さえわかっていれば容易に計算できる
反面、トレース用メモリの容量のυ１限により長時間の
トレースを行うことができないという欠点がある。また
、条件トレースでは、無条件トレースに較べて必要な情
報は比較的長時間トレースできる可能性があるが、ある
命令実行時にトレースされた内容と他の命令実行時にト
レースされた内容との時間的経緯が不明になるという欠
点がある。The conventional tracing method described above has the following drawbacks. In other words, in unconditional tracing, the time lapse between trace contents can be easily calculated as long as the instruction execution time is known, but the disadvantage is that long-term tracing cannot be performed due to the υ1 limit of the tracing memory capacity. There is. In addition, in conditional tracing, necessary information may be traced for a relatively long time compared to unconditional tracing, but the time difference between the content traced when executing one instruction and the content traced when executing another instruction is The disadvantage is that the details are unclear.
本発明の命令実行トレース装置は、トレース条件が満足
されている時にのみコンピュータの命令実行に同期して
内容が更新されるトレース・メモリ・アドレス・カウン
タと、トレース条件が満足されている時にのみコンピュ
ータの命令実行に同期してトレース・メモリ・アドレス
・カウンタの内容で指定されるアドレスにコンピュータ
の諸資源の内容を記録するトレース・メモリと、コンピ
ュータの命令実行の基準となるクロックに同期して無条
件に内容が更新されるタイム・スタンプ・カウンタと、
トレース・メモリ・アドレス・カウンタの内容で指定さ
れるアドレスにトレース条件が満足されている時のみタ
イム・スタンプ・カウンタの内容を記録するタイム・ス
タンプ・トレース・メ七りとを有する。The instruction execution tracing device of the present invention includes a trace memory address counter whose contents are updated in synchronization with the computer's instruction execution only when the trace condition is satisfied, and a trace memory address counter whose contents are updated in synchronization with the computer's instruction execution only when the trace condition is satisfied. There is a trace memory that records the contents of computer resources at the address specified by the contents of the trace memory address counter in synchronization with the execution of instructions, and a trace memory that records the contents of computer resources at the address specified by the contents of the trace memory address counter. a timestamp counter whose contents are updated according to a condition;
The time stamp trace memory records the contents of the time stamp counter only when a trace condition is satisfied at an address specified by the contents of the trace memory address counter.
したがって、トレース・メモリにコンピュータの諸資源
の内容が記録される時には、同様にタイム・スタンプ・
カウンタの内容がタイム・スタンプ・メモリのトレース
・メモリに対応付けられた番地に記録され、条件トレー
スの利点である少ないトレース・メモリの容量でより多
くの必要とする情報を記録し、また無条件トレースと同
様に各トレース情報間の時間経緯が明確になる。Therefore, when the contents of computer resources are recorded in the trace memory, time stamps and
The contents of the counter are recorded at the address associated with the trace memory in the time stamp memory. As with tracing, the time history between each piece of trace information becomes clear.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の命令実行トレース装置の一実施例のブ
ロック図である。FIG. 1 is a block diagram of an embodiment of an instruction execution tracing device of the present invention.
クロック６は対象とするコンピュータ（不図示）の命令
実行に同期した信号である。トレース条件一致信号１１
はトレース条件が満足されていないときロウレベルであ
り、トレース条件が満足されるとハイレベルになる。ク
ロック９は対象とするコンピュータの命令実行の基準と
なるクロックに同期した信号である。書込み信号８は命
令と同期した信号であり１命令実行される毎にクロック
６および９よりも遅れて１発のハイレベルのパルスを出
力する。クロック６とトレース条件一致信号１１はアン
ドゲート５に入力され、アンドゲート５の出力はトレー
ス・メモリ・アドレス・カウンタ１のクロック信号とな
る。書込み信号８とトレース条件一致信号１１はアンド
ゲート７に入力され、アンドゲート７の出力は、トレー
ス・メモリ２およびタイム・スタンプ・トレース・メモ
リ３の書込み信号となる。トレース・メモリ・アドレス
・カウンタ１はアンドゲート５の出力により、すなわち
対象となるコンピュータが１命令実行する度毎にその内
容を更新する。トレース・メモリ２は、トレース・メモ
リ・アドレス・カウンタ１の出力をアドレス信号とし、
対象となるコンピュータの諸資源情報１０を記憶する。The clock 6 is a signal synchronized with the execution of instructions by a target computer (not shown). Trace condition match signal 11
is low level when the trace condition is not satisfied, and becomes high level when the trace condition is satisfied. The clock 9 is a signal synchronized with a clock that serves as a reference for executing instructions of the target computer. Write signal 8 is a signal synchronized with an instruction, and outputs one high-level pulse later than clocks 6 and 9 every time one instruction is executed. The clock 6 and the trace condition match signal 11 are input to the AND gate 5, and the output of the AND gate 5 becomes the clock signal for the trace memory address counter 1. Write signal 8 and trace condition match signal 11 are input to AND gate 7, and the output of AND gate 7 becomes a write signal for trace memory 2 and time stamp trace memory 3. The contents of the trace memory address counter 1 are updated by the output of the AND gate 5, that is, each time the target computer executes one instruction. Trace memory 2 uses the output of trace memory address counter 1 as an address signal,
Various resource information 10 of the target computer is stored.
タイム・スタンプ・トレース・メモリ３はトレース・メ
モリ・アドレス・カウンタ１の出力をアドレス信号とし
、タイム・スタンプ・カウンタ４の出力を記憶する。The time stamp trace memory 3 uses the output of the trace memory address counter 1 as an address signal and stores the output of the time stamp counter 4.
タイム・スタンプ・カウンタ４はクロック９によりその
内容が更新される。The contents of the time stamp counter 4 are updated by the clock 9.
次に、本実施例の動作を説明する。ここでは、説明を簡
単にするためクロック９はクロック６と同一のタイミン
グで出力されるものとする。Next, the operation of this embodiment will be explained. Here, in order to simplify the explanation, it is assumed that the clock 9 is output at the same timing as the clock 6.
トレース条件が満足されていない時はトレース条件一致
信号１１はロウレベルになるため、アンドゲート５およ
び７の出力はロウレベルに固定される。このためトレー
ス４メモリーアドレス・カウンタ１は更新されず、また
トレース・メモリ・２およびタイム・スタンプ番トレー
ス・メモリ３に対して書込み信号が出力されることはな
いが、この時でも、タイム・スタンプ・カウンタ４の内
容はクロック９に同期して更新される。When the trace condition is not satisfied, the trace condition match signal 11 is at a low level, so the outputs of AND gates 5 and 7 are fixed at a low level. Therefore, trace 4 memory address counter 1 is not updated, and a write signal is not output to trace memory 2 and time stamp number trace memory 3, but even at this time, the time stamp number - The contents of counter 4 are updated in synchronization with clock 9.
トレース条件が満足されると、トレース条件一致信号１
１はハイレベルとなるため、トレース・メモリ・アドレ
ス・カウンタ１およびタイム・スタンプ・カウンタ４は
コンピュータが１命令実行する度毎にその内容が更新さ
れ、トレース・メモリ２にはコンピュータの諸資源情報
１０が、また、タイム・スタンプ・トレース・メモリ３
にはタイム・スタンプ・カウンタ４の内容がそれぞれト
レース・メモリ・アドレス・カウンタ１の内容で指定さ
れるアドレスへ書込まれる。つまり、トレース条件が満
足される度毎にトレース・メモリ２とタイム・スタンプ
・トレース・メモリ３の同一番地に諸資源情報１０とタ
イム・スタンプ・カウンタ４の内容がそれぞれ書込まれ
ることになる。When the trace condition is satisfied, the trace condition match signal 1
1 is a high level, the contents of trace memory address counter 1 and time stamp counter 4 are updated every time the computer executes one instruction, and trace memory 2 contains information on various resources of the computer. 10, but also the time stamp trace memory 3
The contents of time stamp counter 4 are written to the addresses specified by the contents of trace memory address counter 1, respectively. That is, each time the trace condition is satisfied, the resource information 10 and the contents of the time stamp counter 4 are written to the same location in the trace memory 2 and the time stamp trace memory 3, respectively.
このようにして記録された諸資源情報１０を読出す時に
（読み出す手段は特に第１図には示してはいないが、こ
れはマイクロコンピュータ等を使用する公知の方法で容
易に行うことができる）、タイム・スタンプ・トレース
・メモリ３の内容も同時に読み出すようにすることによ
り、トレース・メモリ２へ諸資源情報１０が書込まれた
相対時刻を知ることができる。このため、トレース条件
が満足してから次に満足するまでの時間を容易に計算す
ることが可能となる。When reading out the various resource information 10 recorded in this way (reading means is not particularly shown in FIG. 1, this can be easily done by a known method using a microcomputer, etc.) By reading out the contents of the time stamp trace memory 3 at the same time, the relative time at which the various resource information 10 was written to the trace memory 2 can be known. Therefore, it is possible to easily calculate the time from when the trace condition is satisfied until the next time it is satisfied.
本実施例ではクロック６とクロック９には同一の信号を
使用しているため、タイム・スタンプ・カウンタ４はト
レース・メ［す・アドレス・カウンタ１よりもピット長
の長いものが必要となり、このため、タイムφスタンプ
・トレース・メモリ３もデータ・ビット長の長いものが
必要となる。In this embodiment, the same signal is used for clock 6 and clock 9, so time stamp counter 4 needs to have a longer pit length than trace address counter 1. Therefore, the time φ stamp trace memory 3 also needs to have a long data bit length.
なぜならトレース・メモリ・アドレス・カウンタ１はト
レース条件が満足されない時はその内容が更新されない
のに対してタイム・スタンプ・カウンタ４は一命令実行
される度毎にその内容が更新される。このため、もし０
両者に同一のビット数のものを使用したとすると、タイ
ム・スタンプ・トレース・メモリ３の内容に同一の時刻
が記録される可能性があり、その時にはトレース・メモ
リ２の内容の時間的経緯が不明確になってしまうからで
ある。もし、タイム・スタンプの時刻の分解能が１命令
実行時間以上でもかまわない場合は、クロック９を分周
器を介してタイム・スタンプ・カウンタ４へ出力すれば
よい。This is because the contents of the trace memory address counter 1 are not updated when the trace conditions are not satisfied, whereas the contents of the time stamp counter 4 are updated every time one instruction is executed. For this reason, if 0
If the same number of bits is used for both, there is a possibility that the same time will be recorded in the contents of time stamp trace memory 3, and in that case, the chronological history of the contents of trace memory 2 will be different. This is because it becomes unclear. If the time resolution of the time stamp can be greater than one instruction execution time, the clock 9 may be output to the time stamp counter 4 via a frequency divider.
第２図はその場合の実施例のブロック図である。FIG. 2 is a block diagram of an embodiment in that case.
なお、第１図と同一の部分には第１図と同一の番号を付
し説明を省略する。Note that the same parts as in FIG. 1 are given the same numbers as in FIG. 1, and their explanations are omitted.
分周器１０１はクロック９を所定の分周値Ｎで分周する
ためのもので、たとえばクロック９が一命令実行する度
毎にパルスを出力するのであれば、分周器１０１の出力
は、Ｎ命令実行される度毎にパルスを出力する。このた
め、タイム・スタンプ・カウンタ４にトレース・メモリ
・アドレス・カウンタ１と同一のビット数のものを使用
したとしてもタイム・スタンプ・トレース・メモリ３中
に同一の時刻の出現する回数を減らすことが可能となる
。The frequency divider 101 is for dividing the clock 9 by a predetermined frequency division value N. For example, if the clock 9 outputs a pulse every time one instruction is executed, the output of the frequency divider 101 is as follows. A pulse is output every time N instructions are executed. Therefore, even if the time stamp counter 4 has the same number of bits as the trace memory address counter 1, it is possible to reduce the number of times the same time appears in the time stamp trace memory 3. becomes possible.
以上説明したように本発明は、コンピュータの命令実行
の基準となるクロック信号に同期して内容が更新される
タイム・スタンプ・カウンタを有し、トレース・メモリ
の他にタイム・スタンプ・トレース・メモリを有し、ト
レース・メモリにコンピュータの諸資源の内容が記録さ
れる時には同様にタイム・スタンプ・カウンタの内容を
タイム・スタンプ・トレース・メモリのトレース用メモ
リに対応付けられた番地に記録することにより、条件ト
レースの利点である必要な情報をより多く記録すること
ができ、かつその記録された情報間の時間的経緯を容易
に８１算することが比較的安価に実現できるという大き
な効果がある。As explained above, the present invention has a time stamp counter whose contents are updated in synchronization with a clock signal that is a reference for computer instruction execution, and has a time stamp trace memory in addition to a trace memory. and when the contents of computer resources are recorded in the trace memory, the contents of the time stamp counter are similarly recorded in the address corresponding to the trace memory of the time stamp trace memory. This has the great effect of being able to record more necessary information, which is an advantage of conditional tracing, and also being able to easily calculate the time history between the recorded information at a relatively low cost. .
第１図は本発明の命令実行トレース装置の一実施例のブ
ロック図、第２図は、第１図の実施例のタイム・スタン
プ・カウンタ４のクロック９を分周器で分周した場合の
実施例のブロック図である。
１・・・トレース・メモリ・アドレス・カウンタ、２・
・・トレース・メモリ、３・・・タイム・スタンプ・ト
レース・メモリ、４・・・タイム・スタンプ・カウンタ
、５，７・・・アンドゲート、６，９・・・クロック、
７・・・トレース条件一致信号、８・・・書込み信号、
１０１・・・分周器。
特許出願人 日本電気株式会社
代理人 弁理士 内 原 １・・日FIG. 1 is a block diagram of an embodiment of the instruction execution tracing device of the present invention, and FIG. 2 is a block diagram of the clock 9 of the time stamp counter 4 in the embodiment of FIG. FIG. 2 is a block diagram of an embodiment. 1...Trace memory address counter, 2...
...Trace memory, 3...Time stamp trace memory, 4...Time stamp counter, 5,7...AND gate, 6,9...Clock,
7...Trace condition match signal, 8...Write signal,
101... Frequency divider. Patent applicant NEC Corporation Representative Patent attorney Uchihara 1..day
Claims (1)
命令実行に同期して内容が更新されるトレース・メモリ
・アドレス・カウンタと、 トレース条件の満足されているときのみ該コンピュータ
の命令実行に周期して該トレース・メモリ・アドレス・
カウンタの内容で指定されるアドレスに該コンピュータ
の諸資源の内容を記録するトレース、メモリと、 該コンピュータの命令実行の基準となるクロックに同期
して無条件に内容が更新されるタイム・スタンプ・カウ
ンタと、 該トレース・メモリ・アドレス・カウンタの内容で指定
されるアドレスにトレース条件が満足している時のみ該
タイム・スタンプ・カウンタの内容を記録するタイム・
スタンプ・トレース・メモリとを有する命令実行トレー
ス装置。[Scope of Claims] A trace memory address counter whose contents are updated in synchronization with the execution of a computer instruction only when a trace condition is satisfied; The trace memory address is updated periodically during execution.
There is a trace memory that records the contents of various resources of the computer at the address specified by the contents of the counter, and a time stamp memory whose contents are updated unconditionally in synchronization with the clock that is the reference for the execution of instructions of the computer. a counter, and a time stamp that records the contents of the time stamp counter only when the trace condition is satisfied at the address specified by the contents of the trace memory address counter.
An instruction execution trace device having a stamp trace memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191331A JPS6347850A (en) | 1986-08-15 | 1986-08-15 | Instruction execution tracing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61191331A JPS6347850A (en) | 1986-08-15 | 1986-08-15 | Instruction execution tracing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6347850A true JPS6347850A (en) | 1988-02-29 |
Family
ID=16272778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61191331A Pending JPS6347850A (en) | 1986-08-15 | 1986-08-15 | Instruction execution tracing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6347850A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576946A (en) * | 1980-06-13 | 1982-01-13 | Nec Corp | Program debug device |
| JPS6045853A (en) * | 1983-08-22 | 1985-03-12 | Fujitsu Ltd | History diagnosing system |
-
1986
- 1986-08-15 JP JP61191331A patent/JPS6347850A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS576946A (en) * | 1980-06-13 | 1982-01-13 | Nec Corp | Program debug device |
| JPS6045853A (en) * | 1983-08-22 | 1985-03-12 | Fujitsu Ltd | History diagnosing system |
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