JPS6347007B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタルフイルタに関するものであ
り、さらに詳しくは、蓄積装置からサンプル値の
各ビツトに対応するベクトルを用いて、順次に数
表出力を読み出し、それらの値を累算することに
よつてフイルタ出力を得るデイジタルフイルタに
関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital filter, and more particularly, it sequentially reads numerical table outputs from an accumulator using vectors corresponding to each bit of a sample value, and accumulates the values. This invention relates to a digital filter that obtains a filter output by calculation.

理論によれば、一般にデイジタルフイルタにお
いては連続信号ｘ（ｔ）をＴ（秒）間隔で標本化
（サンプリング）して得られる離数信号（サンプ
ル値）ｘ（nT）を入力系列とするとき、出力系列
ｙ（nT）は ｙ（nT）＝_K 〓^K=0 a_kｘ｛（ｎ−ｋ）Ｔ｝ ＋_L 〓^l=1 b_lｙ｛（ｎ−ｌ）Ｔ｝ ……(1) なる定係線形差分方程式から求められ、やはりサ
ンプル値である。式(1)は少くとも１つのblが零で
ないときには巡回形デイジタルフイルタを表わ
し、すべてのblが零のときには非巡回形デイジタ
ルフイルタを表わす。式(1)を便宜的に y_o＝_K 〓^K=0 a_kx_o-k＋_L 〓^l=1 b_ly_o-l ……(2) と表記する。ただし、x_o-k＝△ｘ｛（ｎ−ｋ）Ｔ｝
（ｋ＝０、１、……、ｋ）、y_o-l＝△ｙ｛（ｎ−ｌ）
Ｔ｝（ｌ＝０、１、……、Ｌ）と定義する。 According to theory, in general, in a digital filter, when the input sequence is a discrete signal (sample value) x(nT) obtained by sampling a continuous signal x(t) at intervals of T (seconds), The output series y(nT) is y(nT)= _K 〓 ^K=0 a _k x {(n-k)T} + _L 〓 ^l=1 b _l y{(n-l)T} ...(1) It is obtained from the constant linear difference equation, and is also a sample value. Equation (1) represents a cyclic digital filter when at least one bl is not zero, and represents an acyclic digital filter when all bls are zero. For convenience, equation (1) is written as y _o = _K 〓 ^K=0 a _k x _ok + _L 〓 ^l=1 b _l y _ol ……(2). However, x _ok = △x {(n-k)T}
(k = 0, 1, ..., k), y _ol = △y {(n-l)
T} (l=0, 1, ..., L).

さらに式(2)は形式的に ｙ＝_N-1 〓ⁱ⁼⁰ α_iZ_i ……(3) で表わされる。ただし、Ｙ＝y_oを、α_iはa_kまたは
b_lを、Z_iはx_o-kまたはy_o-lをそれぞれ表わす。 Furthermore, formula (2) can be formally expressed as y= _N-1 〓 ⁱ⁼⁰ α _i Z _i ...(3). However, Y=y _o , α _i is a _k or
b _l and Z _i represent x _ok or y _ol , respectively.

式(3)の表式そのままでは１つのサンプリング時
点でのフイルタ出力Ｙを求めるにはＮ個の乗算と
（Ｎ−１）回の加算を行なわなければならない。
デイジタル的に扱う場合には、これらの乗算およ
び加算は２進数の演算であるから出力Ｙを求める
のに時間がかかり、回路構成も乗算器を用意しな
ければならないので非常に複雑になる。 If the expression (3) is used as is, N multiplications and (N-1) additions must be performed to obtain the filter output Y at one sampling point.
When handling digitally, since these multiplications and additions are binary operations, it takes time to obtain the output Y, and the circuit configuration becomes very complicated because a multiplier must be provided.

デイジタルフイルタの特長の１つは、１つのハ
ードウエアで等価的に複数（Ｒ）個のフイルタと
して動作させ得るいわゆる時分割多重化が可能な
点にある。Ｒ個のフイルタとして動作させるため
には上記重算と加算をＴ／Ｒの時間内に終了しなけ ればならないが、実際には演算時間が長いので多
重度Ｒを大きくできない。また、単体（Ｒ＝１）
のフイルタとして用いる場合でも、演算時間が長
いためサンプリング周期Ｔを小さくできないから
扱える周波数を高くできない。 One of the features of digital filters is that so-called time division multiplexing is possible, in which one piece of hardware can equivalently operate as a plurality (R) of filters. In order to operate as R filters, the multiplication and addition must be completed within the time T/R, but in reality, the multiplicity R cannot be increased because the calculation time is long. Also, single unit (R=1)
Even when used as a filter, the sampling period T cannot be reduced due to the long computation time, and the frequency that can be handled cannot be increased.

このため、２進数の乗算器を用いないで式(3)の
フイルタ出力を求める方法がいくつか知られてい
て、Peled、A.and Liu、B.：“Ａ new
hardware realization of digital filters”、
IEEE Trans.Acoust.、Speech＆Signal
Process.、ASSP−22、６、p.456（1974）および
アラン・クロワズイエ他のデイジタル・フイルタ
（特公昭53−30972号）に述べられている。以下に
それらを説明する。 For this reason, there are several known methods to obtain the filter output of equation (3) without using a binary multiplier. Peled, A. and Liu, B.: “A new
“hardware realization of digital filters”
IEEE Trans. Acoust., Speech & Signal
Process., ASSP-22, 6, p. 456 (1974) and Digital Filter by Alain Croisier et al. These are explained below.

まず第１のもの（IEEE Trans.ASSP−22）に
ついて述べる。式(3)のサンプル値Z_iはデイジタル
的に扱う場合には２進数で表わされるが、正数も
負数も取り得る（正負両数を取り得る）ので正負
を含む２進数の表現方法いわゆる２の補数コード
で表わされる。すなわち、Z_iは２の補数コードサ
ンプル値である。この表現方法を用いてデータ語
長がＭビツトで表わされるZ_iの大きさは次のよう
になる（説明を簡単にするために、整数だけを考
えることにするが、以下の説明はもちろん小数に
も同様に適用できる）。 First, the first one (IEEE Trans.ASSP-22) will be described. The sample value Z _i in Equation (3) is expressed as a binary number when handled digitally, but since it can take both positive and negative numbers (it can take both positive and negative numbers), it can be expressed as a binary number that includes positive and negative numbers. It is represented by the complement code of That is, Z _i is a two's complement code sample value. Using this representation method, the size of Z _i whose data word length is expressed in M bits is as follows (to simplify the explanation, we will consider only integers, but the following explanation will of course be based on decimal numbers). (applicable as well).

Z_i＝−Z^M _i2^M-1−_M-1 〓^j=1 Z^j _i2^j-1 ……(4) ただし、Z^j _iは０または１である。式(4)からZ_i ^M
が０のときはZ_iは正数になり、Z_i ^Mが１のときはZ_i
は負数になることがわかるのでZ_i ^Mは極性を表わ
すビツトであることがわかる。 Z _i =−Z ^M _i 2 ^M-1 − _M-1 〓 ^j=1 Z ^j _i 2 ^j-1 ...(4) However, Z ^j _i is 0 or 1. From equation (4), Z _i ^M
When Z i is 0, Z _i is a positive number, and when Z _i ^M is 1, Z _i
Since it can be seen that is a negative number, it can be seen that Z _i ^M is a bit representing polarity.

式(4)を式(3)に代入すると Ｙ＝_N-1 〓ⁱ⁼⁰ α_i（−Z^M _i2^M-1 _M-1 〓^j=1 Z^j _i2^j-1）＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_iZ^M _i ＋_M-1 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ^j _i ……(5) となるので、数表出力φ^jおよび関数φを φ^j＝△φ（Z^j ₀、Z^j ₁、…、Z^j _N-1）＝△_N-1 〓ⁱ⁼⁰ α_iZ^j ₁ ……(6) と定義すると、式(5)は Ｙ＝−φ（Z^M ₀、Z^M ₁、…Z^M _N-1）2^M-1 ＋_M-1 〓^j=1 φ（Z^j ₀、Z^j ₁、…Z^j _N-1）2^j-1 ＝−φ^M2^M-1＋_M-1 〓^j=1 φ^j2^j-1 ……(7) と表わされる。 Substituting equation (4) into equation (3), Y= _N-1 〓 ⁱ⁼⁰ α _i (−Z ^M _i 2 ^M-1 _M-1 〓 ^j=1 Z ^j _i 2 ^j-1 )=−2 ^M-1 _N-1 〓 ⁱ⁼⁰ α _i Z ^M _i + _M-1 〓 ^j=1 2 ^j-1 _N-1 〓 ⁱ⁼⁰ α _i Z ^j _i ……(5), so the numerical table Define the output φ ^j and the function φ as φ ^j = △φ (Z ^j ₀ , Z ^j ₁ , ..., Z ^j _N-1 ) = △ _N-1 〓 ⁱ⁼⁰ α _i Z ^j ₁ ......(6) Then, equation (5) becomes Y=-φ(Z ^M ₀ , Z ^M ₁ ,...Z ^M _N-1 )2 ^M-1 + _M-1 〓 ^j=1 φ(Z ^j ₀ , Z ^j ₁ ,... Z ^j _N-1 )2 ^j-1 = −φ ^M 2 ^M-1 + _M-1 〓 ^j=1 φ ^j 2 ^j-1 ……(7).

式(6)の関数φは、そのＮ個の変数Z^j ₀、Z^j ₁、…、
Z^j _N-1の各々が０か１かによつて2^N通りの値を取
る。したがつて、式(6)の数表出力φ^jはＮ個の変数
Z^j ₀、Z^j ₁、…、Z^j _N-1の組、すなわち、Ｎ次元ベクト
ル（Z^j ₀、Z^j ₁、…、Z^j _N-1）をアドレス値として、2^N
個の関数φの値が貯蔵してある読み出し専用メモ
リ（ROM）もしくはランダムアクセスメモリ
（RAM）等の蓄積装置から引出すことができる。
ゆえに、式(7)からこのように引出した数表出力φ^j
を順次シフトして加算する動作（Ｍ−１）回繰返
し、Ｍ回目には、引出した数表出力φ^Mをシフト
して減算することによりフイルタ出力Ｙを求めら
れることがわかる。この方法による構成を第１図
に示す。第１図は式(3)においてＮ＝５で、α_i＝a_i
（ｉ＝０、１、２）、α₃＝b₁およびα₄＝b₂とし、Z_i
＝x_o-i（ｉ＝０、１、２）、Z₃＝y_o-1、Z₄＝y_o-2お
よびＹ＝y_oとして得られる。 The function φ in equation (6) is defined by its N variables Z ^j ₀ , Z ^j ₁ ,...
Each of Z ^j _N-1 takes 2 ^N values depending on whether it is 0 or 1. Therefore, the numerical table output φ ^j of equation (6) has N variables.
₂ ^{N _} _{_} ^_ _{_} ^_ _{_} ^_ _{_} ^_ _{_} ^_
The values of the function φ can be retrieved from a storage device such as a read-only memory (ROM) or a random access memory (RAM) in which the values of the function φ are stored.
Therefore, the numerical table output φ ^j derived from equation (7) in this way
It can be seen that the filter output Y can be obtained by repeating the operation of sequentially shifting and adding (M-1) times, and at the Mth time, by shifting and subtracting the derived numerical table output φ ^M. A configuration based on this method is shown in FIG. In Figure 1, N=5 in equation (3) and α _i =a _i
(i = 0, 1, 2), α ₃ = b ₁ and α ₄ = b ₂ , and Z _i
= x _oi (i = 0, 1, 2), Z ₃ = y _o-1 , Z ₄ = y _o-2 and Y = y _o .

y_o＝a₀x_o＋a₁x_o-1＋a₂x_o-2＋b₁y_o-1＋b₂y_o-2
……(8) なる２次の巡回形デイジタルフイルタの構成を示
す。このとき、数表出力φ^jおよび関数φは式(6)よ
り φ^j＝φ（x^j _o、X^j _o-1、X^j _o-2、Y^j _o-1、Y^j _o-2） ＝a₀x^j _o＋a₁x^j _o-1＋a₂x^j _o-2 ＋b₁y^j _o-1＋b₂y^j _o-2 ……(9) であり、フイルタ出力y_oは式(7)より ｙｎ＝−φ^M2^M-1＋_M-1 〓^j=1 φ^j2^j-1 ……(10) である。 y _o =a ₀ x _o +a ₁ x _o-1 +a ₂ x _o-2 +b ₁ y _o-1 +b ₂ y _o-2
...(8) shows the configuration of a second-order cyclic digital filter. At this time, the numerical table output φ ^j and the function φ are obtained from equation (6) as φ ^j = φ (x ^j _o , X ^j _o-1 , X ^j _o-2 , Y ^j _o-1 , Y ^j _o-2 ) =a ₀ x ^j _o +a ₁ x ^j _o-1 +a ₂ x ^j _o-2 +b ₁ y ^j _o-1 +b ₂ y ^j _o-2 ...(9), and the filter output y _o is expressed by equation (7 ), yn=−φ ^M 2 ^M-1 + _M-1 〓 ^j=1 φ ^j 2 ^j-1 ……(10).

第１図において、SR１〜SR３は直列形のシフ
トレジスタ、PSRは並列入力−直列出力形のシ
フトレジスタ、Ｒ１，Ｒ２はレジスタ、MEM１
はROMもしくはRAM等の蓄積装置、ADSは減
算可能な加算器、ACC１はADSおよびＲ２から
なり、Ｒ２の出力線が下位ビツト方向に１ビツト
ずらしてADSの一方の入力に結線された、すな
わちＲ２の下位２ビツト目をADSの下位１ビツ
ト目に結線されている累算器であつて、図示のご
とく構成してある。同図においては、サンプル値
x_oの各ビツトは最下位ビツトを先頭に順次直列に
シフトレジスタSR１に与えられる。また同時に
x_o-1の各ビツトが順次シフトレジスタSR１から
SR２に移動していき、SR２からはx_o-2の各ビツ
トがやはり最下位ビツトから順次出てくる。x_o、
x_o-2の各ビツトはそれぞれ順次蓄積装置MEM１
に与えられる。同様にして並列にシフトレジスタ
PSRに貯蔵されたy_o-1の各ビツトが順次シフトレ
ジスタSR３に入つていき、SR３からはy_o-2の各
ビツトが順次出てくる。y_o-1およびy_o-2の各ビツ
トはそれぞれ順次蓄積装置MEM１に与えられ
る。したがつて、蓄積装置MEM１には５ビツト
の情報x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2が与えられる
。
第１図に示すように蓄積装置MEM１は上記５ビ
ツトをアドレス値とする32の記憶個所を有し、そ
の各々にデータとして式(9)によつて予め計算され
た関数φの値がＢビツトの２の補数コードで貯蔵
されている。したがつて、与えられた５次元ベク
トル（x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）により数表
出力φ^jを引出すことができ、これがレジスタＲ１
に蓄積される。次にレジスタＲ１の出力は累算器
ACC１中の加算器ADSに与えられ、レジスタＲ
２に貯蔵されている部分和_j-1 〓^j=1 φ^j2^j-1（加算器ADS
の先の出力を１ビツト下位ビツト方向にシフトし
たもの）と加算される（この動作はシフト加算と
呼ばれる）。 In Figure 1, SR1 to SR3 are serial type shift registers, PSR is a parallel input-serial output type shift register, R1 and R2 are registers, and MEM1
is a storage device such as ROM or RAM, ADS is an adder capable of subtraction, and ACC1 consists of ADS and R2, and the output line of R2 is shifted by one bit toward the lower bit and connected to one input of ADS, that is, R2 This is an accumulator in which the lower two bits of ADS are connected to the lower first bit of ADS, and is configured as shown in the figure. In the figure, the sample value
Each bit of _xo is sequentially applied to the shift register SR1 in series starting with the least significant bit. Also at the same time
Each bit of x _o-1 is sequentially transferred from shift register SR1.
It moves to SR2, and from SR2 each bit of x _o-2 comes out sequentially starting from the least significant bit. _xo ,
Each bit of x _o-2 is sequentially stored in the storage device MEM1.
given to. Shift registers in parallel in the same way
Each bit of y _o-1 stored in PSR enters the shift register SR3 in sequence, and each bit of y _o-2 sequentially comes out from SR3. Each bit of y _o-1 and y _o-2 is sequentially applied to storage device MEM1. Therefore, the storage device MEM1 is provided with 5-bit information x ^j _o , x ^j _o-1 , x ^j _o-2 , y ^j _o-1 , y ^j _o-2 .
As shown in FIG. 1, the storage device MEM1 has 32 storage locations with the above 5 bits as address values, and each of them has B bits of the value of the function φ calculated in advance by equation (9) as data. It is stored in two's complement code. Therefore, the numerical table output φ ^j can be derived from the given five-dimensional vector (x ^j _o , x ^j _o-1 , x ^j _o-2 , y ^j _o-1 , y ^j _o-2 ). , this is register R1
is accumulated in Next, the output of register R1 is the accumulator
Provided to adder ADS in ACC1, register R
Partial sum _j-1 〓 ^j=1 φ ^j 2 ^j-1 (adder ADS
(the previous output shifted by one bit toward the lower bit) is added (this operation is called shift addition).

次に蓄積装置MEM１には新しいベクトル（x_o ^j
＋１、x^j+1 _o-1、x^j+1 _o-2、y^j+1 _o-1、y^j+1 _o-2）が与えら
れ、これ
に対応した数表出力φ_j+1が引出される。これが再
びレジスタＲ１を通して加算器ADSで、レジス
タＲ２に貯蔵されている部分和_j 〓^j=1 φ^j2^j-1とシフト
加算される。このような動作を（Ｍ−１）回繰返
し、Ｍ回目には（Ｍ−１）回シフト加算されて得
られた部分和_M-1 〓^j=1 φ^j2^j-1から、ベクトル（x^M _o、
x^M _o-1、x^M _o-2、y^M _o-1、y^M _o-2）により蓄積装置MEM
１から引出された数表出力φ^MをレジスタＲ１を
通して加算器ADSで減算すれば、式(10)のフイル
タ出力y_oが求められる。 Next, the new vector (x _o ^j
+1 , x ^j+1 _o-1 , x ^j+1 _o-2 , y ^j+1 _o-1 , y ^j+1 _o-2 ) are given, and the corresponding numerical table output φ _j+1 is be drawn out. This is shifted and added to the partial sum _j 〓 ^j=1 φ ^j 2 ^j-1 stored in the register R2 by the adder ADS through the register R1 again. This operation is repeated (M ^- ₁ ) times, and ^the vector ( ^{x Mo} _,
x ^M _o-1 , x ^M _o-2 , y ^M _o-1 , y ^M _o-2 )
If the numerical table output φ ^M drawn from 1 is subtracted by the adder ADS through the register R1, the filter output y _o of equation (10) is obtained.

この例は上述の２進数の乗算器を用いる方法よ
りも回路構成が簡単になり、演算時間も速くなつ
ているが、加算器が減算も可能でなければならな
いので、まだ回路構成および制御が複雑であると
いう欠点がある。 Although this example has a simpler circuit configuration and faster calculation time than the method using a binary multiplier described above, the circuit configuration and control are still complex because the adder must also be capable of subtraction. It has the disadvantage of being.

このため、第２の従来例（特公昭53−30972号）
として、加算のみによりフイルタ出力を求める方
法について述べる。 For this reason, the second conventional example (Special Publication No. 53-30972)
A method for obtaining the filter output using only addition will be described below.

サンプル値Z_iを Z_i＝_M 〓^j=1 Z^j _i2^j-1 ………(11) なる形式をなす２進数で表わす。ただし、Z^j _iは０
または１である。 The sample value Z _i is expressed as a binary number in the form Z _i = _M 〓 ^j=1 Z ^j _i 2 ^j-1 (11). However, Z ^j _i is 0
or 1.

式(11)を式(3)に代入すると Ｙ＝_N-1 〓ⁱ⁼¹ α_iM 〓^j=0 Z^j _i2^j-1＝_M 〓^j=1 2^j-1 _N-1 〓^j=1 α_iZ^j _i ……(12) となるので、数表出力φ^jおよび関数φを式(6)で定
義すると式(12)は Ｙ＝_M 〓^j=1 φ（Z^j ₀、Z^j ₀、…、Z^j _o-1）2^j-1 ＝_M 〓^j=1 φ^j2_j-1 ……（13） と表わされ、加算のみで減算を含んでいない。し
たがつて、式（13）は数表出力φ^jを順次Ｍ回シフ
ト加算することによりフイルタ出力Ｙが得られる
ことを示している。 Substituting equation (11) into equation (3), Y= _N-1 〓 ⁱ⁼¹ α _iM 〓 ^j=0 Z ^j _i 2 ^j-1 = _M 〓 ^j=1 2 ^j-1 _N-1 〓 ^{j= 1} α _i Z ^j _i ...(12) Therefore, if the numerical table output φ ^j and the function φ are defined by equation (6), equation (12) becomes Y= _M 〓 ^j=1 φ (Z ^j ₀ , Z ^j ₀ , ..., Z ^j _o-1 ) 2 ^j-1 = _M 〓 ^j=1 φ ^j 2 _j-1 ... (13), which includes only addition and does not include subtraction. Therefore, equation (13) indicates that the filter output Y can be obtained by sequentially shifting and adding the numerical table output φ ^j M times.

この例は加算器に減算を含める必要がないので
回路構成および制御も簡単になる。しかし、この
例がフイルタとして動作するためには、 () 式(11)から明らかなようにZ_iは非負（正また
は零）であること（使用できる信号に制御が課
せられる） () 非巡回形フイルタの場合にはZ_iは入力サン
プル値のみであるから入力サンプル値が非負で
あればよいが、巡回形の場合にはZ_i入力サンプ
ル値ばかりでなく出力サンプル値もあるから、
Z_iが非負であると同時にフイルタ出力Ｙも非負
でなければならないこと、すなわちインパルス
応答が非負になるようなα_iが必要であること 等に限られ、他の場合はフイルタ動作が不可能で
ある。したがつて、この例は極く限定された場合
しか適用できない。また実用的なフイルタとして
望まれる要件はデイジタル信号（サンプル値）も
アナログ信号と同様に正負両数を取り得る（正負
両符号）信号である。正信号のみをフイルタリン
グするとフイルタ出力のオーバーフローも大きく
なる。 In this example, since there is no need to include subtraction in the adder, the circuit configuration and control are also simplified. However, in order for this example to work as a filter, () Z _i must be non-negative (positive or zero) as is clear from equation (11) (control is imposed on the signals that can be used) () Acyclic In the case of a type filter, Z _i is only the input sample value, so it is sufficient if the input sample value is non-negative, but in the case of a cyclic type filter, there is not only the _input sample value but also the output sample value, so
The only requirement is that Z _i must be non-negative and the filter output Y must also be non-negative, that is, α _i must be such that the impulse response is non-negative; in other cases, the filter cannot operate. be. Therefore, this example can only be applied in extremely limited cases. Further, a desirable requirement for a practical filter is that the digital signal (sample value) is a signal that can take on both positive and negative numbers (both positive and negative signs) similarly to analog signals. If only positive signals are filtered, the overflow of the filter output will also increase.

本発明の目的は、上記従来技術の欠点を改良
し、正負両符号の信号に対して使用可能であり、
かつ加算のみの演算によるデイジタルフイルタを
提供することにある。 An object of the present invention is to improve the drawbacks of the above-mentioned prior art, and to be usable for signals of both positive and negative signs.
Another object of the present invention is to provide a digital filter using only addition operations.

本発明の最も基本的な特徴は、式(5)の第２式の
右辺における減算を表わす第一項が変数Z^M ₀、Z^M ₁、
…Z^M _N-1の関数になつていることに着目し、第一項
を定数に変換して、その定数を蓄積装置に貯蔵し
て引出すことによりフイルタ出力Ｙを加算のみの
演算で求めるようにしたものである。以下に本発
明について詳細に説明する。 The most basic feature of the present invention is that the first term representing subtraction on the right side of the second equation of equation (5) is the variable Z ^M ₀ , Z ^M ₁ ,
...Noting that it is a function of Z ^M _N-1 , the first term is converted to a constant, and the constant is stored in the storage device and retrieved, thereby calculating the filter output Y using only addition. This is what I did. The present invention will be explained in detail below.

サンプル値Z_iは正負両符号信号であるから前述
の２の補数コードで表わすと式(4)より Z_i＝−Z_i ^M2^M-1＋_M-1 〓^j=1 Z_i ^j2^j-1 ……(4) である。前述のように式(4)を式(3)に代入すると式
(5)が導かれる。 Since the sample value Z _i is a signal with both positive and negative signs, if it is expressed using the two's complement code mentioned above, then from equation (4) Z _i = −Z _i ^M 2 ^M-1 + _M-1 〓 ^j=1 Z _i ^j 2 ^{j -1} ...(4). As mentioned above, substituting equation (4) into equation (3) yields equation
(5) is derived.

Ｙ＝−2_M-1N-1 〓ⁱ⁼⁰ α_iZ^M _i＋_M-1 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ^j _i ……(5) ところで、留意すべきことは、 Z^M _i＋^M _i＝１ ……（14） が恒等的に成り立つことである。ただし、_i ^Mは
Z^M _iの否定を表わす。すなわち、Z^M _i＝０のとき、
Ｚ^M _i＝１であり、Z^M _i＝１のとき、^M _i＝０である。 Y=−2 _M-1N-1 〓 ⁱ⁼⁰ α _i Z ^M _i + _M-1 〓 ^j=1 2 ^j-1 _N-1 〓 ⁱ⁼⁰ α _i Z ^j _i ……(5) By the way, please note What should be done is to make sure that Z ^M _i + ^M _i =1 (14) holds true. However, _i ^M is
Represents the negation of Z ^M _i . That is, when Z ^M _i =0,
Z ^M _i =1, and when Z ^M _i =1, ^M _i =0.

式（14）よりZ^M _i＝１−^M _iであるから、式(5)に
代入すると Ｙ＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_i（１−^M _i）＋_M-1 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ^j _i ＝−2^M-1 _N-1 〓ⁱ⁼⁰ α_i＋_M 〓^j=1 2^j-1 _N-1 〓ⁱ⁼⁰ α_iZ^j _i …(15) となる。ただし、 Z^M _i＝△ ^M _i ……（16） と定義する。式（16）は２の補数コードで表わさ
れたZ_iの極性ビツトを反転したものを改めてZ^M _iと
見なすことを示している。 From equation (14), Z ^M _i =1- ^M _i , so substituting into equation (5) yields Y=-2 ^M-1 _N-1 〓 ⁱ⁼⁰ α _i (1- ^M _i ) + _M-1 〓 ^j=1 2 ^j-1 _N-1 〓 ⁱ⁼⁰ α _i Z ^j _i =−2 ^M-1 _N-1 〓 ⁱ⁼⁰ α _i + _M 〓 ^j=1 2 ^j-1 _N-1 〓 ^{i =0} α _i Z ^j _i …(15). However, it is defined as Z ^M _i =△ ^M _i ...(16). Equation (16) indicates that the polarity bit of Z _i expressed in two's complement code is inverted and is regarded as Z ^M _i again.

したがつて、数表出力φ^jを式(6)で定義し、数表
出力φ^M+1を φ^M+1＝Ａ＝△−１／２_N-1 〓ⁱ⁼⁰ α_i（定数） ……（17） と定義すると式（15）は Ｙ＝φ^M+12^M＋_M 〓^j=1 φ^j2^j-1＝_N+1 〓^j=1 φ^j2^j-1 ……（18） となり、さらに式（18）は Ｙ＝〔φ^M+1＋〔φ^M＋…＋〔φ^j＋…＋｛φ³＋（φ²＋
φ¹2^-1）2^-1｝2^-1…〕2^-1…〕2^-1…〕2^M ……（19） とも表わされる。ここでは部分和Ψ^jを Ψ^j＝△φ^j＋〔φ^j-1＋…＋｛φ³＋（φ² ＋φ¹2^-1）2^-1｝2^-1…〕2^-1 ……（20） と定義すると Ψ^j＝φ^j＋Ψ^j-12^-1 ……（21） が成り立つ。ただし、Ψ⁰＝△０とする。 Therefore, the numerical table output φ ^j is defined by equation (6), and the numerical table output φ ^M+1 is φ ^M+1 = A=△−1/2 _N-1 〓 ⁱ⁼⁰ α _i (constant) ...(17) If we define Equation (15) as Y=φ ^M+1 2 ^M + _M 〓 ^j=1 φ ^j 2 ^j-1 = _N+1 〓 ^j=1 φ ^j 2 ^j-1 ……( 18), and equation (18) is further calculated as Y=[φ ^M+1 +[φ ^M +...+[φ ^j +...+{φ ³ + (φ ² +
It is also expressed as φ ¹ 2 ^-1 ) 2 ^-1 }2 ^-1 …〕2 ^-1 …〕2 ^-1 …〕2 ^M …(19). Here, the partial sum Ψ ^j is defined as Ψ ^j =△φ ^j + [φ ^j-1 +…+{φ ³ + (φ ² +φ ¹ 2 ^-1 )2 ^-1 }2 ^-1 …] 2 ^-1 …( 20) Then, Ψ ^j = φ ^j + Ψ ^j-1 2 ^-1 ...(21) holds true. However, it is assumed that Ψ ⁰ =Δ0.

式（20）より式（19）は Ｙ＝Ψ^M+12^M ……（22） と表わされる。 From equation (20), equation (19) is expressed as Y=Ψ ^M+1 2 ^M (22).

本発明は、式（16）〜（18）または式（16）、
（17）、（21）、（22）の演算原理を基礎におき、つ
ぎのような構成をその要旨とする。 The present invention provides formulas (16) to (18) or formula (16),
Based on the calculation principles of (17), (21), and (22), the following structure is the gist.

すなわち、Ｍビツトの２つの補数コードサンプ
ル値Z_iの極性ビツトが反転されたサンプル値Z_i＝
Z^M _i、Z^M-1 _i…Z² _iZ¹ _iをＮ個用意してＮ次元ベクトル
（Z^j ₀、Z^j ₁、…Z^j _N-1）を発生する。関数φおよび定
数Ａの値が貯蔵してある蓄積装置を備え、この蓄
積装置からＮ次元の零ベクトルを除くベクトル
（Z^j ₀、Z^j ₁、…Z^j _N-1）をアドレス値として数表出力
φ^jを引出し、零ベクトルのアドレス値に対しては
零をシフト加算器（累算器）に加える。この動作
をＭ回繰返した後、（Ｍ＋１）回目には蓄積装置
から定数Ａを引出して累算器に加える。こうし
て、式（18）または式（22）によるフイルタ出力
Ｙが得られる。すなわち加算のみの演算によつて
もとの正負両符号のサンプル値Z_iに対するフイル
タ出力Ｙが求まる。 That is, the sample value Z _i = M-bit two's complement code sample value Z _i with the polarity bit inverted.
N pieces of Z ^M _i , Z ^M-1 _i . . . Z ² _i Z ¹ _i are prepared to generate N-dimensional vectors (Z ^j ₀ , Z ^j ₁ , . . . Z ^j _N-1 ). It is equipped with a storage device in which the values of the function φ and the constant A are stored, and vectors (Z ^j ₀ , Z ^j ₁ , ...Z ^j _N-1 ) excluding N-dimensional zero vectors from this storage device are used as address values. Pull out the table output φ ^j and add zero to the shift adder (accumulator) for address values of zero vectors. After repeating this operation M times, the constant A is extracted from the storage device and added to the accumulator at the (M+1)th time. In this way, the filter output Y according to equation (18) or equation (22) is obtained. That is, the filter output Y for the original sample value Z _i of both positive and negative signs is determined by the operation of addition only.

つぎに、図面に示した実施例について本発明を
具体的に説明する。なお、第２図および第３図の
実施例は、いずれも簡単のためにまた対比のため
に、前記第１図の場合と同様に式(8)で示される２
次の巡回形デイジタルフイルタを示す。したがつ
て、数表出力φjは式(9)で表わされ、または式
（17）は φ^M+1＝Ａ＝−１／２（a₀＋a₁＋a₂＋b₁＋b₂） ……（23） となり、式（18）と式（23）は等価であるので動
作説明の便宜上式（22）を用いるとフイルタ出力
y_oは y_o＝Ψ^M+12^M ……（24） となる。 Next, the present invention will be specifically described with reference to embodiments shown in the drawings. Note that in both the embodiments shown in FIGS. 2 and 3, for the sake of simplicity and for comparison, 2 expressed by equation (8) as in the case of FIG.
The following cyclic digital filter is shown. Therefore, the table output φj is expressed by equation (9), or equation (17) is φ ^M+1 =A=-1/2(a ₀ +a ₁ +a ₂ +b ₁ +b ₂ )...( 23) Since Equation (18) and Equation (23) are equivalent, for convenience of explanation of operation, Equation (22) is used to calculate the filter output.
y _o becomes y _o =Ψ ^M+1 2 ^M ……(24).

第１実施例について、第２図によつて説明す
る。 The first embodiment will be explained with reference to FIG.

第２図において、EOR１、EOR２は排他的論
理和、SR１〜SR３は直列形のシフトレジスタ、
PSRは並列入力−直列出力形のシフトレジスタ、
NOTは否定、ORは論理和、AND１〜AND５は
論理積、MEM２はROMもしくはRAM等の蓄積
装置、Ｒ１，Ｒ２はレジスタ、ADは加算器、
ACC２はADおよびＲ２からなり、ACC１と同様
にＲ２の出力を下位ビツト方向に１ビツトシフト
してADの入力に結線された累算器であつて図示
のごとく構成してある。第２図においては、サン
プル値x_oの各ビツトは最下位ビツトを先頭に順次
直列にEOR１に印加され、極性ビツトの通過時
間に限り信号H_Mをハイレベルにすることにより
極性ビツトを反転して、x_oの極性ビツトを反転し
たサンプル値x′_oとしてシフトレジスタSR１に与
えられる。また同時に１サンプル時間遅延された
入力サンプル値x′_o-1の各ビツトが順次シフトレ
ジスタSR１からSR２に移動していき、SR２か
らは２サンプル時間遅延された入力サンプル値
x′_o-2の各ビツトが順次出てくる。x′、x′_o-1およ
びx′_o-2の各ビツトはそれぞれ順次論理積AND１
〜AND３を通して蓄積装置MEM２、および論
理和ORに与えられる。同様にして並列にシフト
レジスタPSRに貯蔵された１サンプル時間遅延
された出力サンプル値y_o-1の各ビツトが順次直列
に前記と同様の極性ビツトを反転するための排他
的論理和EOR２を通つてy_o-1の極性ビツトを反
転した１サンプル遅延された出力サンプル値
y′_o-1としてシフトレジスタSR３へ移動していき、
SR３からは２サンプル時間遅延された出力サン
プル値y′_o-2の各ビツトが順次出てくる。y′_o-1お
よびy′_o-2の各ビツトはそれぞれ順次論理積AND
４およびAND５を通して蓄積装置MEM２、お
よび論理和ORに与えられる。蓄積装置MEM２
は、第１図に示されている蓄積装置MEM１にお
いて５次元の零ベクトル（０、０、０、０、０）
のアドレス値に貯蔵してある関数の値が零である
から、第２図に示されるようにこの記憶個所に式
（23）で表わされる定数Ａの値をＢビツトの２の
補数コードで貯蔵し、他の記憶個所は蓄積装置
MEM１と同じ内容を貯蔵している。したがつ
て、与えられた５次元ベクトル（x^j _o、x^j _o-1、
x^j _o-2、y^j _o-1ｙ、y^j _o-2）が零ベクトルに等しくない
ときには蓄積装置MEM２から数表出力φ^jを引出
し、レジスタＲ１に蓄積される。ベクトル（x^j _o、
x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）が零ベクトルに等しい
ときには論理和ORからのローレベル信号である
クリア信号によつてレジスタＲ１の内容を零にす
る。次にレジスタＲ１の出力は累算器ACC２中
の加算器ADに与えられ、レジスタＲ２に貯蔵さ
れている部分和Ψ^j-1とシフト加算される。 In Figure 2, EOR1 and EOR2 are exclusive OR, SR1 to SR3 are serial shift registers,
PSR is a parallel input-serial output type shift register.
NOT is negation, OR is logical sum, AND1 to AND5 is logical product, MEM2 is a storage device such as ROM or RAM, R1 and R2 are registers, AD is adder,
ACC2 consists of AD and R2, and like ACC1, it is an accumulator that shifts the output of R2 by one bit in the direction of the lower bit and is connected to the input of AD, and is constructed as shown in the figure. In Figure 2, each bit of the sample value _xo is applied to EOR1 in series starting from the least significant bit, and the polarity bit is inverted by making the signal H _M high level only during the transit time of the polarity bit. Then, the polarity bit of _xo is inverted and the sample value _x'o is provided to the shift register SR1. At the same time, each bit of the input sample value x'o _-1 delayed by 1 sample time is sequentially moved from shift register SR1 to SR2, and from SR2 the input sample value delayed by 2 sample times is transferred from shift register SR1 to SR2.
Each bit of x′ _o-2 comes out sequentially. Each bit of x', x'o _-1 and _x'o-2 is sequentially logical AND1
It is applied to the storage device MEM2 through AND3 and to the logical sum OR. Similarly, each bit of the output sample value y _{o -1} delayed by one sample time and stored in parallel in the shift register PSR is sequentially and serially passed through an exclusive OR EOR2 for inverting the polarity bit similar to the above. The output sample value is delayed by one sample with the polarity bit of y _o-1 inverted.
Move to shift register SR3 as y′ _o-1 ,
Each bit of the output sample value y'o _-2 delayed by two sample times is sequentially output from SR3. Each bit of y′ _o-1 and y′ _o-2 is sequentially ANDed.
4 and AND5 to the storage device MEM2, and to the logical sum OR. Storage device MEM2
is a five-dimensional zero vector (0, 0, 0, 0, 0) in the storage device MEM1 shown in FIG.
Since the value of the function stored at the address value is zero, the value of the constant A expressed by equation (23) is stored in this storage location as a B-bit two's complement code, as shown in Figure 2. However, other storage locations are storage devices.
It stores the same contents as MEM1. Therefore, given five-dimensional vectors (x ^j _o , x ^j _o-1 ,
When x ^j _o-2 , y ^j _o-1 y, y ^j _o-2 ) is not equal to a zero vector, the table output φ ^j is extracted from the storage device MEM2 and stored in the register R1. Vector (x ^j _o ,
x ^j _o-1 , x ^j _o-2 , y ^j _o-1 , y ^j _o-2 ) is equal to a zero vector, the contents of register R1 are cleared by the clear signal, which is a low level signal from the logical OR. Make it zero. The output of register R1 is then applied to adder AD in accumulator ACC2, where it is shifted and added to the partial sum Ψ ^j-1 stored in register R2.

このような動作を（Ｍ−１）回繰返し、Ｍ回目
には信号H_MがハイレベルのもとにEOR１および
EOR２により反転された極性ビツトを成分とす
るベクトル（x^M _o、x^M _o-1、x^M _o-2、y^M _o-1、y^M _o-2）につ
いて上記動作を行ない、（Ｍ＋１）回目には信号
H_M+1をハイレベルにして否定NOTから生じたロ
ーベル信号により論理積AND１〜AND５から零
ベクトルを発生させ、その零ベクトルをアドレス
値として蓄積装置MEM２から引出された数表出
力φ^M+1（すなわち定数Ａ）がレジスタＲ１を通し
て加算器ADに与えられ、レジスタＲ２に貯蔵さ
れている部分和Ψ^Mとシフト加算されることによ
り式（24）のフイルタ出力Ｙが求められる。 This operation is repeated (M-1) times, and at the _Mth time, EOR1 and
The above operation is performed for the vector (x ^M _o , x ^M _o-1 , x ^M _o-2 , y ^M o _- 1 , y ^M _o-2 ) whose components are the polarity bits inverted by EOR2, and (M+1) signal at the turn
When H _M+1 is set to high level, a zero vector is generated from the logical products AND1 to AND5 by the low-bell signal generated from NOT, and the zero vector is used as an address value to output the numerical table output φ ^M+1 from the storage device MEM2. (ie, constant A) is given to adder AD through register R1, and is shifted and added to partial sum Ψ ^M stored in register R2, thereby obtaining filter output Y in equation (24).

また、第１実施例において累算器ACC２中の
レジスタＲ２を並列入力−並列出力形のシフトレ
ジスタに置換えてもよい。 Further, in the first embodiment, the register R2 in the accumulator ACC2 may be replaced with a parallel input-parallel output type shift register.

つぎに、第２実施例について、第３図によつて
説明する。 Next, a second embodiment will be explained with reference to FIG.

第３図は第２図と殆んど同じであるが、相異し
ているのは第２図の累算器ACC２の代りにレジ
スタＲ２を並列入力−並列出力形のシフトレジス
タPPRに置換した累算器ACC３が設けられてい
る点である。 Figure 3 is almost the same as Figure 2, but the difference is that instead of accumulator ACC2 in Figure 2, register R2 is replaced with a parallel input-parallel output type shift register PPR. The point is that an accumulator ACC3 is provided.

第３図の動作については第２図の場合と異なる
点についてのみ説明を与える。与えられた５次元
ベクトル（x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2）が零ベ
クトルに等しいときに、第２図では論理和ORか
らのクリア信号によつてレジスタＲ１の内容を零
にして、そのレジスタＲ１の出力を加算器ADに
加えているのに対して、第３図においては論理和
ORからのシフト信号によつて累算器ACC３中の
シフトレジスタPPRの内容を１ビツトシフトす
るだけで等価的に数表出力φ^jを零にしている。 Regarding the operation in FIG. 3, only the points different from those in FIG. 2 will be explained. When the given five-dimensional vector (x ^j _o , x ^j _o-1 , x ^j _o-2 , y ^j _o-1 , y ^j _o-2 ) is equal to a zero vector, in Figure 2, the logical OR The contents of register R1 are set to zero by the clear signal from
By simply shifting the contents of the shift register PPR in the accumulator ACC3 by one bit using the shift signal from the OR, the table output φ ^j is equivalently made zero.

第２実施例は（Ｍ＋１）回目に生ずるものを除
く零ベクトルに対しては加算を行なわないように
構成されているので、フイルタ出力Ｙを求めるた
めの演算時間が短縮できる。 Since the second embodiment is configured so that addition is not performed on zero vectors other than those occurring the (M+1)th time, the calculation time for obtaining the filter output Y can be shortened.

また、第２実施例において、レジスタＲ１を省
略し、蓄積装置MEM２と累算器ACC３とを直接
結線してもよい。 Furthermore, in the second embodiment, the register R1 may be omitted and the storage device MEM2 and the accumulator ACC3 may be directly connected.

第１実施例および第２実施例において、アドレ
ス値は５次元ベクトル（x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、
y^j _o-2）で定められていたが、一般的に５ビツトの
情報x^j _o、x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2の関数（x^j _o、
x^j _o-1、x^j _o-2、y^j _o-1、y^j _o-2により定まるアドレス値）
として定めることもできる。 In the first and second embodiments, the address values are five-dimensional vectors (x ^j _o , x ^j _o-1 , x ^j _o-2 , y ^j _o-1 ,
y ^j _{o- 2} ^{) , but} _{generally it} ^is _a ^function ₍ x ^j _o ,
address value determined by x ^j _o-1 , x ^j _o-2 , y ^j _o-1 , y ^j _o-2 )
It can also be defined as

本発明によれば、式（16）、（17）、（18）または
式（16）、（17）、（21）、（22）を基本原理として採
用したから、上記実施例からも明らかなように、
正負両符号のサンプル値を、回路構成も制御も簡
単な加算のみによる演算によつてフイルタリング
ができるとともに、演算時間も短縮できるという
効果がある。 According to the present invention, since formulas (16), (17), (18) or formulas (16), (17), (21), and (22) are adopted as basic principles, it is clear from the above embodiments that like,
This has the effect that sample values of both positive and negative signs can be filtered by calculation using only addition with a simple circuit configuration and control, and the calculation time can also be shortened.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は減算可能な加算器を用いた従来のデイ
ジタルフイルタの構成を示す図、第２図は第１図
の従来例と対比できる構成を有する本発明の一実
施例を示す図、第３図は本発明の他の実施例を示
す図である。 ADS：減算可能な加算器、AD：加算器、
MEM１，MEM２：蓄積装置、SR１〜SR３：
直列形のシフトレジスタ、PSR：並列入力−直
列出力形のシフトレジスタ、Ｒ１，Ｒ２：レジス
タ、PPR：並列入力−並列出力形のシフトレジ
スタ、EOR１，EOR２：排他的論理和、AND１
〜AND５：論理積、ACC１〜ACC３：累算器を
示す。 FIG. 1 is a diagram showing the configuration of a conventional digital filter using a subtractable adder, FIG. 2 is a diagram showing an embodiment of the present invention having a configuration that can be compared with the conventional example in FIG. The figure shows another embodiment of the invention. ADS: subtractable adder, AD: adder,
MEM1, MEM2: Storage device, SR1~SR3:
Serial type shift register, PSR: Parallel input-serial output type shift register, R1, R2: Register, PPR: Parallel input-parallel output type shift register, EOR1, EOR2: Exclusive OR, AND1
~AND5: indicates logical product, ACC1 to ACC3: indicates accumulator.

Claims (1)

【特許請求の範囲】 １ 相継いで到来するＮ個の正負を含むＭビツト
２進コードサンプル値Z_iをフイルタし、 Ｙ＝_N-1 〓ⁱ⁼⁰ α_iZ_i なる関数によつて表わされるフイルタ出力Ｙを出
力するデイジタルフイルタにおいて：該２進コー
ドサンプル値を受領し、極性を示すビツトのみを
選択的に反転する極性反転手段と；Ｎ個の極性反
転された２進コードサンプル値の各ビツトに対応
するＮビツト情報を順次出力するベクトル発生手
段と；該Ｎビツト情報が所定ベクトルであること
を検出するベクトル検出手段と；所定アドレスに
は定数値Ａを、それ以外のアドレスには係数α_iと
該Ｎビツト情報で定まる関数φとを蓄積する蓄積
装置と；該蓄積装置の出力φ^jと該ベクトル検出手
段の出力とを受領し、 該Ｎビツト情報が所定ベクトルでないとき Ψ^j＝φ^j＋Ψ_j-12^-1 なる累算を行い、 該Ｎビツト情報が所定ベクトルであるとき Ψ^j＝Ψ^j-12^-1 なる計算を行う累算装置と； 該Ｎビツト情報を受領し、１≦ｊ≦ＭのＭ回に
おいては該Ｎビツト情報が所定ベクトルでないと
き該Ｎビツト情報に対応する関数φを格納したア
ドレスを発生し、Ｍ＋１回目には該所定アドレス
を発生するアドレス発生手段とを備えたことを特
徴とするデイジタルフイルタ。[Claims] 1. Filter M-bit binary code sample values Z _i containing N positive and negative values successively arriving, and express by a function Y= _N-1 〓 ⁱ⁼⁰ α _i Z _i In a digital filter that outputs a filter output Y, a polarity inverting means receives the binary code sample value and selectively inverts only the bits indicating the polarity; Vector generating means for sequentially outputting N-bit information corresponding to each bit; Vector detecting means for detecting that the N-bit information is a predetermined vector; a storage device that stores a coefficient α _i and a function φ determined by the N-bit information; receives an output φ ^j of the storage device and an output of the vector detection means; and when the N-bit information is not a predetermined vector, Ψ ^j = φ ^j + Ψ _j-1 2 ^-1 , and when the N bit information is a predetermined vector, an accumulator that calculates Ψ ^j = Ψ ^j-1 2 ^-1 ; When the N-bit information is not a predetermined vector, an address storing the function φ corresponding to the N-bit information is generated M times when 1≦j≦M, and an address that stores the function φ corresponding to the N-bit information is generated at the M+1 time. A digital filter comprising a generating means.