JPS634679A - Manufacture of electrostatic induction type semiconductor device - Google Patents
Manufacture of electrostatic induction type semiconductor deviceInfo
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Abstract
Description
【発明の詳細な説明】 〔技術分野〕 この発明は静電誘導形半導体装置の製法に関する。[Detailed description of the invention] 〔Technical field〕 The present invention relates to a method for manufacturing an electrostatic induction type semiconductor device.
静電誘導形半導体装置のひとつに静電誘導形サイリスク
がある。静電誘導形サイリスクは、高速で動作し、また
導通・非導通制御も簡単であるといった利点を有してい
る。利用範囲を広げるために、例えば、高耐圧化の努力
がなされている。One of the electrostatic induction type semiconductor devices is the electrostatic induction type SIRISK. The electrostatic induction type SIRISK has the advantage of operating at high speed and easy conduction/non-conduction control. In order to expand the range of use, efforts are being made to, for example, increase the voltage resistance.
高耐圧化のために、いわゆるメサ構造やベベル構造を有
するものも作られているが、基板の活性領域が露出する
ので、露出面の処理・取扱が困難であり、リーク電流が
多く、信顛性も低いという問題がある。In order to achieve high voltage resistance, devices with a so-called mesa structure or bevel structure are manufactured, but since the active region of the substrate is exposed, it is difficult to process and handle the exposed surface, there is a lot of leakage current, and the reliability is high. There is also the problem of low gender.
そのため、半導体基板の一側に形成されたゲート領域と
カソード領域のいわゆる活性化領域の外側にさらにガー
ドリング領域を形成して、基板表面の空乏層を伸ばし、
基板表面における電界集中を緩和するという方法がとら
れることも多いが、所望の耐電圧特性を得るためには、
（ａ） 製造に用いられる半導体基板自体の抵抗率（
比抵抗）
伽） ガードリング領域の拡散深さ
くＣ） 労−ドリング領域の間隔
（ｄ） ガードリング領域の本数
を中心として各条件を最適に設定する必要があるところ
で、製造された半導体基板自体のばらっきで抵抗率が変
わるだけでなく、特性の異なる静電誘導形サイリスクを
得るために、例えば抵抗率の高い半導体基板を用いたい
ようなこともある。Therefore, a guard ring region is further formed outside the so-called activation regions of the gate region and cathode region formed on one side of the semiconductor substrate to extend the depletion layer on the substrate surface.
A method of alleviating electric field concentration on the substrate surface is often taken, but in order to obtain the desired withstand voltage characteristics, (a) the resistivity of the semiconductor substrate itself used for manufacturing (
Specific resistance) C) Diffusion depth of the guard ring region C) Spacing between the guard ring regions (d) It is necessary to set each condition optimally, centering on the number of guard ring regions. For example, it may be desirable to use a semiconductor substrate with high resistivity in order to obtain electrostatic induction type silicon risks with different resistivity as well as different characteristics.
しかし基板の抵抗率が変わると、上記（ａ）〜（ｄ）の
最適条件も変わって（るのである。However, if the resistivity of the substrate changes, the optimal conditions (a) to (d) above also change.
例えば、抵抗率が高くなった場合、ガードリング領域の
拡散深さ、および、ガードリング領域の本数をそのまま
とすれば、ガードリング領域の間隔は広くしなければな
らない。For example, when the resistivity becomes high, if the diffusion depth of the guard ring regions and the number of guard ring regions remain unchanged, the spacing between the guard ring regions must be widened.
ガードリング領域の拡散深さ、および、ガードリングの
間隔をそのままとすると、ガードリングの本数は増やさ
なくてはならない。If the diffusion depth of the guard ring region and the spacing between the guard rings remain unchanged, the number of guard rings must be increased.
ガードリングの拡散深さを深くする場合、ガードリング
の間隔を広くしなければならない。When increasing the diffusion depth of the guard rings, the spacing between the guard rings must be widened.
このような条件の変更に伴って、設計の見直しが必要と
なるだけでなく、歩留まりの低下やひとつの装置が要す
るチップ面積の増加のため、コストアンプを招来すると
いう問題がある。Such changes in conditions not only necessitate a review of the design, but also lead to cost increases due to lower yields and increased chip area required for one device.
この発明は、上記の目的に鑑み、使用する半導体基板の
抵抗率が変化しても、−旦定めたガードリング条件のま
まで、チップ面積も変えることなく、所望の耐電圧特性
とすることができる静電誘導形半導体装置の製法を提供
することを目的とする。In view of the above object, the present invention makes it possible to obtain desired withstand voltage characteristics without changing the chip area while maintaining the predetermined guard ring conditions even if the resistivity of the semiconductor substrate used changes. The purpose of the present invention is to provide a method for manufacturing an electrostatic induction type semiconductor device that can be manufactured.
前記目的を達成するため、ここの発明は、半導体基板の
一側に、ゲート領域およびカソード領域となる活性化領
域を備えているとともに前記活性化領域の外側にガード
リング領域をも備えている静電誘導形半導体装置を得る
にあたり、前記活性化領域の外側における領域の不純物
濃度を所定範囲内の濃度となるように調整しておいて、
この領域に前記ガードリング領域を形成することを特徴
とする静電誘導形半導体装置の製法を要旨とする以下、
この発明にかかる静電誘導形半導体装置の製法の一例を
図面を参照しながら詳しく説明する。In order to achieve the above-mentioned object, the present invention provides a static semiconductor device which is provided with an activation region on one side of a semiconductor substrate, serving as a gate region and a cathode region, and also has a guard ring region outside the activation region. When obtaining an electrically inductive semiconductor device, the impurity concentration in a region outside the activated region is adjusted to be within a predetermined range;
The following is a summary of a method for manufacturing an electrostatic induction type semiconductor device characterized by forming the guard ring region in this region.
An example of a method for manufacturing an electrostatic induction type semiconductor device according to the present invention will be explained in detail with reference to the drawings.
第１図は、この発明製法の一例を用いて製造した静電誘
導形サイリスク（以下、「サイリスタ」と言う）の断面
構造をあられしたものである。なお、第１図では、サイ
リスタ１における各領域用の電極は省略しである。FIG. 1 shows a cross-sectional structure of an electrostatic induction type thyristor (hereinafter referred to as "thyristor") manufactured using an example of the manufacturing method of the present invention. Note that in FIG. 1, electrodes for each region in the thyristor 1 are omitted.
サイリスタ１における半導体基板２は高抵抗率Ｎ型（Ｎ
−）シリコン基板が使われている。チャンネル形成領域
（Ｎ −ｆｆｆｆ域）３を間にして、−側表面にカソー
ド領域（Ｎ”Ｈ域）４・・・４を挟むようにしてゲート
領域（Ｐ”領域）５・・・５を備えているとともに他側
にアノード領域（Ｐ″領域６を備えている。そして、ガ
ードリング領域（Ｐ”領域）８・・・８は、もっとも外
側のゲート？ｉＩ域５とチャンネルストッパー領域＜Ｎ
”ｅＴＩ域）７の間に形成されている。ガードリング領
域７・・・７は、チャンネル形成領域（Ｎ−領域）３よ
りは低い抵抗率のＮ−領域９表面に形成されている。な
お、チャンネル形成領域３、カソード領域４、ゲート領
域５、および、アノード領域が、通常、活性化領域とな
る。The semiconductor substrate 2 in the thyristor 1 is a high resistivity N type (N
-) A silicon substrate is used. Gate regions (P" regions) 5...5 are provided on the - side surface with a channel forming region (N-ffff region) 3 in between, and cathode regions (N"H regions) 4...4 are sandwiched therebetween. and an anode region (P" region 6) on the other side. Guard ring regions (P" region) 8...8 are connected to the outermost gate?iI region 5 and channel stopper region <N
The guard ring regions 7...7 are formed on the surface of the N-region 9, which has a lower resistivity than the channel forming region (N-region) 3. , the channel forming region 3, the cathode region 4, the gate region 5, and the anode region usually become active regions.
サイリスタ１のガードリング領域８・・・８は、次のよ
うにして形成される。まず、ゲート領域５・・・５の外
側における半導体基板２表面領域の不純物濃度を高めて
抵抗率を低く変化させたＮ−領域９をあらかじめ形成し
ておいて、その後、このＮ−領域９にＰ型領域用の不純
物を注入・拡散することによりガードリング領域を形成
する。The guard ring regions 8...8 of the thyristor 1 are formed as follows. First, an N- region 9 is formed in advance in which the resistivity is lowered by increasing the impurity concentration of the surface region of the semiconductor substrate 2 outside the gate regions 5 . A guard ring region is formed by implanting and diffusing impurities for a P-type region.
このようにしてガードリング領域８・・・８を形成すれ
ば、半導体基板の抵抗率が変化しても、−定のガードリ
ング条件で、チップ面積も変えることなく、所望の耐電
圧特性とすることができる理由を次に詳しく説明する。By forming the guard ring regions 8...8 in this way, even if the resistivity of the semiconductor substrate changes, the desired withstand voltage characteristics can be achieved under constant guard ring conditions without changing the chip area. The reason why this is possible will be explained in detail below.
所望の耐電圧値が１５００ボルトで、半導体基板の抵抗
率が９０Ω・ｃｍの場合の最適条件は、第２図にみるよ
うに、以下のようになる。When the desired withstand voltage value is 1500 volts and the resistivity of the semiconductor substrate is 90 Ω·cm, the optimal conditions are as follows, as shown in FIG.
■ ガードリング領域８の拡散深さ＝１６μｍ■ ガー
ドリングの領域の間隔ＩＩ＝６０μｍ■ ガードリング
領域拡散用窓長さｆｚ＝１０μ ｍ
■ ガードリング領域とチャンネルストッパー領域の間
隔ｊ！ｚ＝１７０μｍ
■ ガードリング領域の本数：５本
この条件で、半導体基板の抵抗率が１５０Ω・ｃｍに変
わり、拡散深さをそのままとした場合の最適条件は、第
３図にみるように、以下のようになる。■ Diffusion depth of guard ring region 8 = 16 μm ■ Interval between guard ring regions II = 60 μm ■ Guard ring region diffusion window length fz = 10 μm ■ Distance between guard ring region and channel stopper region j! z=170μm ■ Number of guard ring regions: 5 Under these conditions, the resistivity of the semiconductor substrate changes to 150Ω・cm, and if the diffusion depth remains unchanged, the optimal conditions are as follows, as shown in Figure 3. become that way.
■ ガードリング領域８の拡散深さ＝１６μｍ■ ガー
ドリングの領域の間隔ＩＩ ’＝８０μ■ ガードリ
ング領域拡散用窓長さｆｚ’−１０μｍ
■ ガードリング領域とチャンネルストッパー領域の間
隔１３ ””２００μｍ
■ ガードリング領域の本数：４本
半導体基板の抵抗率が変わっただけで、このように最適
条件が変化してしまうのである。そしてガードリング領
域の長さも、第２図では、１０４０μｍであったものが
、第３図では、１１２０μｍに増加している。つまり、
ひとつのサイリスク作成に必要なチップ面積が増加して
いるのである。■ Diffusion depth of guard ring region 8 = 16 μm ■ Distance between guard ring regions II' = 80 μm ■ Guard ring region diffusion window length fz' - 10 μm ■ Distance between guard ring region and channel stopper region 13 "" 200 μm ■ Number of guard ring regions: 4 Just by changing the resistivity of the semiconductor substrate, the optimum conditions change in this way. The length of the guard ring region is also increased from 1040 μm in FIG. 2 to 1120 μm in FIG. 3. In other words,
The chip area required to create one cyrisk is increasing.
この発明では、上記のように条件を変更するのではなく
、半導体基板の抵抗率が９０Ω・ｃｍから１５０Ω・ｃ
ｍに変化した時でも、に熱拡散法で不純物を基板表面か
ら拡散し中間抵抗率のＮ−領域９を形成する（この場合
、表面抵抗が５００Ω／口で拡散深さが５０μｍとなる
ように熱拡１ｉＩｌ処理する）というだけで、９０Ω・
ｃｍと同じ条件でガードリング領域を製造しても、生ず
る空乏層は１５００ボルトの耐電圧に適したものとなる
のである。In this invention, instead of changing the conditions as described above, the resistivity of the semiconductor substrate is changed from 90Ω·cm to 150Ω·c.
Even when the temperature changes to m, the impurity is diffused from the substrate surface using a thermal diffusion method to form an N-region 9 of intermediate resistivity (in this case, the surface resistance is 500 Ω/hole and the diffusion depth is 50 μm). 90Ω・
Even if the guard ring region is manufactured under the same conditions as cm, the resulting depletion layer will be suitable for a withstand voltage of 1500 volts.
つまり、半導体基板におけるガードリング領域を形成す
る個所の不純物濃度を、決まったガードリング条件に合
うように所定範囲内に調整しておいて、この個所にガー
ドリング領域を形成するのである。In other words, the impurity concentration at a portion of the semiconductor substrate where the guard ring region is to be formed is adjusted within a predetermined range to meet the predetermined guard ring conditions, and the guard ring region is formed at this location.
、以上のように、半導体基板の抵抗率が上昇しても、−
旦決めた条件を変えることなく、所望の耐電圧特性のサ
イリスクを得ることができるのである。半導体基板自体
の製造にともなう抵抗率の変化は勿論であるが、サイリ
スクの特性向上（例えば、ゲート・カソード間耐圧、ア
ノード・カソード間耐圧、電圧増幅率、スイッチング時
間などの特性向上）を目的として抵抗率を高くする場合
があるが、この時でも、全（同様に、必要なチップ面積
を増加することなく、サイリスクを製造できる。ガード
リング本数が変わらなければ、マスク変更の必要がない
ので、いわゆる固定費が少なくてすみ、コストアップも
ない。, As mentioned above, even if the resistivity of the semiconductor substrate increases, -
It is possible to obtain the desired resistance voltage characteristics without changing the conditions once determined. Of course, the resistivity changes due to the manufacturing of the semiconductor substrate itself, but also for the purpose of improving SiRisk characteristics (for example, improving characteristics such as gate-cathode withstand voltage, anode-cathode withstand voltage, voltage amplification factor, switching time, etc.) In some cases, the resistivity may be increased, but even in this case, it is possible to manufacture a total (silisk) without increasing the required chip area.As long as the number of guard rings does not change, there is no need to change the mask. There are fewer so-called fixed costs, and there is no cost increase.
この発明は、上記実施例に限られない。半導体基板の抵
抗率が低下するときにも、この発明にかかるサイリスク
の製法を用いることは可能である。また、第１図に示し
たサイリスクで、Ｎ型とＰ型が、全（入れ換わっている
ようであってもよい。静電誘導形半導体装置が静電誘導
形トランジスタであってもよい。この場合、カソード領
域はソース領域と称される。This invention is not limited to the above embodiments. Even when the resistivity of the semiconductor substrate decreases, it is possible to use the method for manufacturing SIRISK according to the present invention. In addition, in the silicon risk shown in FIG. 1, the N-type and P-type may be completely (replaced).The electrostatic induction type semiconductor device may be an electrostatic induction type transistor. In this case, the cathode region is referred to as the source region.
以上に述べたように、この発明にかかる静電誘導形半導
体装置の製法は、活性化領域の外側における領域の不純
物濃度を所定範囲内の濃度となるように調整しておいて
、この領域にガードリング領域を形成する構成を有して
いる。そのため、用いる半導体基板の抵抗率が変わって
も、−旦求めた一定のガードリング条件のままで、チッ
プ面積も変えることなく、所望の耐電圧特性を備えた半
導体装置を得ることができるのである。そのため、半導
体装置の性能向上や製品歩留まり向上を図ることができ
るのである。As described above, the method for manufacturing the electrostatic induction type semiconductor device according to the present invention is to adjust the impurity concentration in the region outside the activated region to be within a predetermined range. It has a configuration that forms a guard ring region. Therefore, even if the resistivity of the semiconductor substrate used changes, it is possible to obtain a semiconductor device with the desired withstand voltage characteristics without changing the chip area while maintaining the constant guard ring conditions previously determined. . Therefore, it is possible to improve the performance of the semiconductor device and the product yield.
第１図は、この発明製法の一例を用いて製造したサイリ
スクの断面図、第２図および第３図は、それぞれ、使用
する半導体基板の抵抗率とガードリング領域の関係を説
明するための断面図である１・・・サイリスタ ２
・・・半導体基板３・・・チャンネル形成領域 ４・
・・カソード領域５・・・ゲート領域 ８・・・ガ
ードリング領域９・・・Ｎ−領域FIG. 1 is a cross-sectional view of a SIRISK manufactured using an example of the manufacturing method of the present invention, and FIGS. 2 and 3 are cross-sectional views for explaining the relationship between the resistivity of the semiconductor substrate used and the guard ring region, respectively. Diagram 1: Thyristor 2
...Semiconductor substrate 3...Channel formation region 4.
...Cathode region 5...Gate region 8...Guard ring region 9...N- region
Claims (1)
領域となる活性化領域を備えているとともに前記活性化
領域の外側にガードリング領域をも備えている静電誘導
形半導体装置を得るにあたり、前記活性化領域の外側に
おける領域の不純物濃度を所定範囲内の濃度となるよう
に調整しておいて、この領域に前記ガードリング領域を
形成することを特徴とする静電誘導形半導体装置の製法
。(1) To obtain a static induction type semiconductor device which is provided with an activation region serving as a gate region and a cathode region on one side of a semiconductor substrate, and also has a guard ring region outside the activation region, A method for manufacturing a static induction type semiconductor device, characterized in that the impurity concentration in a region outside the activated region is adjusted to be within a predetermined range, and the guard ring region is formed in this region. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14882686A JPS634679A (en) | 1986-06-24 | 1986-06-24 | Manufacture of electrostatic induction type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14882686A JPS634679A (en) | 1986-06-24 | 1986-06-24 | Manufacture of electrostatic induction type semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS634679A true JPS634679A (en) | 1988-01-09 |
Family
ID=15461592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14882686A Pending JPS634679A (en) | 1986-06-24 | 1986-06-24 | Manufacture of electrostatic induction type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634679A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0380568A (en) * | 1989-04-25 | 1991-04-05 | Matsushita Electric Works Ltd | Electrostatic induction semiconductor device and its manufacture |
| KR20210082216A (en) * | 2018-10-31 | 2021-07-02 | 도요세이칸 그룹 홀딩스 가부시키가이샤 | Jig for metal plastic working |
-
1986
- 1986-06-24 JP JP14882686A patent/JPS634679A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0380568A (en) * | 1989-04-25 | 1991-04-05 | Matsushita Electric Works Ltd | Electrostatic induction semiconductor device and its manufacture |
| KR20210082216A (en) * | 2018-10-31 | 2021-07-02 | 도요세이칸 그룹 홀딩스 가부시키가이샤 | Jig for metal plastic working |
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