JPS6345849A - Thin film capacitance element - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、絶縁性表面を有する基板と、その基板上に形
成された下部電極層と、その下部電極層に誘電体層を介
して対向している上部電極層とを有する薄膜容量素子に
関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a substrate having an insulating surface, a lower electrode layer formed on the substrate, and a lower electrode layer facing the lower electrode layer with a dielectric layer interposed therebetween. The present invention relates to a thin film capacitive element having an upper electrode layer.
１１立亘韮
従来、第３図及び第４図を伴なって次に述べる構成を有
するａＩｇｌ容最素子が提案されている。11. Previously, an aIgl capacitor element having the configuration described below with reference to FIGS. 3 and 4 has been proposed.
すなわち、例えばシリコンでなる基板本体２上に、例え
ばシリコン酸化物（Ｓ ＋ ０２ ）でなる絶縁層３が
形成されている構成を有する絶縁性表面を有する基板１
上に、例えばＡＩ、Ａ１合金などでなる下部ｍ１Ｆｉ４
が、所要のバターンに形成されている。That is, a substrate 1 having an insulating surface has a structure in which an insulating layer 3 made of, for example, silicon oxide (S + 02) is formed on a substrate body 2 made of, for example, silicon.
Above, a lower m1Fi4 made of, for example, AI, A1 alloy, etc.
is formed into the required pattern.
また、基板１上に、下部電極層４をそれに接した関係で
覆い、且つ下部電極層４を外部に臨ませる誘電体層用窓
６及び下部電極導出用窓７を有する、例えばシリコン窒
化物でなる層間絶縁層５が形成されている。Further, on the substrate 1, a dielectric layer window 6 and a lower electrode lead-out window 7 are provided, which cover the lower electrode layer 4 in contact with the lower electrode layer 4 and expose the lower electrode layer 4 to the outside. An interlayer insulating layer 5 is formed.
さらに、肋間絶縁層５上に、その誘電体層用窓６の内面
上を通って下部電極層４の誘電体層用窓６に臨む領域上
にそれに接して延長し、且つ下部電極導出用窓７を通じ
て下部電極層４を外部に臨ませる下部電極導出用窓７と
同じ位置に且つ同じパターンに形成されている下部電極
導出用窓９を有する、例えばシリコン窒化物でなる誘電
体層８が、薄い厚さに形成されている。Further, on the intercostal insulating layer 5, passing over the inner surface of the dielectric layer window 6, extending over and in contact with the region of the lower electrode layer 4 facing the dielectric layer window 6, and in addition, a lower electrode lead-out window is provided. A dielectric layer 8 made of, for example, silicon nitride has a lower electrode lead-out window 9 formed at the same position and in the same pattern as the lower electrode lead-out window 7 through which the lower electrode layer 4 is exposed to the outside. It is formed to a thin thickness.
また、誘電体Ｐ８上に、その層間絶縁病５の窓６内に形
成されている領域を介して下部電極層４に対向し、その
部を上部電極層１１とし、他部を上部電極導出用配線層
１２としている、例えばＡＩ、Ａ１合金でなる上部電極
層兼上部電極導出用配ｔｌＡ層１０が形成されていると
ともに、滑部絶縁層５の下部電極導出用窓７及び誘電体
層８の下部電極導出用窓９を通じて、下部電極層４に連
結している、上部電極層兼上部電極導出用配線層１０と
同じ材料でなる下部電極導出用配線ｗ！１１３が形成さ
れている。Also, on the dielectric P8, it faces the lower electrode layer 4 through a region formed within the window 6 of the interlayer insulation disease 5, and that part is used as the upper electrode layer 11, and the other part is used for leading out the upper electrode. An upper electrode layer/upper electrode lead-out wiring layer 10 made of, for example, AI or A1 alloy, which serves as the wiring layer 12, is formed, and the lower electrode lead-out window 7 of the sliding part insulating layer 5 and the dielectric layer 8 are formed. A lower electrode lead-out wiring made of the same material as the upper electrode layer/upper electrode lead-out wiring layer 10 connected to the lower electrode layer 4 through the lower electrode lead-out window 9! 113 is formed.
以上が、従来提案されている薄膜容量素子の構成である
。The above is the structure of the conventionally proposed thin film capacitor element.
このような構成を有するｗｊｍ容聞素子によれば、上部
電極層兼上部電極導出用配線層１０と下ｔＪ５電極導出
用配線ＷＪ１３との間で、上部電極層兼上部電極導出用
配線Ｆｍ１０の一部でなる上部電極Ｉｔ！１１１と下部
電極層４とが誘電体層８を介して対向している面積と誘
電体層８の誘電率及び厚さとによって決まる値の容量を
呈するという、薄膜容量素子としての機能を有する。According to the wjm element having such a configuration, one of the upper electrode layer and upper electrode lead-out wirings Fm10 is connected between the upper electrode layer and upper electrode lead-out wiring layer 10 and the lower tJ5 electrode lead-out wiring WJ13. The upper electrode It! It has a function as a thin film capacitive element in that it exhibits a capacitance determined by the area where 111 and the lower electrode layer 4 face each other with the dielectric layer 8 interposed therebetween, and the dielectric constant and thickness of the dielectric layer 8.
発明が解決しようとする問題２、
しかしながら、第３図及び第４図に示す従来の薄膜容量
素子の場合、上部電極層兼上部電極導出用配線層１０の
上部電極導出用配線層１２としてのＩＩ間絶縁層５上の
誘電体層用窓６の周りの環状部１２′が、誘電体ＷＩ８
及び層間絶縁層５を介して、下部電極層４と対向してい
る構成を有しているので、その環状部１２′と下部電極
層４との間に上部電極層１１と下部電極層４との間で予
定されている容量以外の疑似容量を形成している。とこ
ろで、その疑似容量を形成している環状部１２′を一部
として有している上部電極導出用配線層１２は、配線層
としての機能上、比較的大なる厚さに形成する必要があ
る。このため、その上部電極導出用配線層１２を、高精
度に形成するのに一定の限度を有する。このため、上述
した疑似容量の値にばらっぎを有する。Problem 2 to be Solved by the Invention However, in the case of the conventional thin film capacitor shown in FIGS. 3 and 4, II as the upper electrode wiring layer 12 of the upper electrode layer/upper electrode wiring layer 10 An annular portion 12' around the dielectric layer window 6 on the interlayer insulating layer 5 is a dielectric layer WI8.
Since the upper electrode layer 11 and the lower electrode layer 4 are opposed to each other through the interlayer insulating layer 5 and the annular portion 12' and the lower electrode layer 4, A pseudo capacity other than the planned capacity is formed between the two. By the way, the wiring layer 12 for leading out the upper electrode, which includes the annular portion 12' that forms the pseudocapacitance, needs to be formed to have a relatively large thickness in order to function as a wiring layer. . Therefore, there is a certain limit to forming the upper electrode lead-out wiring layer 12 with high precision. Therefore, there is some variation in the value of the pseudo capacitance mentioned above.
また、第３図及び第４図に示す従来の薄膜容量素子の場
合、上部電極層１１が、誘電体Ｂ８の居間絶縁ｍ５の内
面上に延長している部と下部電極層４上に延長している
部とのなす角部８′を介して、下部型Ｉｊｉ層４と対向
し、そして、その角部８′を、下部電極層４上の部と同
じ厚さに形成するのが困難であることから、上部電極Ｗ
１１１と下部電極層４との間の容量値にばらつきを有す
る。Further, in the case of the conventional thin film capacitor shown in FIGS. 3 and 4, the upper electrode layer 11 extends onto the inner surface of the living room insulation m5 of the dielectric B8 and the lower electrode layer 4. It is difficult to form the corner 8' with the same thickness as the upper part of the lower electrode layer 4. Because of this, the upper electrode W
The capacitance value between 111 and the lower electrode layer 4 varies.
さらに、第３図及び第４図に示す従来の薄膜容量素子の
場合、上述した角部８′に、下部電極層４とＩｌ！問絶
縁層５との間の熱膨脹係数の差にもとずき、歪が生じ、
その角部８′における耐圧が、他部に比し低下する。Furthermore, in the case of the conventional thin film capacitor shown in FIGS. 3 and 4, the lower electrode layer 4 and the Il! Based on the difference in coefficient of thermal expansion between the insulation layer 5 and the insulation layer 5, distortion occurs.
The withstand pressure at the corner 8' is lower than at other parts.
従って、第３図及び第４図に示す従来の薄膜容量素子の
場合、容量値にばらつきを有しているとともに、耐圧が
低下する、という欠点を有していた。Therefore, the conventional thin film capacitive elements shown in FIGS. 3 and 4 have the drawbacks of variations in capacitance value and reduced breakdown voltage.
問題点を解決するための手段
よって、本発明は、上述した欠点のない新規な薄膜容量
素子を提案せんとするものである。By means of solving the problem, the present invention seeks to propose a new thin film capacitive element that does not have the above-mentioned drawbacks.
本発明による’ｆａｎ容量素子は、従来の薄膜容量素子
の場合と同様に、絶縁性表面を有する基板と、その基板
上に形成された下部電極層と、その下部電極層にＡ Ｔ
ｓ体層を介して対向している上部電極層とを有する。A 'fan capacitive element according to the present invention, as in the case of a conventional thin film capacitive element, includes a substrate having an insulating surface, a lower electrode layer formed on the substrate, and an A T layer formed on the lower electrode layer.
and an upper electrode layer facing each other with an s-body layer interposed therebetween.
しかしながら、本発明による薄膜容量素子は、このよう
な構成を有する薄膜容量素子において、誘電体層が、基
板上に、それと接し且つ下部電極層をそれに接して覆っ
て形成され、且つ下部電極層を外部に臨ませる第１の下
部電極導出用窓を有する。However, in the thin film capacitive element according to the present invention, the dielectric layer is formed on the substrate, in contact with the substrate, and covers the lower electrode layer in contact therewith, and the dielectric layer is formed on the substrate and in contact with the lower electrode layer. It has a first lower electrode lead-out window that faces the outside.
また、上部電極層が、Ｓ！！電体層上に、下部電極層の
上面上の領域において、それに接して、局部的に形成さ
れている。Moreover, the upper electrode layer is S! ! It is locally formed on the electric layer in a region on the upper surface of the lower electrode layer and in contact therewith.
さらに、誘電体層上にそれと接し且つ上部電極層を覆っ
て延長し、且つ上部電極層を外部に臨ませる上部電極導
出用窓と、下部電極層を誘電体層の第１の下部電極導出
用窓を介して外部に臨ませる第２の下部電極導出用窓と
を有する層間絶縁層が形成されている。Furthermore, an upper electrode lead-out window is provided on the dielectric layer and extends to cover and cover the upper electrode layer, and exposes the upper electrode layer to the outside; An interlayer insulating layer is formed that has a second lower electrode lead-out window that faces the outside through the window.
また、層間絶縁層上に、上部電極導出用窓を通じて、上
部電極層に連結している上部電極導出用配線層と、第１
及び第２の下部電極導出用窓を通じて、下部電極層に連
結している下部電極導出用配線層とが形成されている。Further, on the interlayer insulating layer, there is provided a wiring layer for leading out the upper electrode connected to the upper electrode layer through the window for leading out the upper electrode, and a first wiring layer for leading out the upper electrode.
and a lower electrode lead-out wiring layer connected to the lower electrode layer through the second lower electrode lead-out window.
以上が、本発明による薄膜容量素子の構成である。The above is the configuration of the thin film capacitive element according to the present invention.
作用・効果
このような構成を有する本発明による薄膜容 ゛ω素子
によれば、上部電極導出用配線層と下部電極導出用配線
層との間で、上部電極層と下部電極層とが誘電体層を介
して対向している面積と誘電体層の誘電率及び厚さとに
よって決まる値の容ωを呈し、従って、第３図及び第４
図で上述した従来の薄膜容量素子と同様に、容量素子と
しての機能を有する。Functions and Effects According to the thin film capacitive element according to the present invention having such a configuration, the upper electrode layer and the lower electrode layer are made of a dielectric material between the upper electrode lead-out wiring layer and the lower electrode lead-out wiring layer. It exhibits a capacity ω of a value determined by the area facing each other via the layer and the dielectric constant and thickness of the dielectric layer, and therefore, as shown in FIGS. 3 and 4.
Like the conventional thin film capacitive element described above in the figure, it functions as a capacitive element.
しかしながら、本発明による″ａ薄膜容量素子場合、上
部電極導出用配線層が、層間絶縁層上に、その上部電極
導出用窓の周りの全域において、環状に延長し、その環
状部が下部電極層と対向しているが、その環状部は、上
部電極層を介して対向している構成になっているので、
その環状部と下部電極層との間には疑似容量を形成して
いず、疑似容量は、上部電極導出用配線層の環状部から
外方に延長している延長部と下部電極層との間に形成さ
れているだけであり、そしてその延長部は、環状部の一
部領域から幅狭に延長しているものとして形成すること
ができるので、疑似容量は極めて小さい。However, in the case of the "a" thin film capacitive element according to the present invention, the wiring layer for leading out the upper electrode extends in an annular manner over the interlayer insulating layer over the entire area around the window for leading out the upper electrode, and the annular part extends over the lower electrode layer. However, since the annular portions are configured to face each other with the upper electrode layer interposed therebetween,
No pseudocapacitance is formed between the annular part and the lower electrode layer, and the pseudocapacitance is between the extension part extending outward from the annular part of the upper electrode lead-out wiring layer and the lower electrode layer. Since the extension portion can be formed as a narrow extension from a partial region of the annular portion, the pseudo capacitance is extremely small.
一方、上部電極層と上部電極導出用配線層とが別体であ
るので、上部電極導出用配線層を配線層としての機能を
十分満足し得る厚い厚さに形成することができ、また、
上部電極層は、厚い厚さを有していなくてもよいので、
その上部電極層を、薄い厚さに形成することによって、
高精度に形成することができる。さらに、誘電体層が、
下部剤ｗＡ層をそれに接して覆って形成されているので
、その誘電体層を、下部電極層を形成して後直ちに形成
することができ、従って、下部電極層に表面荒れを生ぜ
しめない。On the other hand, since the upper electrode layer and the wiring layer for leading out the upper electrode are separate bodies, the wiring layer for leading out the upper electrode can be formed to a thickness sufficiently thick enough to function as a wiring layer.
Since the upper electrode layer does not have to have a large thickness,
By forming the upper electrode layer to a small thickness,
It can be formed with high precision. Furthermore, the dielectric layer
Since the lowering material wA layer is formed over and in contact with the lowering agent wA layer, the dielectric layer can be formed immediately after forming the lower electrode layer, and therefore, no surface roughness is caused in the lower electrode layer.
また、誘電体層の上部電極層と接している領域の全域が
、下部電極層の上面上の領域であるので、その上部電極
層と接している領域を、各部均一の厚さに且つ各部均質
に形成することができるとともに、層間絶縁層と下部電
極層との間に熱膨脹係数の差を有していても、それにも
とずく歪を、誘電体層の上部電極層に接している領域の
いかなる位置にも局部的に集中して生ぜしめることがな
い。従って、誘電体層は、各部均一な耐圧を保っている
。In addition, since the entire region of the dielectric layer that is in contact with the upper electrode layer is the region on the upper surface of the lower electrode layer, the region that is in contact with the upper electrode layer can be made to have a uniform thickness and a uniform thickness in each part. In addition, even if there is a difference in coefficient of thermal expansion between the interlayer insulating layer and the lower electrode layer, the strain due to the difference in thermal expansion coefficient can be suppressed in the region of the dielectric layer in contact with the upper electrode layer. It does not occur locally concentrated in any location. Therefore, the dielectric layer maintains a uniform breakdown voltage in each part.
従って、本発明による薄膜容量素子によれば、容量値に
ばらつきを右していないか、有しているとしても従来の
薄膜容量素子に比し格段的に小さなばらつきしか有さず
、また、耐圧がほとんど低下しないか、低下するとして
も従来の薄膜容量素子の場合に比し格段的に小さな値し
か低下しない。Therefore, according to the thin film capacitive element according to the present invention, there is no variation in capacitance value, or even if there is, the variation is much smaller than that of conventional thin film capacitive elements, and the withstand voltage hardly decreases, or even if it decreases, it decreases only to a much smaller value than in the case of conventional thin film capacitors.
実施例
次に、第１図及び第２図を伴なって、本発明による薄膜
容量素子の実施例を）ホベよう。Embodiment Next, an embodiment of a thin film capacitor according to the present invention will be described with reference to FIGS. 1 and 2.
第１図及び第２図において、第３図及び第４図との対応
部分には同一符号を付して詳細説明を省略する。In FIGS. 1 and 2, parts corresponding to those in FIGS. 3 and 4 are designated by the same reference numerals, and detailed description thereof will be omitted.
第１図及び第２図に示す本発明による薄膜容量素子は、
次の事項を除いて、第３図及び第４図に示す従来の薄膜
容量素子と同様の構成を有する。The thin film capacitive element according to the present invention shown in FIGS. 1 and 2 is
It has the same configuration as the conventional thin film capacitive element shown in FIGS. 3 and 4, except for the following points.
すなわち、誘電体層８が、層間絶縁層５上に形成されて
いるのに代え、基板１上に、それと接し且つ下部電極層
４をそれに接して覆って形成され、また、誘電体！ｉＩ
Ｓの下部電極導出用窓９が、下部電極層４を、層間絶縁
層５の下部電極導出用窓７を介して外部に臨ませている
のに代え、下部電極層４を直接的に外部に臨ませている
。That is, instead of being formed on the interlayer insulating layer 5, the dielectric layer 8 is formed on the substrate 1, in contact with it, and covering the lower electrode layer 4 in contact with it, and also dielectric! iI
The lower electrode lead-out window 9 of S directly exposes the lower electrode layer 4 to the outside, instead of exposing the lower electrode layer 4 to the outside through the lower electrode lead-out window 7 of the interlayer insulating layer 5. I'm making it happen.
また、上部電極層１１及び上部電極導出用配線層１２が
、上部電極層兼上部電極導出用配線層１０の一部で形成
されていて一体であるのに代え、別体であり、そして、
上部電極層１１が、誘電体層８の下部電極層４の上面上
の領域において、それに接して、例えば０．３〜０．５
μｍの厚さに、局部的に、例えばＡＩ、Ａ１合金によっ
て形成されている。Further, the upper electrode layer 11 and the upper electrode lead-out wiring layer 12 are formed of a part of the upper electrode layer and upper electrode lead-out wiring layer 10, and instead of being integral, they are separate bodies, and
The upper electrode layer 11 is in a region on the upper surface of the lower electrode layer 4 of the dielectric layer 8 and in contact therewith, for example, 0.3 to 0.5
It is locally formed with a thickness of .mu.m, for example, of AI or A1 alloy.
さらに、層間絶縁層５が、誘電体層８によって覆われて
いるのに代え、ｍＷ体層８上にそれと接し且つ上部電極
層１１をそれに接して覆い、且つ上部電極層１１を外部
に臨ませる上部電極導出用窓１４と、下部電極層４を誘
電体層８の下部電極導出用窓９を介して外部に臨ませる
下部電極導出用窓７とを有する。Further, instead of being covered with the dielectric layer 8, the interlayer insulating layer 5 is placed on and in contact with the mW body layer 8, and covers the upper electrode layer 11 in contact with it, and the upper electrode layer 11 is exposed to the outside. It has an upper electrode lead-out window 14 and a lower electrode lead-out window 7 that allows the lower electrode layer 4 to be exposed to the outside through the lower electrode lead-out window 9 of the dielectric layer 8 .
また、上述した上部電極導出用配線層１２が、層間絶縁
層５上に、その上部電極導出用窓１４を通じて、上部電
極層１４に連結して形成され、さらに、下部電極導出用
配線層１３が、層間絶縁層５上、その下部電極導出用窓
７と誘電体層８の下部電極導出用窓９とを通じて、下部
電極層４に連結して形成されている。Further, the above-mentioned wiring layer 12 for leading out the upper electrode is formed on the interlayer insulating layer 5 and connected to the upper electrode layer 14 through the window 14 for leading out the upper electrode, and furthermore, the wiring layer 13 for leading out the lower electrode is formed. , is formed on the interlayer insulating layer 5 so as to be connected to the lower electrode layer 4 through the lower electrode lead-out window 7 of the interlayer insulating layer 5 and the lower electrode lead-out window 9 of the dielectric layer 8 .
以上が、本発明によるＩ膜容量素子の実施例の構成であ
る。The above is the configuration of the embodiment of the I-film capacitive element according to the present invention.
このような構成を有する本発明による薄膜容量素子によ
れば、上部電極導出用配線層１２と下部電極導出用配線
層１３との間で、上部電極Ｊ１１１と下部電極１ｉ１４
とが誘電体層８を介して対向している面積と誘電体層８
の誘電率及び厚さとによって決まる値の容量を呈し、従
って、第３図及び第４図で上述した従来の薄膜容量素子
と同様に、容量素子としての機能を有する。According to the thin film capacitive element according to the present invention having such a configuration, the upper electrode J111 and the lower electrode 1i14 are connected between the upper electrode leading wiring layer 12 and the lower electrode leading wiring layer 13.
and the area where the dielectric layer 8 is opposed to the dielectric layer 8 with the dielectric layer 8 interposed therebetween.
It exhibits a capacitance of a value determined by the dielectric constant and thickness of , and thus functions as a capacitive element in the same way as the conventional thin film capacitive element described above in FIGS. 3 and 4.
しかしながら、本発明による薄膜容量素子の場合、上部
電極導出用配線層１２が、層間絶縁層５上に、その上部
電極導出用窓１４の周りの全域において、環状に延長し
、その環状部１２′が下部電極層４と対向しているが、
その環状部１２′は、上部電極層１１を介して対向して
いる構成になっているので、その環状部１２′と下部電
極層４との間には疑似容量を形成していず、疑似容量は
、上部電極導出用配線１１１２の環状部１２′から外方
に延長している延長部と下部電極層４との間に形成され
ているだけであり、そして、その延長部は、環状部１２
′の一部領域から幅狭に延長しているものとして形成す
ることができるので、疑似容量は極めて小さい。However, in the case of the thin film capacitive element according to the present invention, the wiring layer 12 for leading out the upper electrode extends in an annular manner over the entire area around the window 14 for leading out the upper electrode on the interlayer insulating layer 5, and the annular portion 12' is facing the lower electrode layer 4,
Since the annular portion 12' is configured to face each other with the upper electrode layer 11 in between, no pseudo capacitance is formed between the annular portion 12' and the lower electrode layer 4. is only formed between the lower electrode layer 4 and an extension extending outward from the annular part 12' of the upper electrode lead-out wiring 1112;
The pseudo capacitance is extremely small because it can be formed as a narrow extension from a part of the region .
一方、上部電極層１１と上部電極導出用配線層１２とが
別体であるので、上部電極導出用配線層１２を配線層と
しての機能を十分満足し得る厚い厚さに形成することが
でき、また、上部電極層１１は、厚い厚さを有していな
くてもよいので、その上部電極ｌ！！１１を、薄い厚さ
に形成することによって、高精度に形成することができ
る。さらに、誘電体ＷＩ８が、下部電極層４をそれに接
して覆って形成されているので、その誘電体層８を、下
部電極層４を形成して後直ちに形成することができ、従
って、下部電極層４に表面荒れを生ぜしめない。On the other hand, since the upper electrode layer 11 and the wiring layer 12 for leading out the upper electrode are separate bodies, the wiring layer 12 for leading out the upper electrode can be formed to have a thick enough thickness to sufficiently satisfy the function as a wiring layer. Moreover, since the upper electrode layer 11 does not have to have a large thickness, the upper electrode l! ! By forming 11 with a small thickness, it can be formed with high precision. Furthermore, since the dielectric material WI8 is formed to cover and contact the lower electrode layer 4, the dielectric material layer 8 can be formed immediately after forming the lower electrode layer 4, and therefore, the lower electrode layer 4 can be formed immediately after forming the lower electrode layer 4. Does not cause surface roughness on layer 4.
また、誘電体層８の上部電極層１１と接している領域の
全域が、下部電極層４の上面上の領域であるので、その
上部電極層１１と接している領域を、各部均一の厚さに
且つ各部均質に形成することができるとともに、層間絶
縁層５と下部電極層４との間に熱膨脹係数の差を有して
いても、それにもとずく歪を、誘電体層８の上部電極層
１１に接している領域のいかなる位置にも局部的に集中
して生ぜしめることがない。Furthermore, since the entire region of the dielectric layer 8 that is in contact with the upper electrode layer 11 is the region on the upper surface of the lower electrode layer 4, the region that is in contact with the upper electrode layer 11 has a uniform thickness. In addition, even if there is a difference in coefficient of thermal expansion between the interlayer insulating layer 5 and the lower electrode layer 4, the strain caused by the difference in the coefficient of thermal expansion between the upper electrode of the dielectric layer 8 and the upper electrode of the dielectric layer 8 can be It does not occur locally concentrated at any position in the area in contact with the layer 11.
従って、誘電体層８は、各部均一な耐圧を保っている。Therefore, the dielectric layer 8 maintains a uniform breakdown voltage in each part.
従って、本発明による薄膜容量素子によれば、容量値に
ばらつぎを有していないか、有しているとしても従来の
薄膜古註素子に比し格段的に小さなばらつきしか有さず
、また、耐圧がほとんど低下しないか、低下するとして
も従来の薄膜容置素子の場合に比し格段的に小さな値し
か低下しない。Therefore, according to the thin film capacitive element according to the present invention, there is no variation in capacitance value, or even if there is, there is only a much smaller variation than in the conventional thin film element. , the breakdown voltage hardly decreases, or even if it does decrease, it decreases only to a much smaller value than in the case of the conventional thin film encasing element.
第１図は、本発明による薄膜容ω素子の実施例を示す路
線的平面図である。
第２図は、その■−■線上の断面図である。
第３図は、従来の″［１容憬素子を示す路線的平面図で
ある。
第４図は、そのＩＶ−ＴＶ線上の断面図である。
１・・・・・・・・・絶縁性表面を有する基板４・・・
・・・・・・下部電極層
５・・・・・・・・・Ｊｉ１間絶間層
縁、９・・・下部電極導出用窓
８・・・・・・・・・誘電体層
１１・・・・・・・・・上部電極層
１２・・・・・・・・・上部電極導出用配線層１３・・
・・・・・・・下部電極導出用配線層１４・・・・・・
・・・上部電極導出用窓出願人 日本電信電話株式会
社
同 エヌティティエレクトロニクステクノロジー株
式会社
代理人 弁理士 １）中 正 治、：、’：ｔ ：、
：ｌ。FIG. 1 is a schematic plan view showing an embodiment of a thin film capacitive ω element according to the present invention. FIG. 2 is a sectional view taken along the line ■-■. Fig. 3 is a line plan view showing a conventional ``1'' capacity element. Fig. 4 is a sectional view along the line IV-TV. 1... Insulation A substrate 4 having a surface...
...Lower electrode layer 5...Ji1 insulating layer edge, 9...Lower electrode lead-out window 8...Dielectric layer 11... ......Top electrode layer 12...Top electrode lead-out wiring layer 13...
......Lower electrode lead-out wiring layer 14...
... Upper electrode lead-out window applicant: Nippon Telegraph and Telephone Corporation, NT Electronics Technology Co., Ltd., agent: Patent attorney 1) Masaharu Naka, :,':t:,
:l.
Claims (1)
電極層と、上記下部電極層に誘電体層を介して対向して
いる上部電極層とを有する薄膜容量素子において、 上記誘電体層が、上記基板上に、それと接し且つ上記下
部電極層をそれに接して覆って形成され、且つ上記下部
電極層を外部に臨ませる第１の下部電極導出用窓を有し
、 上記上部電極層が、上記誘電体層上に、上記下部電極層
の上面上の領域において、それに接して、局部的に形成
され、 上記誘電体層上にそれと接し且つ上記上部電極層を覆つ
て延長し、且つ上記上部電極層を外部に臨ませる上部電
極導出用窓と、上記下部電極層を上記誘電体層の上記第
１の下部電極導出用窓を介して外部に臨ませる第２の下
部電極導出用窓とを有する層間絶縁層が形成され、 上記層間絶縁層上に、上記上部電極導出用窓を通じて、
上記上部電極層に連結している上部電極導出用配線層と
、上記第１及び第２の下部電極導出用窓を通じて、上記
下部電極層に連結している下部電極導出用配線層とが形
成されていることを特徴とする薄膜容量素子。[Scope of Claims] A thin film capacitive element having a substrate having an insulating surface, a lower electrode layer formed on the substrate, and an upper electrode layer facing the lower electrode layer with a dielectric layer interposed therebetween. wherein the dielectric layer is formed on and in contact with the substrate and covers the lower electrode layer in contact with it, and has a first lower electrode lead-out window that exposes the lower electrode layer to the outside. , the upper electrode layer is locally formed on the dielectric layer in a region on and in contact with the upper surface of the lower electrode layer, on the dielectric layer in contact with it and covering the upper electrode layer; an upper electrode lead-out window that extends and exposes the upper electrode layer to the outside; and a second window that extends the lower electrode layer to the outside through the first lower electrode lead-out window of the dielectric layer. An interlayer insulating layer having a lower electrode lead-out window is formed, and on the interlayer insulating layer, through the upper electrode lead-out window,
An upper electrode lead-out wiring layer connected to the upper electrode layer and a lower electrode lead-out wiring layer connected to the lower electrode layer through the first and second lower electrode lead-out windows are formed. A thin film capacitive element characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18998786A JPS6345849A (en) | 1986-08-13 | 1986-08-13 | Thin film capacitance element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18998786A JPS6345849A (en) | 1986-08-13 | 1986-08-13 | Thin film capacitance element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6345849A true JPS6345849A (en) | 1988-02-26 |
Family
ID=16250493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18998786A Pending JPS6345849A (en) | 1986-08-13 | 1986-08-13 | Thin film capacitance element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6345849A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6190455A (en) * | 1984-10-09 | 1986-05-08 | Mitsubishi Electric Corp | Capacitor |
-
1986
- 1986-08-13 JP JP18998786A patent/JPS6345849A/en active Pending
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