JPS6339188A - File input/output device - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 13
- 238000000605 extraction Methods 0.000 claims description 3
- 239000000284 extract Substances 0.000 claims 1
- 238000001514 detection method Methods 0.000 abstract description 5
- 230000004048 modification Effects 0.000 abstract description 2
- 238000012986 modification Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 9
- 230000001360 synchronised effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
本発明はフレキシブルケイスフ装置やハードディスク装
置等のファイル入出力装置に関し、特にそのドライブユ
ニットによるデータの書込み時のエラーを検出する装置
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to file input/output devices such as flexible caseload devices and hard disk devices, and particularly to a device for detecting errors when data is written by a drive unit thereof.
（従来の技術）
ファイル入出力装置においては、例えばＣＱ出版社によ
る「最新フロッピ・ディスク装置とその応用ノウハウ」
の第１９７頁から１９９頁にも記載されているように、
データの読出し時にＣＲＣエラー等のエラーが発生した
場合は、一般に読出しを行ったセクタに対して再度読出
しを行うリトライ処理を行っている。(Prior art) Regarding file input/output devices, for example, "Latest floppy disk devices and their application know-how" by CQ Publishing Co., Ltd.
As stated on pages 197 to 199 of
If an error such as a CRC error occurs when reading data, a retry process is generally performed in which the read sector is read again.
しかし、データー１込み時においてエラーを検出しよう
とする場合は、一度書込んだデータをホストシステム又
は制御部が読出してｃ ｔ＜ｃ ；ｉｔ ｉを行うか、
ホス１−システムのメモリ、又は制御部のバッファメモ
リ内のデータと比較してデータの書込みが正常であった
かどうかを判断する必要があり、よってかなりの時間を
要する処理となっている。However, if you want to detect an error when writing data 1, either the host system or control unit reads the data once written and performs c t<c ;it i;
It is necessary to compare the data with the data in the memory of the host 1 system or the buffer memory of the control unit to determine whether the data writing was normal or not, which is a process that takes a considerable amount of time.
このためデータ書込み時のりトライは、シークエラーの
ように、データを書込む収面に検出されたエラーや、ベ
リファイ橢能付フォーマットライト又はベリファイ機能
付ディスクコピー等の特殊な場合にのみ行われており、
通常のデータ店込み時は行われていなかった。For this reason, a retry when writing data is only performed in special cases such as an error detected during data writing, such as a seek error, or a format write with a verify function or a disk copy with a verify function. Ori,
This was not done during normal data store loading.
（発明が解決しようとする問題点）
しかしながら以上述べたように、データ書込み時のりト
ライを行わない場合は書込みデータの信頼性が低い。(Problems to be Solved by the Invention) However, as described above, if no retry is performed when writing data, the reliability of the written data is low.
また、書込み時のりトライを行おうとすると、エラー検
出のために、ディスクが一回転するのを持って、目的と
するヒクタが再びリード／ライトヘッドの下に来たとぎ
データの読出しを行う必要かあり、よって更に読出しの
ための回転の時間を要し、高速化に支障を来たしていた
。Also, when trying to retry writing, it is necessary to wait until the disk has rotated once to detect an error, and then read the data once the target hictor is under the read/write head again. Therefore, additional rotation time is required for reading, which poses a problem in increasing speed.
本発明は、以上述べた問題点を除去し、データ書込み時
のエラー検出を容易にし、且つ、データ書込みのりトラ
イが短時間に行える装置を提供して、書込みデータの信
頼性を向上させることを目的とする。The present invention aims to improve the reliability of written data by eliminating the above-mentioned problems, by providing a device that facilitates error detection during data writing, and which can perform data writing trials in a short time. purpose.
（問題点を解決するための手段）
本発明は前記問題点を解決するために、制υＢ部からの
ライトデータ信号に基づいてドライブユニットによって
データ記録媒体に情報を記録しあるいは読出すファイル
入出力装置において、前記ドライブユニットにおけるラ
イト信号からモニタ信号を前記制御部に取出すモニタ信
号取出し手段と、前記ライトデータ信号から前記モニタ
信号に至るデータ変換と同等な変換特性により前記ライ
トデータ信号を変換してモディファイ信号を出力するモ
ディファイ手段と、前記モニタ信号と七デイファイ信号
との一致を判別してエラー信号を出力する比較手段とを
設けて構成したものである。(Means for Solving the Problems) In order to solve the above problems, the present invention provides a file input/output device that records or reads information on a data recording medium using a drive unit based on a write data signal from a control υB section. a monitor signal extraction means for extracting a monitor signal from a write signal in the drive unit to the control section; and converting the write data signal using conversion characteristics equivalent to data conversion from the write data signal to the monitor signal to convert the write data signal into a modified signal. The present invention is constructed by providing a modifying means for outputting a signal, and a comparing means for determining whether the monitor signal matches the seven-day signal and outputting an error signal.
（作 用）
本発明によれば、制御部のライトデータ信号が、ドライ
ブユニットにＪ３けるライト信号となって該ライト信号
からモニタ信号が取り出される過程のデータ変換特性と
、モディファイ手段による制御部のライトデータ信号か
らモディファイ信号への変換特性とを同等にして、比較
手段が前記モニタ信号とモディファイ信号とを比較する
ようにしたので、ドライブユニットにおｔプるライト信
号が、制御部のライトデータ信号から正常に変換して１
ｑられたものであるならば、モニタ信号とモディファイ
信号とは一致してエラー信号はなく、そしてノイズなど
で正常に変換されないときは、不一致となり、このとぎ
エラー信号が発生する。(Function) According to the present invention, the data conversion characteristics in the process in which the write data signal of the control section becomes the write signal sent to the drive unit J3 and the monitor signal is extracted from the write signal, and the write data signal of the control section by the modifying means Since the conversion characteristics from the data signal to the modify signal are made the same and the comparing means compares the monitor signal and the modify signal, the write signal input to the drive unit is changed from the write data signal of the control section. Successfully converted 1
q, the monitor signal and the modify signal match and there is no error signal, and if the conversion is not normal due to noise or the like, they do not match and an error signal is generated.
（実施例）
第２図は本発明の第１の実施例としてのファイル入出力
装置の構成を示すブロック図である。(Embodiment) FIG. 2 is a block diagram showing the configuration of a file input/output device as a first embodiment of the present invention.
図中、１はファイル入出力装置であり、制御部２、ドラ
イブユニット３、インタフェースケーブル４からなる。In the figure, 1 is a file input/output device, which is composed of a control section 2, a drive unit 3, and an interface cable 4.
５はホストシステムで、ファイル入出力装置１に書込み
用データを送ってドライブユニット３によるそのデータ
の四込みあるいは読出しを命令し、且つそのデータを受
入れるなどの統括制御をし、更に本発明に係わるエラー
信号をファイル入出力装置１から受入れる。６はデータ
バス、７はコントロールバス、８は前記エラー信号を受
入れるエラー信号線、９は前記書込みの終了を伝達する
ライト終了信号線て゛ある。5 is a host system that performs overall control such as sending write data to the file input/output device 1, instructing the drive unit 3 to write or read the data, and accepting the data; A signal is accepted from the file input/output device 1. 6 is a data bus, 7 is a control bus, 8 is an error signal line for receiving the error signal, and 9 is a write end signal line for transmitting the end of the write.
１０は制御部２において、書込みエラー検出の制御をす
るエラー検出制御部、１１はドライブユニット３におけ
るライト系ユニットである。Reference numeral 10 indicates an error detection control section for controlling write error detection in the control section 2, and reference numeral 11 indicates a write system unit in the drive unit 3.
第１図は本発明の一実施例を示すファイル入出力５Ａ置
の要部回路図で、前記エラー検出制御部１０１ライト系
ユニツト１１等よりなる各部の接続及びその詳細を示し
たものである。FIG. 1 is a circuit diagram of a main part of a file input/output unit 5A showing an embodiment of the present invention, and shows the connections and details of each part including the error detection control section 101, write system unit 11, etc.
同図において、ホストシステム５からデータバス６を経
て受は入れた制御部２のライトデータ信号ｂ１は、ドラ
イバ１２によって電流増幅された後、インタフェースケ
ーブル４を経てドライブユニット３のレシーバ１３に入
力され、レシーバ１３の出力ｂ２はドライブユニット３
の１７２分周器１４ににって分周されて、フロッピーデ
ィスクあるいは、ハードディスク等の記録情報として磁
性体を磁化するライト信号Ｃ１となる。そしてホストシ
ステム５からコントロールバスを経て受入れた制御部２
のライトゲート信号ａ１は、ドライバ１５によって電流
増幅された侵、インタフェースケーブル４を経て、ドラ
イブユニット３のレシーバ１６に入力されレシーバ１６
の出力は、ライトゲート信号ａ２として１７２分周器１
４のクリア端子Ｒｅに接続されており、ライトゲート信
号ａ１が無効（以後、各実施例において論理値がローレ
ベル）の時にライト信号Ｃ１を無効にする。In the figure, a write data signal b1 of the control unit 2 received from the host system 5 via the data bus 6 is current-amplified by the driver 12, and then input to the receiver 13 of the drive unit 3 via the interface cable 4. The output b2 of the receiver 13 is the drive unit 3
The signal is frequency-divided by the 172 frequency divider 14, and becomes a write signal C1 that magnetizes a magnetic material as recording information on a floppy disk, hard disk, or the like. The control unit 2 received from the host system 5 via the control bus.
The write gate signal a1 is current-amplified by the driver 15, passes through the interface cable 4, and is input to the receiver 16 of the drive unit 3.
The output of 172 frequency divider 1 is used as write gate signal a2.
4, and invalidates the write signal C1 when the write gate signal a1 is invalid (hereinafter, the logic value is at a low level in each embodiment).
前記ライト信号Ｃ１とライトゲート信号ａ２はドライブ
ユニット３のライトアンブリファイア（図示せず）に接
続されている。またライト信号Ｃ１は、ドライバ１７で
電流増幅された侵、インタフェースケーブル４のライト
モニタ線Ｃ２を経て、制御部２のレシーバ１８に入力さ
れ、レシーバ１８の出力は、ライトモニタ信号Ｃ３とな
る。The write signal C1 and the write gate signal a2 are connected to a write amblifier (not shown) of the drive unit 3. Further, the write signal C1 is current-amplified by the driver 17, and is input to the receiver 18 of the control unit 2 via the write monitor line C2 of the interface cable 4, and the output of the receiver 18 becomes the write monitor signal C3.
前記ドライバ１７とレシーバ１８はモニタ信号取出し手
段の各要素をなしている。The driver 17 and receiver 18 constitute respective elements of a monitor signal extraction means.
一方制御部２において、ライトデータ信号ｂ１は制御部
２内の１７２分周器１９の入力に接続されて、１７２分
周器１４におけると同様に分周され、比較用ライト信号
ｄ１となる。ライトゲート信号ａ１は１／２分周器１９
のクリア端子°Ｒｅと接続されており、ライトゲート信
号ａ１が無効のときに、比較用ライト信号ｄ１を無効に
する。On the other hand, in the control section 2, the write data signal b1 is connected to the input of the 172 frequency divider 19 in the control section 2, and is frequency-divided in the same way as in the 172 frequency divider 14, and becomes a comparison write signal d1. Write gate signal a1 is 1/2 frequency divider 19
It is connected to the clear terminal °Re of , and makes the comparison write signal d1 invalid when the write gate signal a1 is invalid.
前記ライトモニタ信号Ｃ３と比較用ライト信号ｄ１は、
同期装置２０に接続され、ライトデータ信号ｂ１の送出
タイミングに同期したライトクロック信号ｅによって両
信号の同期がとられ、その各同ｌｆｌ信号Ｃ４、ｄ２が
比較手段としての比較器２１に接続される。前記１／２
分周器１９と同期装置２０とはモディフフイ手段の各要
素をなしている。比較器２１は、同期信号Ｃ４とｄ２と
が一致しているか否かを判別する比較信号ｆをラッチ回
路２２に出力する。ラッチ回路２２はライトゲート信号
ａ１によってクリヤされ、比較信号ｆをラッチし、前記
判別結果に基づくエラー信号ｑを出力して、エラー信号
線８を介してホストシステム５に伝達する。The write monitor signal C3 and the comparison write signal d1 are
Both signals are synchronized by a write clock signal e which is connected to a synchronizer 20 and synchronized with the sending timing of the write data signal b1, and each of the same lfl signals C4 and d2 is connected to a comparator 21 as a comparison means. . Said 1/2
The frequency divider 19 and the synchronizer 20 constitute the respective elements of the modification means. The comparator 21 outputs a comparison signal f to the latch circuit 22 for determining whether or not the synchronization signals C4 and d2 match. The latch circuit 22 is cleared by the write gate signal a1, latches the comparison signal f, outputs an error signal q based on the determination result, and transmits it to the host system 5 via the error signal line 8.
つぎに、第３図に示すタイムチャートを用いて動作の説
明をする。先ずライトゲート信号ａ２が有効（以後、各
実施例において論理値がハイレベル）になると、続いて
制御部２からインタフェースケーブル４を介してパルス
列によってライトデータ信号ｂ２がドライブユニット３
に受信される。Next, the operation will be explained using the time chart shown in FIG. First, when the write gate signal a2 becomes valid (hereinafter, the logic value is high level in each embodiment), the write data signal b2 is sent from the control unit 2 to the drive unit 3 by a pulse train via the interface cable 4.
will be received.
１７２分周器１４は、ライトデータ信号ｂ２のパルスが
入力される毎にその出力を反転させてライト信号Ｃ１と
なし、これと同様なライトモニタ信号Ｃ３として、制御
部２に受信される。一方、制御部２の１７２分周器１９
は同様にライトデータ信号ｂ１のパルスが入力される毎
にその出力を反転させ、比較用ライト信号ｄ１を得る。The 172 frequency divider 14 inverts its output every time a pulse of the write data signal b2 is input to form a write signal C1, which is received by the control unit 2 as a similar write monitor signal C3. On the other hand, the 172 frequency divider 19 of the control section 2
Similarly, every time a pulse of the write data signal b1 is input, the output is inverted to obtain a comparison write signal d1.
ところで、制御部２がドライブユニット３から受信した
ライトモニタ信号Ｃ３には、インタフェースケーブル４
等による時間遅れが生じ、そのままでは比較用ライト信
号ｄ１との比較ができないため、同期装置２０により、
ライトクロック信号ｅの後縁で両信号ｃ３．ｄ１の同期
をとって、その各同期出力信号ｃ４ 、ｄ２が比較器２
１により比較される。By the way, the write monitor signal C3 received by the control section 2 from the drive unit 3 includes an interface cable 4.
etc., and the comparison with the comparison write signal d1 cannot be made as it is, so the synchronization device 20
At the trailing edge of write clock signal e, both signals c3. d1, and the respective synchronized output signals c4 and d2 are sent to the comparator 2.
Compare by 1.
ライトデータ信号ｂ２及びライトゲート信号ａ２が正常
である場合は、ライトモニタ信号Ｃ３の同明出力信号Ｃ
４と、比較用ライト信号ｄ１の同期出力信号ｄ２とが一
致するので、比較器２１の比較信号ｆは無効となり、よ
ってラッチ回路２２によるエラー信号ｑも無効のままで
ある。When the write data signal b2 and the write gate signal a2 are normal, the Domei output signal C of the write monitor signal C3
4 and the synchronous output signal d2 of the comparison write signal d1, the comparison signal f of the comparator 21 becomes invalid, and therefore the error signal q from the latch circuit 22 also remains invalid.
つぎに、インタフェースケーブル４等に誘導された外来
ノイズ等によって、例えば第３図の時点ｔ１においてラ
イトデータ信号ｂ２に破線で示すように異常が発生した
とすると、ライトデータ信号ｂ２のパルス列において、
エラービットが現われるために、ライトモニタ信号Ｃ３
がつぎのライトクロック信号ｅの後縁で反転する。Next, if an abnormality occurs in the write data signal b2 as shown by the broken line at time t1 in FIG. 3 due to external noise or the like induced in the interface cable 4, etc., then in the pulse train of the write data signal b2,
In order for the error bit to appear, the write monitor signal C3
is inverted at the trailing edge of the next write clock signal e.
一方、比較用ライト信号ｄ１は、制御部２の内部にある
ため、外来ノイズの影響を受けにくく、よって反転しな
い。このため、ライトモニタ信号Ｃ３の同期出力信号Ｃ
４と比較用ライト信号ｄ１の同期出力信号ｄ２は、比較
器２１により、不一致と判定されてその比較信号ｆは有
効となる。ここで、外来ノイズによるエラービットの発
生が、１パルスだけであることは、稀であり、ライトモ
ニタ信号Ｃ３に偶数のエラービットが発生り゛ると、再
度反転して元にもどり比較信号ｆは、無効どなるが比較
器信号ｆが一旦有効になったときは、これをラッチ回路
２２にラッチし、エラー信号ｑとしてホストシステム５
へ出力する。On the other hand, since the comparison write signal d1 is inside the control unit 2, it is not easily affected by external noise and is therefore not inverted. Therefore, the synchronous output signal C of the write monitor signal C3
4 and the synchronous output signal d2 of the comparison write signal d1 are determined by the comparator 21 to be inconsistent, and the comparison signal f becomes valid. Here, it is rare that the error bit generated by external noise is only one pulse, and when an even number of error bits occurs in the write monitor signal C3, it is inverted again and returns to the original state, and the comparison signal f is invalid, but once the comparator signal f becomes valid, it is latched into the latch circuit 22 and sent to the host system 5 as an error signal q.
Output to.
また、前述と同様の原因により、第３図の時点ｔ２にお
いて、ライトゲート信号ａ２に破線で示ずように異常が
発生した場合は、ライトゲート信号ａ２が一時無効にな
るため、１７２分周器１４はリセットされる。このため
、ライトモニタ信号Ｃ３がハイレベルのときには、これ
がローレベルとなる。しかし、制御部２のライトゲート
信号ａ１は、制御部２の内部にあるので外来ノイズの影
響を受けにくく比較用ライト信号ｄ１はリセットされな
い。その結果、ライトモニタ信号ｃ３の同期出力信号Ｃ
４と比較用ライト信号ｄ１の同期出力信号ｄ２は、比較
器２１により、つぎのライトクロック信号ｅの後縁にお
いて不一致と判定され、比較出力信号ｆは有効となり、
これをラッチしたエラー信号ｑも有効となる。Furthermore, if an abnormality occurs in the write gate signal a2 at time t2 in FIG. 3 as shown by the broken line due to the same cause as described above, the write gate signal a2 will be temporarily invalidated, so the 172 frequency divider 14 is reset. Therefore, when the write monitor signal C3 is at a high level, it becomes a low level. However, since the write gate signal a1 of the control unit 2 is inside the control unit 2, it is not easily affected by external noise and the comparison write signal d1 is not reset. As a result, the synchronized output signal C of the write monitor signal c3
4 and the synchronous output signal d2 of the comparison write signal d1 are determined by the comparator 21 to be inconsistent at the trailing edge of the next write clock signal e, and the comparison output signal f becomes valid.
The error signal q obtained by latching this signal also becomes valid.
なお、前記時点ｔ２においてライトモニタ信号Ｃ３がロ
ーレベルのときは、１７２分周器１４はリセットされて
いるので、これはローレベルのままであり、よってエラ
ー信号０は無効のままである。Note that when the write monitor signal C3 is at the low level at the time t2, the 172 frequency divider 14 has been reset, so it remains at the low level, and therefore the error signal 0 remains invalid.
しかし、この場合、外来ノイズによるライトゲ−ト信号
ａ２の無効状態が１回だけであることは希であるので、
多くの場合、ライトモニタ信号Ｃ３が引続きハイレベル
となったときに、１）を記と同様にライトゲート信号ａ
２が一時無効となって、エラー信号ｑが有効となる。However, in this case, it is rare that the write gate signal a2 is invalidated only once due to external noise.
In many cases, when the write monitor signal C3 continues to be at a high level, the write gate signal a is
2 is temporarily disabled, and the error signal q is enabled.
つぎに、以上のように得られたエラー情報のホストシス
テム５による処理制御を、第４図に示すフローチャート
に従って説明する。Next, the processing control by the host system 5 of the error information obtained as described above will be explained according to the flowchart shown in FIG.
第２図に示すホストシステム５のメモリ２３にはライト
データ信号等が書込まれている。まずポストシステム５
のリトライカウンタ２４に、所定のりトライ回数Ｒをセ
ットしくステップ＄１）、制御部２のデータカウンタ２
５に、占込みするデータの総個数Ｎをセットし、且つ制
御部２のアドレスポインタ２６にメモリ２３の開始番地
Ａ ｅ ｔツトする（ステップ８２）。そしてコントロ
ールバス７を介して制御部２にデータライト動作の起動
をかける（ステップ８３）。この後に、アータライト終
了割込みのための割込みマスクを開き、割込み可能状態
（図中＊印は、以後の各フローチャートにおいて、割込
み可能を示す）にして、エラー信号Ｑを探索する（ステ
ップ３４ 、 Ｓ５ ）。Write data signals and the like are written in the memory 23 of the host system 5 shown in FIG. First, post system 5
Step $1) Set a predetermined number of retry attempts R in the retry counter 24 of the controller 2.
5, the total number N of data to be occupied is set, and the start address A of the memory 23 is set in the address pointer 26 of the control unit 2 (step 82). Then, the controller 2 is activated to start the data write operation via the control bus 7 (step 83). After this, the interrupt mask for the arterite end interrupt is opened, the interrupt is enabled (the asterisk in the figure indicates that interrupts are enabled in each subsequent flowchart), and the error signal Q is searched for (steps 34 and S5). ).
制御部２は、アドレスポインタ２６の示す、メモリ番地
すなわちＡ番地の内容を読み出し、ドライブユニット３
に書込／Ｖでデータカウンタ２５の値Ｎを−１、アドレ
スポインタ２６の値Ａをトコし、データカウンタ２５の
値ＮがＯになるまで、メモリ２３の内容の読出しと、ド
ライブユニット３への書込みを繰り返す。The control unit 2 reads the contents of the memory address, that is, address A, indicated by the address pointer 26, and
Write /V to -1 the value N of the data counter 25 and the value A of the address pointer 26, and read the contents of the memory 23 and write to the drive unit 3 until the value N of the data counter 25 becomes O. Repeat writing.
データカウンタ２５の値ＮがＯになった場合は、ライト
終了信号線９を介してデータライト終了信号がホストシ
ステム５に送出されて、ホストシステム５は、この送出
があったことによって、データライ１−動作の正常終了
としての割込み処理を行い（ステップＳ６）、データ書
込みとエラーの探索を終了する。When the value N of the data counter 25 becomes O, a data write end signal is sent to the host system 5 via the write end signal line 9, and the host system 5 receives the data write end signal via the write end signal line 9. 1- Interrupt processing is performed as a normal end of operation (step S6), and data writing and error search are completed.
データライト中にライトエラーが発生した場合は、エラ
ー信号９がイ１効になるので、エラーが検出される（ス
テップ８５）。If a write error occurs during data writing, the error signal 9 becomes valid, so the error is detected (step 85).
エラーが検出されると、リトライ回数をチエツクし、リ
トライカウンタ２４の値ＲがＯでない場合は、その値Ｒ
を−１にしてステップ２に戻る（ステップ３８）。リト
ライカウンタ２４の値ＲがＯとなった場合は、データラ
イトエラーの表示を行って（ステップＳ９〉、オペレー
タに知らせて終了する。When an error is detected, the number of retries is checked, and if the value R of the retry counter 24 is not O, the value R is
is set to -1 and returns to step 2 (step 38). When the value R of the retry counter 24 becomes O, a data write error is displayed (step S9), and the operator is notified and the process ends.
第５図は、第４図においてデータライト終了信号をもっ
て割込み処理したのに対して、エラー信号ｑをホストシ
ステム５への割込み信号とした場合のフローチャートで
ある。FIG. 5 is a flowchart in the case where the error signal q is used as the interrupt signal to the host system 5, whereas the interrupt processing is performed using the data write end signal in FIG.
ステップ８１．８２．３３までは第４図のフローチャー
トと同様であるが、この後、割込みマスクを聞いて割込
み可能状態とし、他の処理ブ１コグラムに実行を移Ｖ（
ステップ５１０）。ステップＳ６によるデータライト終
了割込みは第４図と同様である。データライト中、ライ
トエラーが発生し、エラー信号ｑが有効になるとライト
エラー割込みが発生し、リトライ回数をチエツクしくス
テップ５１１）、リトライカウンタ２４の値ＲがＯでな
い場合は、その値Ｒを−１して（ステップ５１２）、ス
テップＳ２に戻る。リトライカウンタ２４の値Ｒ／ｆｉ
Ｏとなった場合は、データライトエラーの表示を行って
（ステップ５１３）、オペレータに知らせ、終了する。Steps 81, 82, and 33 are the same as the flowchart in Figure 4, but after this, the interrupt mask is heard, the interrupt is enabled, and execution is moved to another processing block.V(
Step 510). The data write end interrupt at step S6 is the same as that shown in FIG. During data writing, when a write error occurs and the error signal q becomes valid, a write error interrupt is generated and the number of retries is checked (step 511). If the value R of the retry counter 24 is not O, the value R is set to - 1 (step 512), and the process returns to step S2. Value R/fi of retry counter 24
If the result is O, a data write error is displayed (step 513), the operator is notified, and the process ends.
第５図の制御においては、データライト中に、ホストシ
ステム５は他の処理プログラムを実行することができる
のでホストシステム５の処理効率がよい。In the control shown in FIG. 5, since the host system 5 can execute other processing programs during data writing, the processing efficiency of the host system 5 is good.
第６図は本発明の第２の実施例としてのファイル入出力
装置の構成を示すブロック図であり、第２図と同等な部
分は同一符号を用い、異る部分を主体に説明する。同図
において、ライト制御部１０、ライト系ユニット１１は
第１図に示Ｊ゛ものと同様であるが、第１図におけるエ
ラー信＠ｑは、ファイル入出力装置１Ａの制御部２Ａに
おいでデータの入出力を制御するプロセッサ２７に接続
される。また制御部２Ａは、プロセッサ２７によってυ
制御可能なデータカウンタ２５．２５Ａとアドレスポイ
ンタ２６．２６Ａとリトライカウンタ２４Ａと、データ
バッフ７レジスタ２８とステータスレジスタ２９を備え
ている。FIG. 6 is a block diagram showing the configuration of a file input/output device as a second embodiment of the present invention. Parts equivalent to those in FIG. 2 are denoted by the same reference numerals, and different parts will be mainly explained. In the same figure, a write control unit 10 and a write system unit 11 are the same as those shown in FIG. 1, but the error signal @q in FIG. It is connected to a processor 27 that controls the input/output of the. Further, the control unit 2A uses the processor 27 to
It includes a controllable data counter 25.25A, an address pointer 26.26A, a retry counter 24A, a data buffer 7 register 28, and a status register 29.
つぎに第６図の装置による処理制御を第７図と第８図に
示すフＯ−ヂャートに従って説明する。Next, processing control by the apparatus shown in FIG. 6 will be explained with reference to the diagrams shown in FIGS. 7 and 8.
第７図は、ホストシステム５側のフローチャートであり
、まず、制御部２Ａのリトライカウンタ２４Ａにリトラ
イ回数Ｒをセットする（ステップ５１４）。そして制御
部２Ａのデータカウンタ２５に占込みするデータの総個
数Ｎ１アドレスポインタ２５にホストシステム５のメモ
リ２３の開始番地へをセットしくステップ５１５）、コ
ントロールバス７によって制御部２Ａにデータライト動
作の起ｉ１Ｊヲ／）’ケル（ス・ｊツ７’５１６） 、
この後、１ｌｉｌ＋御部２Δからのデータライト動作終
了割込みのための割込みマスクを開き、割込み可能状態
にして、他の処理プログラムに実行を移す（ステップ５
１７）。FIG. 7 is a flowchart on the host system 5 side. First, the number of retries R is set in the retry counter 24A of the control unit 2A (step 514). Then, the total number of data N1 to be filled in the data counter 25 of the control unit 2A is set to the start address of the memory 23 of the host system 5 in the address pointer 25 (step 515), and the control bus 7 is used to write the data to the control unit 2A. Kii1Jwo/)'Keru (S・jツ7'516),
After this, open the interrupt mask for the data write operation end interrupt from 1lil+control unit 2Δ, enable interrupts, and move execution to other processing programs (step 5
17).
第８図は、制御部２Ａのフローチャートで、データカウ
ンタ２５の値Ｎをもう１つのデータカウンタ２５−へ書
き込み、（これをＮ−とする）アドレスポインタ２６の
値Ａをもう１つのアドレスポインタ２６′へ書き込んで
（これを八−とする）データライトの処理に入る（ステ
ップ５１８）。ステータスレジスタ２９に、「正常終了
した」という意味のスティタスコード″“０”を書きこ
み（ステップ５１９）、アドレスポインタ２６の示すＡ
？１地−カデータをホストシステム５のメモリ２３より
υｌ１ｌｌ１２Ａのデータバッファレジスタ２８へ読み
出しくステップ５２０）、データバッファレジスタ２８
のデータをドライブユニット３に書き込み（ステップ５
１１）、エラー信号ｑを探索する（ステップ５２２）。FIG. 8 is a flowchart of the control unit 2A, in which the value N of the data counter 25 is written to another data counter 25- (this is referred to as N-), and the value A of the address pointer 26 is written to the other data counter 25-. ' (this is set as 8-) and data write processing begins (step 518). Write the status code "0" meaning "normal completion" to the status register 29 (step 519), and write the A status indicated by the address pointer 26.
? Step 520) of reading out the data from the memory 23 of the host system 5 to the data buffer register 28 of υl1ll12A, the data buffer register 28
Write the data to drive unit 3 (step 5)
11), search for error signal q (step 522).
エラーがな番プれば、データカウンタ２５の値Ｎを−１
、アドレスポインタ２６の値Ａを＋１しくステップ８２
３）、データカウンタ２５のｆｔ１Ｎが“Ｏ″なるまで
ステップ８２０〜８２３を繰り返す（ステップ５２４）
。エラー無くデータカウンタ２５の値ＮがＯＮになると
、データライト動作が終了し、データライト終了割込み
をホストシステム５に出力する。If there is an error, the value N of the data counter 25 is -1.
, increase the value A of the address pointer 26 by +1 in step 82
3) Repeat steps 820 to 823 until ft1N of the data counter 25 becomes "O" (step 524)
. When the value N of the data counter 25 turns ON without any error, the data write operation is completed and a data write end interrupt is output to the host system 5.
ステップ８２２において、エラーがあった場合は、リト
ライカウンタ２４Ａの１ｉｌＩＲをチエツクしくステッ
プ５２５）、その値Ｒが“０′°でなければ、１−タカ
ウンタ２５の値Ｎとアドレスポインタ２６の値へを、ホ
ストシステム５が、起動時にセットした値すなわちデー
タカウンタ２５−の値Ｎ′およびアドレスポインタ２６
′の値Ａ′にセットしくステップ８２６）、リトライカ
ウンタ２４Δの値Ｒを−１しくテスップ３２２）、ステ
ィタスレジスタ２９に、「リトライを行った結果ライト
が正常終了した」という意味のスティタスコード１″を
セットして（ステップ８２８）、エラーが検出されある
いはリトライカウンタ２４Ａの値Ｒが“０″になるまで
、ステップ８２０以後が繰り返し実行される。In step 822, if there is an error, check 1ilIR of the retry counter 24A (step 525), and if the value R is not "0'°, set the value N of the 1-counter 25 and the value of the address pointer 26. , the value set by the host system 5 at startup, that is, the value N' of the data counter 25- and the address pointer 26.
' is set to the value A' (Step 826), the value R of the retry counter 24Δ is -1 (Step 322), and the status code 1'' is written to the status register 29, which means ``The write ended normally as a result of retry.'' is set (step 828), and steps 820 and subsequent steps are repeatedly executed until an error is detected or the value R of the retry counter 24A becomes "0".
リトライカウンタ２４Δの値Ｒが０になった場合はステ
ィタスレジスタ２９に「リトライを設定された回数行っ
たがライトできなかった」という意味をスティタス」−
ド例えば’ ９９ ”をセットしくステップ５２９）、
データライト終了割込みをホスｌ−システム５に出力し
て終了する。When the value R of the retry counter 24Δ becomes 0, the status register 29 indicates "status" meaning that "the retry was performed the set number of times, but the write was not possible."
For example, set the code to '99' (step 529),
A data write end interrupt is output to the host system 5 and the process ends.
再度、第７図のフローチャートに戻り、ホストシステム
５では、第８図の処理におけるデータライト終了割込み
により、現在行っていたステップＳ１７の処理を中断し
、ステータスレジスタ２９の内容を読み出しくステップ
５３０）、ステータスレジスタ２９の内容が、ＩＩ Ｏ
ＩＩであった場合は、「正常終了」、１１１ ＩＴであ
った場合は「リトライを行って正常終了」、“’ ９９
”であった場合は、「データライト不可」をオペレー
タに対して表示などして、データライト動作を終了する
（ステップ５３１）。Returning again to the flowchart of FIG. 7, in response to the data write end interrupt in the process of FIG. 8, the host system 5 interrupts the process of step S17 that is currently being performed, and reads the contents of the status register 29 (step 530). , the contents of the status register 29 are II O
If it is II, "Complete normally", if it is 111 IT, "Retry and complete normally", "' 99
”, a message “data write not possible” is displayed to the operator, and the data write operation is terminated (step 531).
（発明の効宋）
以」−説明したように、本発明によれば、データ書込み
中に、書き込みエラーが検出できるので、記録したデー
タを再読み出しづることなしにリトライ等のエラー処理
を容易に行うことができ、Ｊ３込みデータの信頼性が向
−ヒする。(Effect of the invention) - As explained, according to the present invention, a write error can be detected during data writing, so error handling such as retrying can be easily performed without re-reading the recorded data. This improves the reliability of J3-containing data.
第１図は本発明の実流例を示すファイル入出力装置の要
部回路図、第２図は本発明の第１の実施例として第１図
の回路を含みファイル入出力装置の構成を示すブロック
図、第３図は第１図の各部のタイミングチャート、第４
図、第５図は第２図の構成による各動作例を示すフロー
チャート、第６図は本発明の第２の実施例として第１の
回路を含みファイル入出力装置の構成を示づブロック図
、第７図は第６図の構成によるホストシステムを中心と
した動作の７０−チャート、第８図は第６図の構成によ
る制御部を中心とした動作のフローチャートである。
２．２Ａ・・・制御部
３・・・ドライブユニットFig. 1 is a circuit diagram of a main part of a file input/output device showing an actual example of the present invention, and Fig. 2 shows the configuration of a file input/output device including the circuit of Fig. 1 as a first embodiment of the present invention. The block diagram, Figure 3 is a timing chart of each part in Figure 1, and Figure 4 is a timing chart of each part in Figure 1.
5 is a flowchart showing each operation example according to the configuration of FIG. 2, and FIG. 6 is a block diagram showing the configuration of a file input/output device including a first circuit as a second embodiment of the present invention. FIG. 7 is a 70-chart of the operation centered on the host system with the configuration of FIG. 6, and FIG. 8 is a flowchart of the operation centered on the control section with the configuration of FIG. 6. 2.2A...Control unit 3...Drive unit
Claims (1)
ットによってデータ記録媒体に情報を記録しあるいは読
出すファイル入出力装置において、前記ドライブユニッ
トにおけるライト信号からモニタ信号を前記制御部に取
出すモニタ信号取出し手段と、 前記ライトデータ信号から前記モニタ信号に至るデータ
変換と同等な変換特性により前記ライトデータ信号を変
換してモディファイ信号を出力するモディファイ手段と
、 前記モニタ信号とモディファイ信号との一致を判別して
エラー信号を出力する比較手段とを設けてなる ファイル入出力装置。[Scope of Claims] In a file input/output device in which information is recorded on or read from a data recording medium by a drive unit based on a write data signal from a control unit, a monitor that extracts a monitor signal from a write signal in the drive unit to the control unit. a signal extraction means; a modifying means for converting the write data signal with conversion characteristics equivalent to the data conversion from the write data signal to the monitor signal and outputting a modify signal; A file input/output device comprising comparison means for determining and outputting an error signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18158986A JPS6339188A (en) | 1986-08-01 | 1986-08-01 | File input/output device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18158986A JPS6339188A (en) | 1986-08-01 | 1986-08-01 | File input/output device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6339188A true JPS6339188A (en) | 1988-02-19 |
Family
ID=16103450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18158986A Pending JPS6339188A (en) | 1986-08-01 | 1986-08-01 | File input/output device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6339188A (en) |
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1986
- 1986-08-01 JP JP18158986A patent/JPS6339188A/en active Pending
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