JPS6336553A - Element recognition system of artwork data in integrated circuit - Google Patents
Element recognition system of artwork data in integrated circuitInfo
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- JPS6336553A JPS6336553A JP61180543A JP18054386A JPS6336553A JP S6336553 A JPS6336553 A JP S6336553A JP 61180543 A JP61180543 A JP 61180543A JP 18054386 A JP18054386 A JP 18054386A JP S6336553 A JPS6336553 A JP S6336553A
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- 238000010586 diagram Methods 0.000 description 6
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は特にアートワーク・データ中の能動素子の認識
を行うバイポーラ用IC−LSIアートワーク・データ
の素子認識システムに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention particularly relates to an element recognition system for bipolar IC-LSI artwork data that recognizes active elements in artwork data.
一般に%CADなどを用いたバイポーラ用IC・L8I
などのアートワーク・データからの能動素子認識方法に
は2通シあシ、1つはアートワーク・データのそのもの
の形状から包含関係で認識するもので、もう1つはテキ
スト表現から認識するものであった。Generally, bipolar IC/L8I using %CAD etc.
There are two ways to recognize active elements from artwork data, such as , one is to recognize from the shape of the artwork data itself based on the inclusion relationship, and the other is to recognize from the text expression. Met.
上述した素子認識方法のうち、テキスト表現から認識を
する場合には、アートワーク・データ中の能動素子は全
てセル化し、そのセルにさらに端子テキスト専用のセル
をネスティング(階層的な構造)して各端子用テキスト
が設けられる。しかしながら、共通領域を有する複数の
能動素子が、同一セルで構成されている場合には、セル
の階層を1つ深くして、セルを設けさらにテキストを設
けるという構造になるが、この場合には、共通領域に含
まれる端子テキストの階層とそれ以外の端子テキストと
の階層の違いから、複数素子のうち1素子を除く素子全
てが端子欠落として認識されてしまうという欠点がある
。Among the element recognition methods described above, when recognizing from text expression, all active elements in the artwork data are converted into cells, and cells dedicated to terminal text are further nested (hierarchical structure) in the cells. Text is provided for each terminal. However, when multiple active elements having a common area are configured with the same cell, the cell hierarchy is deepened by one layer, and the structure is such that a cell is provided and further text is provided. However, due to the difference in the hierarchy between the terminal text included in the common area and the other terminal texts, there is a drawback that all but one of the multiple elements are recognized as missing terminals.
この欠点を補うには、第5図に示すように1例えばコレ
クタ端子を表わすテキストCの共通領域に属す素子の数
分のテキスト8,8′だけ付ける必要があり、拡散パタ
ーンに合せたテキスト付けが行なえないため、データ作
成にも多大な工数がかかるといった欠点もあった。To compensate for this drawback, as shown in Figure 5, it is necessary to add only texts 8 and 8' for the number of elements belonging to the common area of text C representing the collector terminal. However, it also had the disadvantage of requiring a large amount of man-hours to create the data.
本発明の目的は、これら従来技術の欠点を除き、バイポ
ーラ用IC@LSIアートワーク・データの能動素子の
1つのセルから複数の能動素子認識ができ、その認識を
容易にした集積回路アートワーク・データの素子認識シ
ステムを提供することにある。An object of the present invention is to eliminate these drawbacks of the prior art, enable recognition of a plurality of active elements from one cell of active elements of bipolar IC@LSI artwork data, and provide an integrated circuit artwork system that facilitates the recognition. The object of the present invention is to provide a data element recognition system.
本発明の構成は、アートワーク・データの素子として各
端子の種類名、およびそのアートワーク・データの矩形
データであるセルの名称を参照しながら回路復元を行う
集積回路アートワーク−データの素子認識システムにお
いて、前記アートワーク・データの拡散パターンに合せ
て、共通領域に含まれる下位階層のセル名、テキスト名
を組合せてテキスト表現をすることにより、1個のセル
に含まれる複数の素子を認識できるようにしたことを特
徴とする。The configuration of the present invention is to perform element recognition of integrated circuit artwork-data in which circuit restoration is performed while referring to the type name of each terminal as an element of artwork data and the name of a cell that is rectangular data of the artwork data. The system recognizes multiple elements contained in one cell by combining the lower layer cell names and text names contained in the common area and expressing them in text according to the diffusion pattern of the artwork data. It is characterized by being made possible.
次に図面により本発明の詳細な説明する。本実施例は、
バイポーラ用IC・LSIアートワーク・データ(例え
ばCAD用設計図)と能動素子(トランジスタ)のセル
情報の制御データとから、能動素子と能動素子でないも
のとを認識できるようにしている。Next, the present invention will be explained in detail with reference to the drawings. In this example,
Active elements and non-active elements can be recognized from bipolar IC/LSI artwork data (for example, CAD design drawings) and control data of cell information of active elements (transistors).
第1図は本発明の一実施例のアートワークデータとして
トランジスタ上のセル形状を示す平面図である。このト
ランジスタのセル形状は、上位階層セル6に下位階層セ
ルフがネスティングしておシ、下位階層に形成されるト
ランジスタの共通領域はコレクタIcIのテキスト8を
もつコレクタ端子となっている。また、9はペース端子
のテキスト”B”、10はエミッタ端子のテキスト1
E l 、 1 tはエミッタ拡散層、12.13はコ
ンタクト層。FIG. 1 is a plan view showing a cell shape on a transistor as artwork data of an embodiment of the present invention. The cell shape of this transistor is such that a lower layer self is nested in an upper layer cell 6, and a common area of the transistors formed in the lower layer is a collector terminal with a text 8 of the collector IcI. Also, 9 is the text "B" for the pace terminal, and 10 is the text 1 for the emitter terminal.
E l and 1 t are emitter diffusion layers, and 12.13 is a contact layer.
14は”TR’、17)上位階層セル名、15は’TR
,2”の下位階層セル名、16はコレクタ低濃度層、1
7は埋込み層、18はペース拡散層を示す。14 is "TR", 17) Upper layer cell name, 15 is 'TR'
, 2'' lower layer cell name, 16 is collector low concentration layer, 1
7 indicates a buried layer, and 18 indicates a pace diffusion layer.
第2図は第1図のセル階層構造図である。上位階層セル
6には、2個の下位階層セルフと、1C1のコレクタテ
キスト8を付けた端子テキスト付セル21とが含まれ、
各下位階層セルフには1B1のペーステキスト9と、′
E1のエミッタテキス)10とをもった端子テキスト付
セル21が含まれる。FIG. 2 is a diagram of the cell hierarchical structure of FIG. 1. The upper layer cell 6 includes two lower layer selfies and a cell 21 with terminal text attached with collector text 8 of 1C1,
Each lower level self has 1B1 pace text 9 and '
A cell 21 with a terminal text is included, which has an emitter text (E1) and 10.
第3図は第1図に対応する等価回路図で、コレクタ端子
27が共通接続された2個のトランジスタ(2個のペー
ス端子25,2個のエミッタ端子26)が示されている
。FIG. 3 is an equivalent circuit diagram corresponding to FIG. 1, showing two transistors (two pace terminals 25, two emitter terminals 26) whose collector terminals 27 are commonly connected.
第4図は第1図のトランジスタのテキスト表現例の図で
ある。このテキストによれば、上位階層と下位階層に含
まれる端子の認識ができ、共通領域をもつセル構造では
、上位階層のテキスト表現を同じにするため、上位階層
だけに含まれる端子を共通領域の端子として認識するこ
とにより、端子を欠落することなく、1つのセル(上位
階/lりに含まれる複数素子全てを認識することを可能
とした。FIG. 4 is a diagram of an example text representation of the transistor of FIG. According to this text, terminals included in the upper and lower layers can be recognized, and in a cell structure with a common area, in order to make the text expression of the upper layer the same, terminals included only in the upper layer can be recognized in the common area. By recognizing them as terminals, it is possible to recognize all the multiple elements included in one cell (upper floor/l) without missing any terminals.
例えば、第4図の上位階層セル名”Tl(、”のセル記
号31の’CBLLI’のテキストデータを全て読む、
この時、CELLI直下に存在する端子名B。For example, reading all the text data of 'CBLLI' in the cell symbol 31 of the upper layer cell name "Tl(," in FIG. 4),
At this time, the terminal name B exists directly under CELLI.
E、Cをサーチする。この図の場合は、コレクタ1C1
しか存在しないため、残シのIBl、#li;”につい
てさらに下位をサーチすると、下位階層セルフ@TR2
”、”T几3”のCELL2.CELL3に分けられ、
それぞれのセルの直下に存在する“B″、“E“をサー
チし2つの素子として復元する。この時初めに存在して
いるI Caは、画素子に同一電位として接続されてい
るものとする。Search E and C. In this diagram, collector 1C1
Since only the remaining IBl, #li;” is searched further below, the lower layer self @TR2
”, divided into CELL2 and CELL3 of “T3”,
"B" and "E" existing directly under each cell are searched and restored as two elements. It is assumed that ICa, which is present at the beginning, is connected to the pixel element at the same potential.
以上説明したように、本発明はバイポーラ用IC・LS
Iアートワーク・データの能動素子のセルを拡散パター
ンに合せたテキスト表現にすることによシ、1つのセル
に含まれる複数素子全てを認識することが可能となった
。As explained above, the present invention is applicable to bipolar IC/LS.
By expressing the active element cells of the I-artwork data as text in accordance with the diffusion pattern, it has become possible to recognize all the multiple elements contained in one cell.
第1図は本発明の一実施例を説明する能動素子(トラン
ジスタ)上のセル形状の平面図、第2図は本実施例のセ
ル構造を説明する階層図、第3図は本実施例の等価回路
図、第4図は第1図のセル形状をテキスト表現した図、
第5図は従来のセル形状を示す平面図である。
6・・・・・・トランジスタの上位階層セル、7・・・
・・・トランジスタの下位階層セル、8,8’・・・・
・・コレクタ端子を表わすテキスト、9・・・・・・ベ
ース端子を表わすテキスト、10・・・・・・エミッタ
端子を表わすテキスト、11・・・・・・エミッタ拡散
層、12,13・・・・・・コンタクト層、14・・・
・・・上位階層セル塩、15・・・・・・下位階層セル
塩、16・・・・・・コレクタ低濃度層、17・・・・
・・うめこみ層、18・・・・・・ベース拡散層、21
・・・・・・端子テキスト付は用セル、25・・・・・
・ベース端子、26・・・・・・エミッタ端子、27・
・・・・・コレクタ端子、30・・・・・・端子テキス
ト付セル記号、31・・・・・・上位階層セル記号、3
2・・・・・・下位階層セル記号。
上イ懺1し言乙号
茅4I¥ITk’−CEII−/ t 7’/?2−
CFLLZt Et 7″lAりFIG. 1 is a plan view of a cell shape on an active element (transistor) explaining one embodiment of the present invention, FIG. 2 is a hierarchical diagram explaining the cell structure of this embodiment, and FIG. 3 is a plan view of a cell shape of this embodiment. Equivalent circuit diagram, Figure 4 is a text representation of the cell shape in Figure 1,
FIG. 5 is a plan view showing a conventional cell shape. 6... Higher layer cell of transistor, 7...
...lower layer cell of transistor, 8,8'...
...Text representing the collector terminal, 9...Text representing the base terminal, 10...Text representing the emitter terminal, 11...Emitter diffusion layer, 12, 13... ...Contact layer, 14...
... Upper layer cell salt, 15... Lower layer cell salt, 16... Collector low concentration layer, 17...
... Umekomi layer, 18 ... Base diffusion layer, 21
・・・・・・For cells with terminal text, 25...
・Base terminal, 26...Emitter terminal, 27・
... Collector terminal, 30 ... Cell symbol with terminal text, 31 ... Upper layer cell symbol, 3
2...Lower hierarchy cell symbol.上い懺1 し 訳 Gan 4 I¥ITk'-CEII-/t 7'/? 2-
CFLLZt Et 7″lAri
Claims (1)
およびそのアートワーク・データの矩形データであるセ
ルの名称を参照しながら回路復元を行なう素子認識シス
テムにおいて、前記アートワーク・データの拡散パター
ンに合せて、共通領域に含まれる下位階層のセル名、テ
キスト名を組合せてテキスト表現をすることにより、1
個のセルに含まれる複数の素子を認識できるようにした
ことを特徴とする集積回路アートワーク・データの素子
認識システム。Type name of each terminal as integrated circuit artwork data,
In an element recognition system that performs circuit restoration while referring to cell names that are rectangular data of artwork data, cell names of lower layers included in the common area, in accordance with the diffusion pattern of the artwork data, By combining text names to create a text expression, 1.
An element recognition system for integrated circuit artwork/data, characterized by being able to recognize a plurality of elements included in a single cell.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61180543A JPS6336553A (en) | 1986-07-30 | 1986-07-30 | Element recognition system of artwork data in integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61180543A JPS6336553A (en) | 1986-07-30 | 1986-07-30 | Element recognition system of artwork data in integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6336553A true JPS6336553A (en) | 1988-02-17 |
Family
ID=16085112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61180543A Pending JPS6336553A (en) | 1986-07-30 | 1986-07-30 | Element recognition system of artwork data in integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6336553A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0484274A (en) * | 1990-07-26 | 1992-03-17 | Fujitsu Ltd | Treatment of multichip data |
US7461114B2 (en) | 2001-02-28 | 2008-12-02 | Fujitsu Limited | Fourier transform apparatus |
-
1986
- 1986-07-30 JP JP61180543A patent/JPS6336553A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0484274A (en) * | 1990-07-26 | 1992-03-17 | Fujitsu Ltd | Treatment of multichip data |
US7461114B2 (en) | 2001-02-28 | 2008-12-02 | Fujitsu Limited | Fourier transform apparatus |
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