JPS6334475B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

本発明は正弦波を加算して楽音波形を合成する
楽音合成回路においてオクターブが異なりノート
が同一の楽音の高調波係数を同一周波数成分毎に
まとめて対応する正弦波と乗算することにより構
成を簡単化した電子楽器に関するものである。 近年デジタル技術を利用した電子楽器が各種提
案されている。これは従来のアナログ技術を利用
構成された電子楽器に比べると、楽音波形、エン
ベロープ波形、周波数制御の任意性においてすぐ
れ、またデジタル技術に適する時分割多重化や集
積回路化等の技術の利用により構成の簡単化、信
頼性の向上が図られるという利点がある。このよ
うなデジタル方式の電子楽器においては、鍵スイ
ツチのオンオフ状態をたとえば時分割で検出しこ
れにエンベロープを与え、さらにタブレツトまた
はドローバースイツチ等の音色スイツチのオンオ
フ状態を時分割に検出し、これから楽音波形を得
て楽音合成回路に入れる。 楽音合成回路では楽音波形の各オクターブのノ
ートに対応する正弦波を正弦波記憶回路から読み
出して加算するが、楽音波形はその基本周波数に
対して高調波成分をもつから非常に多数の高調波
列を処理しなければならず、従つて楽音合成回路
の構成が複雑化する。 これに対し本発明者は各ノートの高調波列にお
いて同一周波数成分が存在することを利用して同
一周波数成分の高調波係数をまとめて加算して変
換処理することによりたとえば正弦波を選択する
のに必要な高調波列を３分の１程度に減少しうる
ことが分つた。 本発明の目的は正弦波を加算して楽音波形を合
成する方式の楽音合成回路の構成を簡単化した電
子楽器を提供することである。 前記目的を達成するため、本発明の電子楽器は
正弦波を加算して楽音波形を合成する楽音合成回
路を有する電子楽器において、押鍵に対応して発
生される楽音のエンベロープを形成するエンベロ
ープ形成手段と、発生される楽音の音色を選択す
る音色選択手段と、楽音の音色を決定する高調波
係数を記憶する高調波係数記憶手段と、前記音色
選択手段によつて選択された音色の高調波係数を
前記高調波係数記憶手段より読出す高調波係数読
出し手段と、前記高調波係数読出し手段からの高
調波係数に前記エンベロープ形成手段からのエン
ベロープを乗算する第１の乗算手段と、発音され
るべき音でオクターブが異なりノートが同一の関
係にある楽音の各高調波成分のうち同一周波数の
成分に対応する前記乗算手段からの乗算値を累算
する累算手段と、前記各高調波成分の周波数に対
応する正弦波を発生する正弦波発生手段と、前記
正弦波発生手段からの正弦波と前記累算手段の累
算値を乗算する第２乗算手段よりなる楽音合成回
路を各音名毎に具えたことを特徴とするものであ
る。 以下本発明を実施例につき詳述する。 まず本発明を適用する電子楽器の全体構成の概
略につき説明した後、本発明の要部である楽音合
成回路とこれと関連する前段の鍵スイツチ、シフ
トレジスタを含むエンベロープ発生回路とタブレ
ツトおよびドローバー等の音色検出回路の詳細を
説明する。 本発明の電子楽器は全鍵スイツチのオン状態を
時分割多重化信号として取り出し、該時分割多重
化信号により各鍵のエンベロープを計算した後、
高調波係数と乗算し、同一周波数に対する乗算値
をまとめ正弦波を乗じ、加算して楽音波形を得る
ものである。 第１図は本発明を適用する電子楽器の構成を示
す全体説明図である。 同図において、鍵盤の鍵（キー）スイツチ１の
オンオフ状態はシフトレジスタ２にサンプリング
され、各鍵のオン状態を時分割多重化（TDM）
信号としてエンベロープ発生回路３に与える。該
回路３ま各鍵毎のエンベロープ信号を計算し、時
分割して乗算回路１２と乗算回路１３に与える。
一方音色選択用のタブレツトスイツチ４のオンオ
フ状態もキースイツチと同様にしてシフトレジス
タ５にサンプリングされ、各スイツチのオン状態
が時分割され、高調波係数メモリ６の出力を各タ
ブレツトスイツチ４に応じてゲート選択する。選
択された高調波係数のみが係数シフトレジスタ７
に書き込まれ、乗算回路１２に与えられる。さら
に一方の音色制御用のドローバースイツチ８のレ
ベル状態はアナログシフトレジスタ９にサンプリ
ングして書き込まれた後、AD変換器１０でデジ
タル信号化され、係数シフトレジスタ１１に書き
込まれた後、乗算回路１３に与えられる。乗算回
路１２，１３において高調波係数およびレベル係
数とエンベロープ信号が乗算された後、乗算値は
タブレツトの高調波次数とドローバーのフイート
律の周波数が一致するようにタイミングを合わせ
るために、デコーダ１５によつて制御されるゲー
ト回路１４において選択され、加算器１６で加算
される。 このようにして得られる時分割高調波エンベロ
ープ（THE）係数は破線で囲まれた楽音合成回
路２５内のノート毎に設けた12個のノートブロツ
ク１８Ｃ〜１８Ｂに与えられる。また各ノートブ
ロツク１８は音階クロツク発生回路１７から各ノ
ートのクロツクが与えられる。ノートブロツク１
８においてTHE係数はオクターブと高調波次数
に応じて指定されたアドレスのランダムアクセス
メモリ（RAM）に一時記憶され、次に同じ周波
数毎の倍音が加算され記憶する。記憶内容は時分
割して乗算回路に与えられる。一方音階クロツク
は倍音分周回路で分周され各倍音の正弦波を読み
出すべく、分周値は選択されシフトされ時分割ア
ドレス信号に変換される。該アドレス信号により
正弦波メモリは読み出され乗算回路において前記
記憶内容と乗算される。該乗算値は時分割された
状態であり、アキユームレータ１９で累算された
後Ｄ／Ａ変換器２０でアナログ信号化され音響装
置２１に与えられる。 第２図は第１図のエンベロープ発生回路３と前
段の鍵スイツチ１とシフトレジスタ２を含む実施
例回路である。同図において、鍵盤は61個のキー
スイツチ３１₁〜３１₆₁より構成され、各々一端
をサンプリングシフトレジスタ３２に接続され
る。クロツク発生器３３のクロツクφ₁はサンプ
リングシフトレジスタ３２を直列シフトする。ま
た分周回路３４により分周されクロツクφ₁の64
個毎に１個生じるサンプリングクロツクによりキ
ースイツチのオンオフ状態をオンを“Ｈ”レベ
ル、オフを“Ｌ”レベルでサンプリングシフトレ
ジスタ３２に書き込む。該シフトレジスタ３２の
64固の入力のうち64−61＝３の３個に該当する鍵
スイツチはないが、該キースイツチに対応するタ
イムスロツトは設けられており、このうち１つの
タイムスロツトをサンプリングクロツクのタイム
スロツトに割り当てる。こうしてサンプリングシ
フトレジスタ３２は各鍵のオンオフ状態を時分割
多重化（TDM）信号として出力する。 先ず第３図ａに示すような第１のエンベロープ
波形E₁の発生回路につき説明する。エンベロー
プシフトレジスタ３５は64段８ビツトで構成さ
れ、クロツクφ₁で直列シフトする。該エンベロ
ープシフトレジスタ３５にはキースイツチのエン
ベロープ信号が記憶され加算器３６、または減算
器３７、ゲート回路３８，３９，４０およびOR
ゲート４１を介してループを構成する。該レジス
タ３５はφ₁のシフトクロツクでシフトしながら
各鍵のエンベロープを64個の時分割でφ₁のタイ
ムスロツト幅で出力する。エンベロープは０〜
255の値を２進符号をもつて示し、その値は比較
器４２で判別され、エンベロープE₁が最大の255
の時をＭ信号、１〜254の時Ｓ信号、０の時０信
号を出力する。全てキースイツチがオフ状態にあ
つた後、新たにキースイツチ３１がオン状態にな
ると、初期状態でエンベロープ値E₁は０でORゲ
ート４３の出力は“Ｈ”レベル、またデイケイの
途中ではないのでANDゲート４４の出力は“Ｌ”
レベルである。時分割多重化信号によりオン状態
のキースイツチ３１のタイムスロツトでANDゲ
ート４５の出力は“Ｈ”レベルとなり、ゲート回
路３８を開き、エンベロープ値E₁はシフトレジ
スタ３５、加算器３６、ゲート回路３８、ORゲ
ート４１のアタツクループを循環しながらアタツ
ク部のエンベロープを計算する。エンベロープ値
E₁は１ループにつきα₁づつ加算され、ループを
繰り返しながら最大値255に近づく。エンベロー
プ値E₁が255に達するとORゲート４３の出力は
“Ｌ”レベルになり、ANDゲート４５の出力も
“Ｌ”レベルとなり、ゲート回路３８を閉じアタ
ツクループは閉じられる。またANDゲート４９
の出力は“Ｈ”レベル、ORゲート５０の出力も
“Ｈ”レベルでゲート回路３９を開き、シフトレ
ジスタ３５、ゲート回路３９、ORゲート４１の
ループが開かれ、エンベロープ値E₁は加減算さ
れることなく255の値を保持しながら循環を繰り
返す。次に該キースイツチ３１がオフ状態になる
と、該キースイツチに対応するタイムスロツトの
時分割多重化信号は“Ｌ”レベルになり、AND
ゲート４９の出力は“Ｌ”レベル、ORゲート５
０の出力も“Ｌ”レベルとなり、ゲート回路３９
を閉じる。またORゲート４６の出力は“Ｈ”レ
ベルであり、ORゲート５６の出力は“Ｈ”レベ
ルでANDゲート４７の出力も“Ｈ”レベルとな
り、ゲート回路４０を開き、シフトレジスタ３
５、減算器３７、ゲート回路４０、ORゲート４
１のデイケイループが開かれる。エンベロープは
１ループにつきd₁づつ減算され、循環を繰返すに
つれてエンベロープ値E₁は０に近付きながらデ
イケイ部エンベロープを計算する。エンベロープ
値E₁が０に達すると、ORゲート４６の出力は
“Ｌ”レベル、ANDゲート４７は“Ｌ”レベルで
ゲート回路４０は閉じられデイケイループは閉じ
られる。またANDゲート４８の出力は“Ｈ”レ
ベル、ORゲート５０の出力は“Ｈ”レベルでゲ
ート回路３９を開き、エンベロープが255の時と
同様のループを開き、エンベロープ値E₁は０の
値を保持しながら循環を繰り返す。 以上が通常のキースイツチ３１のオンオフに対
する動作であるが、これ以外のキースイツチの状
態について説明する。アタツクエンベロープ計算
時、すなわちアタツクループが開いている時にキ
ースイツチ３１がオフになつた場合は、ただちに
ANDゲート４５の出力が“Ｌ”レベルとなり、
アタツクループを閉じORゲート５６の出力が
“Ｈ”レベルとなり、ANDゲート４７の出力が
“Ｈ”レベルとなり、デイケイループが開きデイ
ケイエンベロープ計算に移る。またデイケイエン
ベロープ計算時にキースイツチがオンになつた場
合、高速デイケイ動作が行なわれる。デイケイシ
フトレジスタ５３は64段１ビツトより構成されエ
ンベロープシフトレジスタ３５と同期してクロツ
クφ₁でシフトする。時分割多重化信号はキース
イツチはオフになつた時“１”レベルになりOR
ゲート５１、ANDゲート５２を介しエンベロー
プが０でない時に限りデイケイシフトレジスタ５
３にデイケイ信号を書き込む。デイケイ信号は該
シフトレジスタ５３、ANDゲート５２により循
環が行なわれる。すなわち、該デイケイ信号はエ
ンベロープがデイケイ状態にあることを示す信号
であり、エンベロープが０になつた時にはAND
ゲート５２を閉じデイケイ信号を消去する。高速
デイケイの場合はデイケイエンベロープ形成時に
キースイツチ３１がオンされるから、ANDゲー
ト５４の出力は“Ｈ”レベル、ORゲート５６、
ANDゲート４７の出力は“Ｈ”レベルのままで、
ANDゲート５４の出力によりANDゲート４３の
出力は“Ｈ”レベルでANDゲート４５を閉じ、
アタツクループは開かれない。すなわちデイケイ
ループの状態のままでデイケイコントロール回路
５５により、d₁の値をd′₁に変える（d′₁＞d₁）。こ
のためデイケイ速度は速くなり、デイケイが早く
終了した後エンベロープが０になるとデイケイ信
号はなくなり、ORゲート５６が閉じられデイケ
イループが閉じられ、ANDゲート４４が閉じら
れANDゲート４５が開きアタツクループが開き
アタツクエンベロープ計算が始まる。以上のよう
にして、アタツク、デイケイ各部のエンベロープ
E₁が計算される。アタツク、デイケイのスピー
ドはａ、ｄの値により設定される。 次に第３図ｂに示すような第２のエンベロープ
波形E₂の発生回路につき説明する。エンベロー
プシフトレジスタ５７は64ワード９ビツトで構成
され、９ビツト中１ビツトはサインビツトとして
使用される。該シフトレジスタ５７はエンベロー
プ信号が記憶されクロツクφ₁でシフトする。キ
ーオン検出シフトレジスタ７１、発音シフトレジ
スタ７２、高速デイケイシフトレジスタ７３はそ
れぞれ64ワード１ビツトで構成されクロツクφ₁
で直列シフトする。時分割多重化信号はシフトレ
ジスタ７１において１サンプリングクロツク間隔
６４φ₁だけ遅延され、ANDゲート６４の論理条
件によりキースイツチ３１がオンされる毎に一度
だけANDゲート６４が該キースイツチのタイム
スロツトで出力が“Ｈ”レベルになる。該出力は
ORゲート６５を介しシフトレジスタ７２に発音
信号として書き込まれる。発音信号はANDゲー
ト６９、ORゲート６５を介して循環する。そし
てエンベロープE′₂値が０になつた時に比較器６
３の出力によりANDゲート６９が閉じられ、該
信号は消去される。また発音信号はANDゲート
７６を開く。エンベロープE₂のサインビツトは
２進符号の９ビツト目であり、E′₂が256〜511で
１となる。キースイツチがオンされていない状態
で新たにオンされた場合、エンベロープE₂′は初
期状態で０であり、ゲート回路５８を開きエンベ
ロープシフトレジスタ５７、加算器６１、ゲート
回路５８、ORゲート６０、ANDゲート７６のア
タツクループが開かれ、エンベロープE₂′に加算
回路６１において該ループが１ループする毎にa₂
づつ加算され、０、a₂、2a₂、3a₂、4a₂、5a₂、…
と増加し、排他的OR回路７０を介しE₂′＝E₂とし
て出力する。そしてエンベロープE₂′が256に達す
るとサインビツトは１となり、エンベロープシフ
トレジスタ５７、加算回路６２、ゲート回路５
９、ORゲート６０、ANDゲート７６のデイケイ
ループが開かれ、アタツクループは閉じられる。
加算回路６２ではデイケイループが１循環する毎
にd₂づつ加算される。そうしてエンベロープ
E₂′は256から次第に増加し511に近付く。排他的
OR回路７０において、エンベロープE₂′のサイン
ビツト（９ビツト目）で反転されたエンベロープ
E₂はこの時255から減少し、次第に０に近付いて
いく。 前述のように、第３図ａ，ｂはこのようにして
得られたE₁，E₂を示したものであるが、E₂′が511
になり、エンベロープE₂が０になると比較回路
６３によりANDゲート６９が閉じられ、発音信
号は消去される。これは通常のキースイツチの操
作に伴なう動作であるが、前記以外について述べ
ると、エンベロープ波形のアタツク形成時にキー
スイツチがアフされてもエンベロープはそのまま
計算を続行する。またデイケイ形成時にキースイ
ツチがオンされた場合はサインビツトが“１”な
のでANDゲート６６が開き、ORゲート６７、
ANDゲート６８を介し高速デイケイ信号として
シフトレジスタ７３に書き込まれる。該信号は高
速デイケイシフトレジスタ７３、ORゲート６
７、ANDゲート６８を介し循環する。また該信
号はデイケイコントロール回路７５に与えられ、
該信号のタイムスロツトにおけるd₂をd₂′に変化
する。この場合d₂′＞d₂とする。すなわち、d₂の
値を変えることによりデイケイ速度を速め早くデ
イケイを終了させる。そしてエンベロープが０に
なると比較器６３の出力によりANDゲート６８
を閉じ、高速デイケイ信号は消去される。 第３図のエンベロープE₃はE₁とE₂を合成しE₃
＝E₁＋E₂／２を算出する合成回路を付加することに より容易に得られる。またこれらのエンベロープ
波形E₁，E₂，E₃は前述のd₁，d₂，a₁，a₂の値を適
宜設定することにより各種のエンベロープが得ら
れる。 第４図は第１図のタブレツトスイツチ４、シフ
トレジスタ５、高調波係数メモリ６、係数シフト
レジスタ７、乗算回路１２より成る音色検出回路
に用いる高調波係数メモリ６のアドレスと記憶内
容を示す説明図である。すなわち音色数８個とし
て、アドレス０〜７に基本音（１倍音）、アドレ
ス８〜15に２倍音、アドレス16〜23に３倍音、ア
ドレス24〜31に４倍音、…と16倍音まで区分す
る。ただし後述するように11倍音、13倍音、15倍
音に相当する区分はなく13区分となり、各区分内
に音色毎に高調波係数が記憶されている。 第５図は第４図の高調波係数メモリ６を含む第
１図のタブレツトスイツチ４から乗算回路１２に
至る音色検出回路の詳細な実施例説明図である。
同図において、クロツク発生器８１からの128K
Hzのクロツクφ₂はサンプリングシフトレジスタ
８６₁〜８６₃（第１図の５に相当）のシフトクロ
ツクとして与えられ該シフトレジスタを直列シフ
トする。またクロツクφ₂8個に１個生じるサンプ
リングクロツクφ₂′はタブレツトスイツチ４のオ
ンオフ状態をオンを“Ｈ”レベル、オフを“Ｌ”
レベルでサンプリングシフトレジスタ８６₁〜８
６₃に書き込む。該シフトレジスタ８１の出力は
タブレツトスイツチ４のオンオフ状態が時分割多
重化（TDM）信号として得られ、ゲート回路８
８₁〜８８₃において、前述の高調波係数メモリ８
７₁〜８７₃（第１図の６に相当）からの出力をゲ
ート選択する。また該メモリ８７₁〜８７₃はそれ
ぞれ８進カウンタ８２、13進カウンタ８３からの
タブレツトコード、倍音コードによりアドレス指
定される。第６図は上述の高調波係数メモリ８７
の連続して出力される音色数８個の１倍音から６
倍音までの同図ｅのメモリ出力に対し、タブレツ
ト２とタブレツト５をオン状態とした例につい
て、それぞれ同図ａ〜ｄのクロツクφ₂、サンプ
リングクロツクφ₂′、TDM信号、メモリアドレス
のタイムチヤートを示したものである。すなわち
ゲート回路８８₁〜８８₃でメモリ８７₁〜８７₃の
内容はTDM信号によりゲート選択され、同図ｅ
に示すようにタブレツト２とタブレツト５の各高
調波の倍音がアキユームレータ８９₁〜８９₃に入
力される。アキユームレータ８９₁〜８９₃は同図
ｆに示すようにクロツクφ₂により各高調波毎に
累算され、累算結果は同図ｇに示すようにサンプ
リングクロツク、φ₂′でラツチ回路９０₁〜９０₃
に記憶させられ、同時にアキユームレータ８９₁
〜８９₃はリセツトさせられる。次にクロツクφ₃
（976KHz）を13進カウンタ８５が計数した計数値
と倍音コードを比較器８４で比較し、一致した時
に一致信号をセレクタゲート９１₁〜９１₃に入
れ、ラツチ回路９０₁〜９０₃の内容を高調波係数
シフトレジスタ９２₁〜９２₃（第１図の７に相当）
に選択入力する。係数シフトレジスタ９２₁〜９
２₃は13段より構成され各段が各倍音に対応して
おり、記憶内容はクロツクφ₃でシフトＬ、セレ
クタゲート９１₁〜９１₃を介してループを構成す
る。該高調波係数シフトレジスタ９２₁〜９２₃の
高調波係数は乗算回路９３₁〜９３₃（第１図の１
２に相当）に与えられ、ここで各種のエンベロー
プ波形E₁，E₂，E₃とそれぞれ乗算された後、加
算回路９４で加算される。この段階での加算回路
出力は各鍵のエンベロープと高調波係数や乗算さ
れた値である。 第７図は第１図のドローバースイツチ８、シフ
トレジスタ９、AD変換器１０、係数シフトレジ
スタ１１、乗算回路１３より成る音色検出回路の
詳細な実施例説明図である。 同図において、ドローバースイツチ８の各バー
の音量は＋Ｖと接地（GND）間に接続された抵
抗１０１₁〜１０１₁₃の可変位置タツプからアナ
ログ量信号として取出され、サンプリングクロツ
ク_SD（これは第６図のサンプリングクロツク
φ₂′の13倍の周期クロツク）によりアナログシフ
トレジスタ１０２に書き込まれ、シフトクロツク
_ST（φ₂′）で直列シフトされる。該シフトレジス
タ１０２からの時分割ドローバー信号はAD変換
器１０３によりデジタル符号に変換され、シフト
クロツクによりラツチ回路１０４にラツチされ
る。セレクタゲート１０５、ドローバー係数シフ
トレジスタ１０６は前記セレクタゲート９１、高
調波係数シフトレジスタ９２と同じタイミングで
選択しシフトする。 ドローバー係数はシフトレジスタ１０６、セレ
クタゲート１０５によりループを構成する。また
該シフトレジスタ１０６の出力は乗算回路１０７
でエンベロープ波形E_Dと乗算される。この段階
での乗算回路１０７の出力は各鍵のエンベロープ
とドローバー乗算された値である。シフトレジス
タ１０６は13段より構成され各段がドローバーか
らのレベル量に対応しており、記憶内容はクロツ
クφ₃でシフトし、セレクタゲート１０５を介し
てループを構成する。このようにして加算回路９
４（第１図の加算器１６に相当）の出力はタブレ
ツトおよびドローバーの係数の和をクロツクφ³
のタイムスロツト毎に１倍音から16倍音迄の13個
のタイムスロツトで繰り返し、次段の本電子楽器
の特徴となつているこれに対応する13個のノート
ブロツクに供給される。 第８図は本発明の要部である第１図の楽音合成
回路２５に含まれるノートブロツク１８の高調波
係数を同一周波数成分毎にまとめる部分１８₁を
示す。既述のように、ドローバー係数とタブレツ
ト高調波係数は加算器９４で加算される。一般に
ドローバーを13種をもつことは少ないので、タブ
レツト高調波次数に対応するドローバーがないタ
イミングにおいてゲート回路１０８は閉じる。該
ゲート回路１０８のタイミングをデコーダ１０９
で制御し、クロツクφ₃で動作する。デコータ１
０９は論理回路で容易に構成することができる。 加算器９４の出力はタブレツトおよびドローバ
ーの高調波係数の和をクロツクφ₃のタイムスロ
ツト毎に１倍音から16倍音まで13個のタイムスロ
ツトで繰り返す信号である。以下本発明の原理を
説明する。楽音波形は基本周波数（以下第１高調
波成分と称する）、第２高調波成分、第３高調波
成分、第４高調波成分、…の和として表わせるこ
とは一般によく知られており、低次の高調波成分
はその量が多く、楽音波形の決定に重要な成分で
あり、逆に高次の高調波成分はその量が少なく楽
音波形の決定に重要な成分ではない。そこで第１
〜第10、第12、第14、第16の13個の高調波成分に
より楽音波形を合成しようとするものである。こ
こで省略された第11、第13、第15の高調波成分は
各々その成分量を半分づつ隣次の高調波成分量に
加算すれば全体として高調波成分は減少しない。 いま約65.23HzのＣ音の周波数を₀とおく、C₆₅
（小文字は基本周波数）の楽音とC₁₃₁の楽音を比
較すると、C₆₅の第２高調波とC₁₃₁の第１高調波
とはその周波数が一致する。このようにＣ音の系
列（C₆₅、C₁₃₁、C₂₆₁、C₅₂₃、C₁₀₄₅、C₂₀₉₃）にお
いて示すと第１表のようになる。 The present invention simplifies the configuration by combining the harmonic coefficients of musical tones with different octaves and the same note for each same frequency component and multiplying them by the corresponding sine wave in a musical tone synthesis circuit that adds sine waves to synthesize a musical sound waveform. This is about electronic musical instruments that have become popular. In recent years, various electronic musical instruments using digital technology have been proposed. Compared to electronic musical instruments constructed using conventional analog technology, this instrument is superior in terms of arbitrariness in musical sound waveforms, envelope waveforms, and frequency control, and it also utilizes technologies such as time division multiplexing and integrated circuits that are suitable for digital technology. This has the advantage of simplifying the configuration and improving reliability. In such a digital electronic musical instrument, the on/off state of a key switch is detected in a time-division manner, an envelope is applied to this, and the on/off state of a tone switch such as a tablet or drawbar switch is detected in a time-division manner, and musical tones are then output. Obtain the waveform and input it into the musical tone synthesis circuit. The musical tone synthesis circuit reads out the sine waves corresponding to the notes of each octave of the musical sound waveform from the sine wave storage circuit and adds them. However, since the musical sound waveform has harmonic components relative to its fundamental frequency, a very large number of harmonic sequences are generated. must be processed, thus complicating the configuration of the musical tone synthesis circuit. On the other hand, the inventor of the present invention utilizes the fact that the same frequency components exist in the harmonic series of each note, adds together the harmonic coefficients of the same frequency components, and performs a conversion process to select, for example, a sine wave. It has been found that the harmonic series required for this can be reduced to about one-third. SUMMARY OF THE INVENTION An object of the present invention is to provide an electronic musical instrument with a simplified configuration of a tone synthesis circuit that synthesizes tone waveforms by adding sine waves. In order to achieve the above object, the electronic musical instrument of the present invention is an electronic musical instrument having a musical tone synthesis circuit that adds sine waves to synthesize a musical sound waveform. timbre selection means for selecting the timbre of the musical sound to be generated; harmonic coefficient storage means for storing harmonic coefficients that determine the timbre of the musical sound; and harmonics of the timbre selected by the timbre selection means. harmonic coefficient reading means for reading a coefficient from the harmonic coefficient storage means; first multiplication means for multiplying the harmonic coefficient from the harmonic coefficient reading means by an envelope from the envelope forming means; an accumulation means for accumulating multiplication values from the multiplication means corresponding to components of the same frequency among harmonic components of musical tones having different octaves and the same notes; A musical tone synthesis circuit is provided for each note name, comprising a sine wave generating means for generating a sine wave corresponding to the frequency, and a second multiplier for multiplying the sine wave from the sine wave generating means by the accumulated value of the accumulating means. It is characterized by the following. The present invention will be described in detail below with reference to examples. First, we will explain the outline of the overall configuration of an electronic musical instrument to which the present invention is applied, and then explain the main parts of the present invention, such as a musical tone synthesis circuit, a related front-stage key switch, an envelope generating circuit including a shift register, a tablet, a drawbar, etc. The details of the timbre detection circuit will be explained below. The electronic musical instrument of the present invention extracts the on state of all key switches as a time division multiplexed signal, calculates the envelope of each key using the time division multiplexed signal, and then calculates the envelope of each key.
A musical sound waveform is obtained by multiplying by a harmonic coefficient, collecting the multiplied values for the same frequency, multiplying by a sine wave, and adding them. FIG. 1 is an overall explanatory diagram showing the configuration of an electronic musical instrument to which the present invention is applied. In the figure, the on/off state of key switch 1 on the keyboard is sampled into shift register 2, and the on/off state of each key is time-division multiplexed (TDM).
It is given to the envelope generation circuit 3 as a signal. The circuit 3 calculates an envelope signal for each key, and provides it to the multiplication circuits 12 and 13 in a time-division manner.
On the other hand, the on/off states of the tablet switches 4 for tone selection are also sampled into the shift register 5 in the same way as the key switches, and the on states of each switch are time-divided, and the output of the harmonic coefficient memory 6 is adjusted according to each tablet switch 4. Select the gate. Only the selected harmonic coefficients are transferred to the coefficient shift register 7.
, and is applied to the multiplication circuit 12. Furthermore, the level state of one of the drawbar switches 8 for tone control is sampled and written to an analog shift register 9, converted into a digital signal by an AD converter 10, written to a coefficient shift register 11, and then transferred to a multiplier circuit 13. given to. After the harmonic coefficients and level coefficients are multiplied by the envelope signal in the multiplier circuits 12 and 13, the multiplied value is sent to the decoder 15 in order to adjust the timing so that the harmonic order of the tablet and the frequency of the drawbar's foot law match. are selected by the gate circuit 14 controlled by the above-mentioned method, and added by the adder 16. The time-division harmonic envelope (THE) coefficients obtained in this manner are applied to 12 note blocks 18C to 18B provided for each note in the tone synthesis circuit 25 surrounded by broken lines. Further, each note block 18 is supplied with a clock for each note from the scale clock generation circuit 17. Note block 1
8, the THE coefficient is temporarily stored in a random access memory (RAM) at an address specified according to the octave and harmonic order, and then the overtones for each same frequency are added and stored. The stored contents are time-divided and given to the multiplication circuit. On the other hand, the scale clock is frequency-divided by a harmonic frequency divider circuit, and in order to read out the sine wave of each harmonic, the frequency division value is selected, shifted, and converted into a time-division address signal. The sine wave memory is read out by the address signal and multiplied by the stored contents in the multiplication circuit. The multiplied value is in a time-divided state, and after being accumulated by an accumulator 19, it is converted into an analog signal by a D/A converter 20 and is provided to an audio device 21. FIG. 2 shows an embodiment circuit including the envelope generating circuit 3 shown in FIG. 1, the key switch 1 in the preceding stage, and the shift register 2. In the figure, the keyboard is composed of 61 key switches 31 ₁ to 31 ₆₁ , each having one end connected to a sampling shift register 32 . Clock φ ₁ of clock generator 33 shifts sampling shift register 32 serially. In addition, the frequency is divided by the frequency dividing circuit 34 and the clock _φ1 is 64
The on/off state of the key switch is written in the sampling shift register 32 with "H" level for on and "L" level for off by a sampling clock generated for each key switch. of the shift register 32
Although there is no key switch that corresponds to 3 of the 64 fixed inputs, 64 - 61 = 3, time slots corresponding to the key switches are provided, and one of these time slots is set to the sampling clock time slot. assign. In this way, the sampling shift register 32 outputs the on/off state of each key as a time division multiplexed (TDM) signal. First, a circuit for generating the first envelope waveform _E1 as shown in FIG. 3a will be explained. The envelope shift register 35 is composed of 64 stages and 8 bits, and is serially shifted by clock _φ1 . The envelope shift register 35 stores the envelope signal of the key switch, and is connected to the adder 36 or subtracter 37, gate circuits 38, 39, 40, and OR.
A loop is formed through the gate 41. The register 35 outputs the envelope of each key in 64 time divisions with a time slot width of _φ1 while being shifted by a shift clock of _φ1 . Envelope is 0~
The value of 255 is indicated with a binary code, and the value is determined by the comparator 42, and the envelope E ₁ is the maximum 255
When the value is 1, the M signal is output, when the value is 1 to 254, the S signal is output, and when the value is 0, the 0 signal is output. When the key switch 31 is newly turned on after all the key switches are in the off state, the envelope value _E1 is initially 0 and the output of the OR gate 43 is "H" level, and since it is not in the middle of decay, the AND gate is activated. 44 output is “L”
level. At the time slot of the key switch 31 which is turned on by the time division multiplexed signal, the output of the AND gate 45 becomes "H" level, opens the gate circuit 38, and the envelope value _E1 is transferred to the shift register 35, adder 36, gate circuit 38, The envelope of the attack part is calculated while circulating through the attack loop of the OR gate 41. envelope value
E ₁ is added by α ₁ for each loop, and approaches the maximum value of 255 as the loop is repeated. When the envelope value _E1 reaches 255, the output of the OR gate 43 becomes "L" level, and the output of the AND gate 45 also becomes "L" level, closing the gate circuit 38 and closing the attack loop. Also AND gate 49
The output of the OR gate 50 is also at the "H" level, opening the gate circuit 39, opening the loop of the shift register 35, the gate circuit 39, and the OR gate 41, and adding and subtracting the envelope value _E1. Repeat the cycle while holding the value of 255 without any trouble. Next, when the key switch 31 is turned off, the time division multiplexed signal of the time slot corresponding to the key switch becomes "L" level, and the AND
The output of gate 49 is “L” level, OR gate 5
0 output also becomes “L” level, and the gate circuit 39
Close. Further, the output of the OR gate 46 is at the "H" level, the output of the OR gate 56 is at the "H" level, and the output of the AND gate 47 is also at the "H" level, opening the gate circuit 40 and opening the shift register 3.
5, subtracter 37, gate circuit 40, OR gate 4
1 day key loop is opened. The envelope is subtracted by d ₁ for each loop, and as the circulation is repeated, the envelope value E ₁ approaches 0 while calculating the decay part envelope. When the envelope value _E1 reaches 0, the output of the OR gate 46 is at the "L" level, the AND gate 47 is at the "L" level, the gate circuit 40 is closed, and the decay loop is closed. Furthermore, the output of the AND gate 48 is at the "H" level, and the output of the OR gate 50 is at the "H" level, opening the gate circuit 39 and opening the same loop as when the envelope is 255, and the envelope value E ₁ is set to the value 0. Repeat the cycle while holding. The above is the normal on/off operation of the key switch 31, but other states of the key switch will be explained. If key switch 31 is turned off when calculating the attack envelope, i.e. when the attack loop is open, immediately
The output of AND gate 45 becomes "L" level,
The attack loop is closed and the output of the OR gate 56 becomes "H" level, the output of the AND gate 47 becomes "H" level, the decay loop is opened, and the calculation of the decay envelope is started. Also, if the key switch is turned on during decay envelope calculation, a high speed decay operation is performed. Decay shift register 53 is composed of 64 stages of 1 bit, and is shifted in synchronization with envelope shift register 35 at clock _φ1 . The time division multiplexed signal goes to the “1” level when the key switch is turned off.OR
The decay shift register 5 is sent through the gate 51 and the AND gate 52 only when the envelope is not 0.
Write the Decay signal to 3. The Decay signal is circulated through the shift register 53 and AND gate 52. In other words, the decay signal is a signal indicating that the envelope is in the decay state, and when the envelope becomes 0, the AND
Gate 52 is closed to eliminate the decay signal. In the case of high-speed decay, the key switch 31 is turned on when forming the decay envelope, so the output of the AND gate 54 is "H" level, and the OR gate 56,
The output of AND gate 47 remains at "H" level,
Due to the output of the AND gate 54, the output of the AND gate 43 is at "H" level, which closes the AND gate 45.
The Atatsu Group will not be opened. That is, the value of d ₁ is changed to d' ₁ by the decay control circuit 55 while the decay loop remains in place (d' ₁ >d ₁ ). Therefore, the decay speed increases, and when the envelope reaches 0 after decay ends early, the decay signal disappears, the OR gate 56 is closed, the decay loop is closed, the AND gate 44 is closed, the AND gate 45 is opened, and the attack loop is opened. Tsuku envelope calculation begins. As described above, the envelope of each part of attack and daylight is created.
E ₁ is calculated. The attack and decay speeds are set by the values of a and d. Next, a circuit for generating the second envelope waveform _E2 as shown in FIG. 3b will be explained. The envelope shift register 57 is composed of 64 words and 9 bits, and 1 bit among the 9 bits is used as a sign bit. The shift register 57 stores an envelope signal and shifts it at clock _φ1 . The key-on detection shift register 71, sound generation shift register 72, and high-speed decay shift register 73 each consist of 64 words and ₁ bit.
Shift in series. The time division multiplexed signal is delayed by one sampling clock interval _64φ1 in the shift register 71, and according to the logic condition of the AND gate 64, the AND gate 64 outputs only once every time the key switch 31 is turned on. It becomes “H” level. The output is
It is written into the shift register 72 via the OR gate 65 as a sound generation signal. The sound signal is circulated through an AND gate 69 and an OR gate 65. And when the envelope _E'2 value becomes 0, the comparator 6
The output of 3 closes the AND gate 69 and erases the signal. Further, the sound generation signal opens the AND gate 76. The sign bit of envelope _E2 is the 9th bit of the binary code, and becomes 1 when _E'2 is between 256 and 511. When the key switch is turned on without being turned on, the envelope E ₂ ' is initially 0, and the gate circuit 58 is opened and the envelope shift register 57, adder 61, gate circuit 58, OR gate 60, AND The attack loop of the gate 76 is opened, and the envelope E ₂ ' is added a ₂ each time the loop is looped once in the adder circuit 61.
0, a ₂ , 2a ₂ , 3a ₂ , 4a ₂ , 5a ₂ ,...
and is output via the exclusive OR circuit 70 as E ₂ ′=E ₂ . When the envelope E ₂ ' reaches 256, the sign bit becomes 1, and the envelope shift register 57, adder circuit 62, and gate circuit 5
9. The decay loop of OR gate 60 and AND gate 76 is opened, and the attack loop is closed.
The adder circuit 62 adds _d2 each time the decay loop completes one cycle. Then the envelope
E ₂ ' gradually increases from 256 and approaches 511. Exclusive
In the OR circuit 70, the envelope inverted at the sign bit (9th bit) of the envelope E2 _'
At this time, E ₂ decreases from 255 and gradually approaches 0. As mentioned above, Figures 3a and b show E ₁ and E ₂ obtained in this way, but when E ₂ ' is 511
When the envelope E ₂ becomes 0, the comparison circuit 63 closes the AND gate 69 and the sound generation signal is erased. This is an operation that accompanies normal key switch operation, but in addition to the above, even if the key switch is turned off during attack formation of the envelope waveform, the envelope continues calculation as it is. Also, if the key switch is turned on during decay formation, the sign bit is "1", so the AND gate 66 opens, and the OR gate 67 and
It is written into the shift register 73 via the AND gate 68 as a high speed decay signal. The signal is passed through a high-speed decay shift register 73 and an OR gate 6.
7. Cycle through AND gate 68. The signal is also given to the Decay control circuit 75,
d ₂ in the time slot of the signal is changed to d ₂ '. In this case, d ₂ ′>d ₂ . That is, by changing the value of d ₂ , the decay speed is increased and the decay is terminated earlier. When the envelope becomes 0, the output of the comparator 63 causes the AND gate 68 to
is closed and the fast decay signal is erased. Envelope E ₃ in Figure 3 is the result of combining E ₁ and E _{2 .}
This can be easily obtained by adding a synthesis circuit that calculates =E ₁ +E ₂ /2. Furthermore, various envelopes can be obtained from these envelope waveforms E ₁ , E ₂ , and E ₃ by appropriately setting the values of d ₁ , d ₂ , a ₁ , and a ₂ described above. FIG. 4 shows the addresses and storage contents of the harmonic coefficient memory 6 used in the timbre detection circuit consisting of the tablet switch 4, shift register 5, harmonic coefficient memory 6, coefficient shift register 7, and multiplication circuit 12 shown in FIG. It is an explanatory diagram. In other words, assuming that there are 8 tones, the basic tone (1st overtone) is divided into addresses 0-7, 2nd overtone at addresses 8-15, 3rd overtone at addresses 16-23, 4th overtone at addresses 24-31, and so on up to the 16th overtone. . However, as will be described later, there are no sections corresponding to 11th, 13th, and 15th overtones, and there are 13 sections, and harmonic coefficients are stored for each timbre within each section. FIG. 5 is a detailed illustration of an embodiment of the timbre detection circuit from the tablet switch 4 of FIG. 1 to the multiplication circuit 12, including the harmonic coefficient memory 6 of FIG. 4.
In the same figure, 128K from clock generator 81
The Hz clock φ ₂ is applied as a shift clock to sampling shift registers 86 ₁ to 86 ₃ (corresponding to 5 in FIG. 1) and serially shifts the shift registers. In addition, the sampling clock φ ₂ ' generated once every 8 clocks φ ₂ indicates the on/off state of the tablet switch 4, with "H" level when on and "L" level when off.
Level sampling shift register 86 ₁ to 8
6 Write in ₃ . The output of the shift register 81 is obtained as a time division multiplexed (TDM) signal indicating the on/off state of the tablet switch 4, and is sent to the gate circuit 8.
8 ₁ to 88 ₃ , the harmonic coefficient memory 8 described above
Outputs from 7 ₁ to 87 ₃ (corresponding to 6 in FIG. 1) are gate-selected. The memories 87 ₁ to 87 ₃ are addressed by the tablet code and overtone code from the octal counter 82 and the hexadecimal counter 83, respectively. FIG. 6 shows the harmonic coefficient memory 87 mentioned above.
6 from the 1st harmonic of the 8 consecutive tones of
For the example in which tablets 2 and 5 are turned on for the memory output up to the overtones shown in figure e, the clock φ ₂ , sampling clock φ ₂ ', TDM signal, and memory address times in figures a to d are respectively This shows the chart. That is, the contents of the memories 87 ₁ to 87 ₃ are gate-selected by the TDM signal in the gate circuits 88 ₁ to 88 ₃ , and
As shown in FIG. 3, the harmonics of tablets 2 and 5 are input to accumulators 89 ₁ to 89 ₃ . The accumulators 89 ₁ to 89 ₃ are accumulated for each harmonic by the clock φ ₂ as shown in FIG _. 90 ₁ ~ 90 ₃
and at the same time the accumulator 89 ₁
~ ₈₉₃ is reset. Next, clock _φ3
The comparator 84 compares the count value (976KHz) counted by the hexadecimal counter 85 and the overtone code, and when they match, inputs the coincidence signal to the selector gates 91 ₁ to 91 ₃ and reads the contents of the latch circuits 90 ₁ to 90 ₃ . Harmonic coefficient shift registers 92 ₁ to 92 ₃ (corresponding to 7 in Figure 1)
Select and input. Coefficient shift register 92 ₁ to 9
₂₃ is composed of 13 stages, each stage corresponding to each overtone, and the stored contents are shifted L by clock _φ3 and form a loop via selector gates ₉₁₁ to ₉₁₃ . The harmonic coefficients of the harmonic coefficient shift registers 92 ₁ to 92 ₃ are transferred to multiplication circuits 93 ₁ to 93 ₃ (1 in FIG.
2), where they are multiplied by various envelope waveforms E ₁ , E ₂ , and E _{3 ,} respectively, and then added in an adder circuit 94 . The output of the adder circuit at this stage is the envelope, harmonic coefficient, and multiplied value of each key. FIG. 7 is a detailed illustration of an embodiment of the timbre detection circuit comprising the drawbar switch 8, shift register 9, AD converter 10, coefficient shift register 11, and multiplication circuit 13 shown in FIG. In the figure, the volume of each bar of the drawbar switch 8 is taken out as an analog quantity signal from the variable position taps of resistors ₁₀₁₁ to ₁₀₁₁₃ connected between +V and ground ( _GND ), The clock is written to the analog shift register 102 by a clock with a period 13 times that of the sampling clock φ ₂ ' in Figure 6), and the shift clock
It is serially shifted by _ST (φ ₂ ′). The time division drawbar signal from the shift register 102 is converted into a digital code by an AD converter 103, and latched into a latch circuit 104 by a shift clock. The selector gate 105 and the drawbar coefficient shift register 106 are selected and shifted at the same timing as the selector gate 91 and the harmonic coefficient shift register 92. The drawbar coefficients form a loop with a shift register 106 and a selector gate 105. Further, the output of the shift register 106 is transmitted to a multiplier circuit 107.
is multiplied by the envelope waveform E _D. The output of the multiplication circuit 107 at this stage is a value obtained by multiplying the envelope of each key by the drawbar. The shift register 106 is composed of 13 stages, each stage corresponding to the level amount from the drawbar, and the stored contents are shifted by the clock φ ₃ and form a loop via the selector gate 105. In this way, the adder circuit 9
The output of adder 4 (corresponding to adder 16 in FIG. 1) clocks the sum of the tablet and drawbar coefficients ^.
It is repeated in 13 time slots from the 1st harmonic to the 16th harmonic for each time slot, and is supplied to the corresponding 13 note blocks, which are the characteristics of this next-stage electronic musical instrument. FIG. 8 shows a section ₁₈₁ in which the harmonic coefficients of the note block 18 included in the musical tone synthesis circuit 25 of FIG. 1, which is the main part of the present invention, are grouped into the same frequency components. As previously mentioned, the drawbar coefficients and tablet harmonic coefficients are added in adder 94. Generally, it is rare to have 13 types of drawbars, so the gate circuit 108 closes at the timing when there is no drawbar corresponding to the tablet harmonic order. The timing of the gate circuit 108 is determined by a decoder 109.
It is controlled by _φ3 clock. Decoder 1
09 can be easily configured with a logic circuit. The output of adder 94 is a signal that repeats the sum of the harmonic coefficients of the tablet and drawbar in 13 time slots from the 1st harmonic to the 16th harmonic every time slot of clock _φ3 . The principle of the present invention will be explained below. It is generally well known that a musical sound waveform can be expressed as the sum of a fundamental frequency (hereinafter referred to as the first harmonic component), a second harmonic component, a third harmonic component, a fourth harmonic component, etc. The next harmonic component has a large amount and is an important component in determining the tone waveform. Conversely, the higher harmonic component has a small amount and is not an important component in determining the tone waveform. Therefore, the first
This is an attempt to synthesize a musical sound waveform using 13 harmonic components: the 10th, 12th, 14th, and 16th harmonic components. For the 11th, 13th, and 15th harmonic components omitted here, if half of each component amount is added to the amount of the next harmonic component, the harmonic components as a whole will not decrease. Now let's set the frequency of the C sound at approximately 65.23Hz as ₀ , C ₆₅
(lowercase letters represent the fundamental frequency) When comparing the musical tone of C ₁₃₁ with the musical tone of C 131, the second harmonic of C ₆₅ and the first harmonic of C ₁₃₁ match in frequency. Table 1 shows the series of C sounds (C ₆₅ , C ₁₃₁ , C ₂₆₁ , C ₅₂₃ , C ₁₀₄₅ , C ₂₀₉₃ ).

【表】【table】

【表】 第１表において横列の同じ欄の倍音、たとえば
C₆₅の16倍音、O₁₃₁の８倍音、C₂₆₁の４倍音、C₅₂₃
の２倍音、C₁₀₄₅の１倍音は周波数が一致する。
このため、C₆₅からC₂₀₉₃のＣ音系列の楽音は₀か
ら192₀までの31個の周波数成分で表わすことが
できる。ただし、C₁₀₄₅の楽音は12倍音までC₂₀₉₃
の楽音は６倍音までである。なおここで192₀は
約12.6KHzとする。以上のことはＣ音系列に限ら
ずC#，Ｄ，D#，…，Ｂの各系列について同様
のことが言える。ノートブロツク１８Ｃ〜１８Ｂ
では同じノートの音の16倍音（第11、第13、第15
は除く）の高調波係数とそのオクターブにより振
り分け、同じ周波数毎に加算して31個の高調波列
を得る。これらの高調波列を前記高調波と区別す
るため以下スペクトラム列と称する。第８図の１
１１Ｃ〜１１１Ｂはアドレス31個を有するランダ
ムアクセスメモリ（RAM）である。各アドレス
は第１表に示すようなスペクトラム列に対応す
る。以下第９図ａのノートブロツクのタイムチヤ
ートを参照しつつ説明する。各タイムスロツト
１，２，３，…，６１は各々第１１図でクロツク
φ₁，φ₃の相互関係で表わされるクロツクφ₁のタ
イムスロツトをもつ。Ｃ音を例にして説明する
と、アドレス指定コントロール回路１１０はタイ
ムスロツト１，１３，２５，３７，４９，６１に
おいて書き込みパルスW_cを与え、同時にアドレ
ス信号ADR_cを第２表の順序で与え、スペクトラ
ム列を31アドレスRAM１１１Ｃに書き込む。各
タイムスロツト１，２，３，…，６１内に第１１
図に示すように各々13個のクロツクφ₃をもちア
ドレス信号はクロツクφ₃のタイムスロツトによ
り与えられる。[Table] Overtones in the same column in the horizontal row in Table 1, for example
16th harmonic of C ₆₅ , 8th harmonic of O ₁₃₁ , 4th harmonic of C ₂₆₁ , C ₅₂₃
The second harmonic of C 1045 and the first harmonic of C ₁₀₄₅ match in frequency.
Therefore, musical tones of the C tone series from _C65 to _C2093 can be represented by 31 frequency components from ₀ to ₁₉₂₀ . However, the musical tone of C ₁₀₄₅ is C ₂₀₉₃ up to the 12th overtone.
The musical tones are up to 6th overtone. Note that ₁₉₂₀ is approximately 12.6KHz here. The above can be said not only to the C note series but also to each of the C#, D, D#, . . . , B series. Note block 18C-18B
Now, the 16th harmonics (11th, 13th, 15th) of the same note.
) and its octave, and add them for each same frequency to obtain 31 harmonics. These harmonic sequences are hereinafter referred to as spectrum sequences to distinguish them from the harmonics described above. Figure 8 1
11C to 111B are random access memories (RAM) having 31 addresses. Each address corresponds to a spectrum column as shown in Table 1. This will be explained below with reference to the time chart of the note block shown in FIG. 9a. Each time slot ₁ , 2, _{3 ,} . Taking C sound as an example, the addressing control circuit 110 applies write pulses W _c in time slots 1, 13, 25, 37, 49, and 61, and simultaneously applies address signals ADR _c in the order shown in Table 2. Write the spectrum string to 31 address RAM 111C. In each time slot 1, 2, 3, ..., 61, the 11th
As shown in the figure, each clock has 13 clocks _φ3 , and the address signals are provided by the time slots of the clocks _φ3 .

【表】【table】

【表】 このようにして31アドレスRAM１１１Ｃに書
き込まれたスペクトラム列は読出し信号をタイム
スロツト２と３、１４と１５、２６と２７、３８
と３９、５０と５１、６２と６３においてクロツ
クφ₃によりアドレス１，２，３，４，５，…，
３１の順序でそれぞれ読み出され、加算回路１１
２Ｃを介しシフトレジスタ(A)１１３Ｃに書き込ま
れる。スペクトラム列は該シフトレジスタ(A)１１
３Ｃをクロツクφ₃でシフトし加算回路１１２Ｃ
を介して循環しながら加算回路１１２Ｃにおい
て、タイムスロツト１４と１５、２６と２７、３
８と３９、５０と５１、６２と６３で各スペクト
ラム列が加算される。換言すれば、第１表の横列
に示す成分が加算されることになる。Ｃ音系列で
全て加算されたスペクトラム列は64個のタイムス
ロツトのうち第６、第７のタイムスロツトにシフ
トレジスタ(A)１１３Ｃから転送ゲート１１４Ｃを
介しシフトレジスタ(B)１１５Ｃに転送される。転
送ゲート１１４Ｃは第９図ａに示すような転送信
号TR_Cにより開かれる。第９図ａの信号S₁は31ア
ドレスRAM１１１ＣへのタイムスロツトW_Cにお
ける書き込みパルスである。これに対し信号S₂は
シフトレジスタ(A)１１３ＣのタイムスロツトR_C
におけるシフトクロツクである。シフトレジスタ
(B)１１５Ｃは転送区間を除いて記憶内容は常に循
環し続ける。該循環ループは31φ₃の周期をもつ
ている。 以上はＣ音のノートブロツク１８Ｃの系列につ
いて説明したが、他のC#，Ｄ，D#，Ｅ，Ｆ，
…，Ｂ音のノートブロツク１８C#〜１８Ｂの系
列に関しても第９図のC#，Ｄ，D#，Ｅのグル
ープｂ，ｃ，ｄ，ｅに示すようにタイムスロツト
の位置が異なるだけで同じ機能動作を行なう。ア
ドレス指定コントロール回路１１０はクロツク
φ₃とオクターブコードを入力し、第２表に示す
アドレスおよび第９図ａ〜ｅに示す書き込み信号
W_C、読み出し信号R_C、シフトクロツクS₂等を発
生するものである。 第１０図は第１図の楽音合成回路２５に含まれ
る音階クロツク発生器１７の詳細説明図である。 同図において、発振器１２１からのマスタクロ
ツク2.1699MHzを分周器１２２に入れ、分周比
506、478、451、426、402、…、268で分周し、そ
れぞれＣ，C#，Ｄ，D#，Ｅ，…，Ｂ音の音階
クロツクを得る。これらの音階クロツクを位相同
期ループ（PLL）１２３Ｃ〜１２３Ｂに入れ周
波数を100逓倍することにより204.8₇を得る。こ
こでは₇はC₂₀₉₃〜B₃₉₅₁の音階周波数クロツクと
し、図に１例周波数を示す。 第１１図は前述のクロツクφ₃，φ₁と後述の第
１２図のクロツクφ₄，φ₅のタイミングを示した
ものである。クロツクφ₁はクロツクφ₃を13分の
１に分周したものであり、クロツクφ₄，φ₅はク
ロツクφ₃からプログラム選択して得られるパル
ス列であり、１周期のみを記している。 第１２図は第１図の楽音合成回路２５に含まれ
るノートブロツク１８の楽音合成部１８₂を示す。 第１０図の音階クロツク発生器１７の各位相同
期ループ１２３Ｃ〜１２３Ｂの出力204.8（ここ
では前述のように＝₇とする）を同図の複数の
周波数変換回路１３１〜１３５に共通入力する。
周波数変換回路１３１〜１３５はそれぞれ40/64、
60/64、50/64、35/64、45/64に周波数を変える回
路であり、レートマルチプライヤで構成される。
すなわち該回路へ入力204.8₇はそれぞれ128₇、
192₇、160₇、112₇、144₇として高調波カウン
タ１３６，１３７，１３８，１３９，１４０に与
えられ、該カウンタを計数する。それぞれビツト
数は12、11、10、９、９である。 クロツク発生器１４３，１４４は第１１図に示
したタイミングでクロツクφ₄，φ₅を出力する。
クロツクφ₅はデコーダ１４２において復号され
マルチプレクサ１４１に入れ、マルチプレクサ１
４１に入入力される前記高調波カウンタ１３６〜
１４０の計数値のうちの１組を選択し、アドレス
シフトレジスタ１４５に与える。該アドレスシフ
トレジスタ１４５はクロツクφ₅によつて計数値
が書き込まれ、クロツクφ₅の間にクロツクφ₄に
より右シフトされる。該アドレスシフトレジスタ
１４５の佐端入力は接地され“０”である。まず
最初に高調波カウンタ１３６の計数値12ビツトが
アドレスシフトレジスタ１４５に書き込まれ、上
位９ビツトが512ワードで記憶される正弦波記憶
回路１４６へのアドレスコードとなる。Ｃ音系列
を例にとると、上位９ビツトは₀のアドレスコー
ドであり、次にクロツクφ₄によりアドレスシフ
トレジスタ１４５が右へ１ビツトシフトすると
2₀のアドレスコードとなる。次に右へ１ビツト
シフトすると4₀のアドレスコードとなる。同様
にして8₀、16₀、32₀、64₀、128₀のアドレス
コードが９ビツトで出力する。次にクロツクφ₅
により高調波カウンタ１３７の計数値が該アドレ
スシフトレジスタ１４５に書き込まれ、前記と同
様にして3₀、6₀、12₀、24₀、48₀、96₀、
192₀の順にアドレスコードを出力する。以下同
様にして5₀、10₀、20₀、40₀、80₀、160₀、
7₀、14₀、28₀、56₀、112₀および9₀、18₀
、
36₀、72₀、144₀の順にアドレスコードを出力
する。この順序は第８図のシフトレジスタ(B)１１
５Ｃ〜１１５Ｂから乗算回路１４７へ与えられる
スペクトラム列の倍音列と一致する。該アドレス
コードにより読み出された正弦波情報は乗算回路
１４７でスペクトラム列と乗算される。この段階
では各倍音、2₀、3₀、…、192₀毎にクロツ
クφ₁で時分割されており、次にアキユームレー
タ１４８（第１図の１９に相当）により31タイム
スロツト分づつ累算される。累算結果はラツチ回
路１４９に保持されデジタルアナログ変換器
（DAC）１５０（第１図の２０に相当）でアナロ
グ信号化される。各ノート毎のアナログ信号は音
響装置２１において楽音として発音される。 以上説明したように、本発明によれば、正弦波
を加算して楽音波形を合成する電子楽器におい
て、オクターブが異なりノートが同一な楽音の高
調波係数を同一周波数成分毎に加算してまとめ、
一方該周波数成分毎に各高調波に対応する正弦波
を発生して正弦波記憶回路に記憶させた後、加算
された高調波係数をタイミングを合せて記憶回路
より読出した対応する正弦波振幅値と乗算するこ
とにより、楽音合成部を簡単化することができ
る。すなわち本発明の場合高調波係数を同一周波
数成分毎にまとめて整列させることにより、90程
度必要なスペクトラム列を前述のように31のスペ
クトラム列に減少することができる。従つてこれ
に対応する楽音合成部の構成を格段に簡単化する
ことができる。また楽音合成部においては複数の
高調波カウンタと正弦波記憶回路に前置するアド
レスシフトレジスタの利用によりさらに構成を簡
単化することができるものである。 本発明の電子楽器の場合、たとえば鍵スイツチ
とともにタブレツト、ドローバー等音色スイツチ
の全部が時分割多重化信号で動作し、後段の楽音
合成回路に亘つて処理が行なわれるから余り大規
模の電子楽器では不適であるが、小規模の電子楽
器には有利に適用される。[Table] The spectrum string written in the 31-address RAM 111C in this way sends read signals to time slots 2 and 3, 14 and 15, 26 and 27, and 38.
and 39, 50 and 51, 62 and 63, address 1, 2, 3, 4, 5,..., by clock φ ₃ .
31, respectively, and the adder circuit 11
It is written to the shift register (A) 113C via 2C. The spectrum column is the shift register (A) 11
3C is shifted by clock _φ3 and the adder circuit 112C
In the adder circuit 112C, the time slots 14 and 15, 26 and 27, 3
Each spectrum string is added at 8 and 39, 50 and 51, and 62 and 63. In other words, the components shown in the horizontal rows of Table 1 are added. The spectrum strings that have been added together in the C tone sequence are transferred from the shift register (A) 113C to the shift register (B) 115C via the transfer gate 114C in the sixth and seventh time slots of the 64 time slots. The transfer gate 114C is opened by a transfer signal _TRC as shown in FIG. 9a. Signal _S1 in FIG. 9a is a write pulse at time slot W _C to 31 address RAM 111C. On the other hand, the signal _S2 is the time slot R _C of the shift register (A) 113C.
This is the shift clock. shift register
(B) The storage contents of 115C continue to circulate at all times except during the transfer period. The circulation loop has a period of _31φ3 . Above, we have explained the series of C note block 18C, but other C#, D, D#, E, F,
..., the series of note blocks 18C# to 18B of note B have the same function and operation as shown in groups b, c, d, and e of C#, D, D#, and E in Fig. 9, except that the time slot positions are different. Do this. The addressing control circuit 110 inputs the clock _φ3 and the octave code, and receives the addresses shown in Table 2 and the write signals shown in FIGS. 9a to 9e.
It generates W _C , read signal R _C , shift clock S _{2 ,} etc. FIG. 10 is a detailed explanatory diagram of the scale clock generator 17 included in the musical tone synthesis circuit 25 of FIG. In the same figure, a master clock of 2.1699MHz from an oscillator 121 is input to a frequency divider 122, and the frequency division ratio is
The frequency is divided by 506, 478, 451, 426, 402, ..., 268 to obtain scale clocks of C, C#, D, D#, E, ..., B notes, respectively. By putting these scale clocks into phase locked loops (PLL) 123C and 123B and multiplying the frequency by 100, _204.87 is obtained. Here, ₇ is a scale frequency clock of C ₂₀₉₃ to B ₃₉₅₁ , and an example frequency is shown in the figure. FIG. 11 shows the timing of the aforementioned clocks φ ₃ and φ ₁ and the clocks φ ₄ and φ ₅ of FIG. 12, which will be described later. Clock φ ₁ is the frequency of clock φ ₃ divided by 1/13, and clocks φ ₄ and φ ₅ are pulse trains obtained by program selection from clock φ ₃ , and only one cycle is shown. FIG. 12 shows the tone synthesis section ₁₈₂ of the note block 18 included in the tone synthesis circuit 25 of FIG. The outputs 204.8 (here, = ₇ as described above) of the phase locked loops 123C to 123B of the scale clock generator 17 in FIG. 10 are commonly input to a plurality of frequency conversion circuits 131 to 135 in the same figure.
Frequency conversion circuits 131 to 135 are respectively 40/64,
This is a circuit that changes the frequency to 60/64, 50/64, 35/64, and 45/64, and consists of a rate multiplier.
In other words, the inputs 204.8 ₇ to the circuit are 128 ₇ and
192 ₇ , 160 ₇ , 112 ₇ , 144 ₇ are applied to harmonic counters 136, 137, 138, 139, 140 for counting. The number of bits is 12, 11, 10, 9, and 9, respectively. Clock generators 143 and 144 output clocks φ ₄ and φ ₅ at the timing shown in FIG.
The clock φ ₅ is decoded by the decoder 142 and inputted to the multiplexer 141.
The harmonic counters 136 to 41 input to the harmonic counters 136-
One set of the 140 count values is selected and applied to the address shift register 145. A count value is written into the address shift register 145 by the clock _φ5 , and is shifted to the right by the clock _φ4 during the clock _φ5 . The Send input of the address shift register 145 is grounded and is "0". First, the 12-bit count value of the harmonic counter 136 is written into the address shift register 145, and the upper 9 bits become an address code to the sine wave storage circuit 146, which is stored in 512 words. Taking the C tone series as an example, the upper 9 bits are an address code of ₀ , and then when the address shift register 145 is shifted one bit to the right by clock _φ4 ,
The address code will be 2 ₀ . Next, shift one bit to the right and you will get an address code of ₄₀ . Similarly, address codes of ₈₀ , ₁₆₀ , ₃₂₀ , ₆₄₀ , and ₁₂₈₀ are output in 9 bits. Next, clock _φ5
The count value of the harmonic counter 137 is written to the address shift register 145, and in the same way as above, 3 ₀ , 6 ₀ , 12 ₀ , 24 ₀ , 48 ₀ , 96 ₀ ,
Outputs address codes in the order of 192 ₀ . Similarly, 5 ₀ , 10 ₀ , 20 ₀ , 40 ₀ , 80 ₀ , 160 ₀ ,
₇₀ , ₁₄₀ , ₂₈₀ , ₅₆₀ , ₁₁₂₀ and ₉₀ , ₁₈₀
,
Outputs address codes in the order of 36 ₀ , 72 ₀ , 144 ₀ . This order is shown in shift register (B) 11 in Figure 8.
This matches the overtone series of the spectrum series given to the multiplication circuit 147 from 5C to 115B. The sine wave information read out using the address code is multiplied by a spectrum string in a multiplier circuit 147. At this stage, each overtone, 2 ₀ , 3 ₀ , ..., 192 ₀ , is time-divided by the clock φ ₁ , and then the accumulator 148 (corresponding to 19 in Figure 1) accumulates each harmonic for 31 time slots. calculated. The cumulative result is held in a latch circuit 149 and converted into an analog signal by a digital-to-analog converter (DAC) 150 (corresponding to 20 in FIG. 1). The analog signal for each note is produced as a musical tone by the acoustic device 21. As explained above, according to the present invention, in an electronic musical instrument that synthesizes a musical sound waveform by adding sine waves, the harmonic coefficients of musical tones with different octaves and the same note are added for each same frequency component and summarized.
On the other hand, after generating a sine wave corresponding to each harmonic for each frequency component and storing it in a sine wave storage circuit, the added harmonic coefficient is read out from the storage circuit at the same timing as the corresponding sine wave amplitude value. By multiplying by , the musical tone synthesis section can be simplified. That is, in the case of the present invention, by arranging the harmonic coefficients for each same frequency component, the required 90 or so spectrum strings can be reduced to 31 spectrum strings as described above. Therefore, the configuration of the corresponding musical tone synthesis section can be greatly simplified. Furthermore, the structure of the musical tone synthesis section can be further simplified by using a plurality of harmonic counters and an address shift register provided in front of the sine wave storage circuit. In the case of the electronic musical instrument of the present invention, for example, the key switch, tablet, drawbar, and other timbre switches all operate on time-division multiplexed signals, and the processing is performed in the subsequent musical tone synthesis circuit, so it is not suitable for large-scale electronic musical instruments. Although not suitable, it can be advantageously applied to small-scale electronic musical instruments.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明を適用する電子楽器の構成を示
す説明図、第２図〜第７図は第１図の各構成のう
ち本発明の要部に関連する回路の詳細説明図、第
８図と第１０図と第１２図は本発明の要部の実施
例の構成を示す説明図、第９図は第８図の動作説
明図、第１１図は本発明の実施例に用いるクロツ
クのタイミングチヤートであり、図中、１は鍵ス
イツチ、２はシフトレジスタ、３はエンベロープ
発生回路、４はタブレツトスイツチ、５，９はシ
フトレジスタ、６は高調波係数メモリ、７，１１
は係数シフトレジスタ、８はドローバースイツ
チ、１０はAD変換器、１２，１３は乗算回路、
１４はゲート、１５はデコーダ、１６は加算器、
１７は音階クロツク発生器、１８Ｃ，１８C#，
…，１８Ｂはノートブロツク、１９Ｃ，１９
C#，…，１９Ｂはアキユームレータ、２０Ｃ，
２０C#，…，２０ＢはＤ／Ａ変換器、２１は音
響装置、２５は楽音合成回路、１１０はアドレス
指定コントロール回路、１１１Ｃ，１１１C#，
…，１１１Ｂは31アドレスRAM、１１２Ｃ，１
１２C#，…，１１２Ｂは加算回路、１１３Ｃ，
１１３C#，…，１１３Ｂはシフトレジスタ(A)、
１１４Ｃ，１１４C#，…，１１４Ｂは転送ゲー
ト、１１５Ｃ，１１５C#，…，１１５Ｂはシフ
トレジスタ(B)、１２１は発振器、１２２は周器、
１２３Ｂ，１２３A#，…，１２３Ｃは位相同期
ループ、１３１〜１３５は周波数変換回路、１３
６〜１４０は高調波カウンタ、１４１はマルチプ
レクサ、１４２はデコーダ、１４３，１４４はク
ロツク発生器、１４５はアドレスシフトレジス
タ、１４６は正弦波記憶回路、１４７は乗算回
路、１４８はアキユームレータ、１４９はラツチ
回路、１５０はＤ／Ａ変換器を示す。 FIG. 1 is an explanatory diagram showing the configuration of an electronic musical instrument to which the present invention is applied, FIGS. 10 and 12 are explanatory diagrams showing the configuration of an embodiment of the main part of the present invention, FIG. 9 is an explanatory diagram of the operation of FIG. 8, and FIG. 11 is an illustration of the clock used in the embodiment of the present invention. This is a timing chart, in which 1 is a key switch, 2 is a shift register, 3 is an envelope generation circuit, 4 is a tablet switch, 5 and 9 are shift registers, 6 is a harmonic coefficient memory, 7 and 11
is a coefficient shift register, 8 is a drawbar switch, 10 is an AD converter, 12 and 13 are multiplication circuits,
14 is a gate, 15 is a decoder, 16 is an adder,
17 is a scale clock generator, 18C, 18C#,
..., 18B is a notebook block, 19C, 19
C#,..., 19B is an accumulator, 20C,
20C#,..., 20B are D/A converters, 21 is an audio device, 25 is a musical tone synthesis circuit, 110 is an addressing control circuit, 111C, 111C#,
..., 111B is 31 address RAM, 112C, 1
12C#,..., 112B are adder circuits, 113C,
113C#,..., 113B are shift registers (A),
114C, 114C#,..., 114B are transfer gates, 115C, 115C#,..., 115B are shift registers (B), 121 is an oscillator, 122 is a frequency generator,
123B, 123A#,..., 123C are phase locked loops, 131 to 135 are frequency conversion circuits, 13
6 to 140 are harmonic counters, 141 is a multiplexer, 142 is a decoder, 143 and 144 are clock generators, 145 is an address shift register, 146 is a sine wave storage circuit, 147 is a multiplication circuit, 148 is an accumulator, and 149 is a A latch circuit, 150 indicates a D/A converter.

Claims (1)

【特許請求の範囲】[Claims] １ 正弦波を加算して楽音波形を合成する楽音合
成回路を有する電子楽器において、押鍵に対応し
て発生される楽音のエンベロープを形成するエン
ベロープ形成手段と、発生される楽音の音色を選
択する音色選択手段と、楽音の音色を決定する高
調波係数を記憶する高調波係数記憶手段と、前記
音色選択手段によつて選択された音色の高調波係
数を前記高調波係数記憶手段より読出す高調波係
数読出し手段と、前記高調波係数読出し手段から
の高調波係数に前記エンベロープ形成手段からの
エンベロープを乗算する第１の乗算手段と、発音
されるべき音でオクターブが異なりノートが同一
の関係にある楽音の各高調波成分のうち同一周波
数の成分に対応する前記乗算手段からの乗算値を
累算する累算手段と、前記各高調波成分の周波数
に対応する正弦波を発生する正弦波発生手段と、
前記正弦波発生手段からの正弦波と前記累算手段
の累算値を乗算する第２の乗算手段より成る楽音
合成回路を各音名毎に具えたことを特徴とする電
子楽器。1. In an electronic musical instrument having a musical tone synthesis circuit that synthesizes a musical sound waveform by adding sine waves, an envelope forming means that forms an envelope of a musical tone generated in response to a key press and a timbre of the generated musical tone are selected. timbre selection means; harmonic coefficient storage means for storing harmonic coefficients that determine the timbre of musical sounds; and harmonic coefficient storage means for reading harmonic coefficients of the timbre selected by the timbre selection means from the harmonic coefficient storage means. wave coefficient reading means; first multiplication means for multiplying the harmonic coefficient from the harmonic coefficient reading means by the envelope from the envelope forming means; an accumulation means for accumulating multiplication values from the multiplication means corresponding to components of the same frequency among harmonic components of a certain musical tone; and a sine wave generator for generating a sine wave corresponding to the frequency of each harmonic component. means and
An electronic musical instrument comprising a musical tone synthesis circuit for each note name, comprising a second multiplier for multiplying the sine wave from the sine wave generator by the accumulated value of the accumulator.