JPS6333814B2 - - Google Patents
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- JPS6333814B2 JPS6333814B2 JP18627981A JP18627981A JPS6333814B2 JP S6333814 B2 JPS6333814 B2 JP S6333814B2 JP 18627981 A JP18627981 A JP 18627981A JP 18627981 A JP18627981 A JP 18627981A JP S6333814 B2 JPS6333814 B2 JP S6333814B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1676—Time-division multiplex with pulse-position, pulse-interval, or pulse-width modulation
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明は、複数のデータを時分割多重伝送する
装置に関し、伝送部が断線等により通信不能状態
になつた場合に受信部に具備するデータ保護回路
により受信クロツクパルスが再生されていないこ
とを検出した後ホールドパルスを停止させ、断線
直前の状態を半永久的に保持させておき、伝送部
が復旧しても受信部が同期を確立するまで断線直
前の状態を保持させておいたり、あるいは、停止
状態に保持させておき、同期確立後は迅やかに正
常動作に戻すことにより、通信不能状態において
受信部が異常動作することを防止するようにした
装置を提供することを目的とする。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a device that time-division multiplex transmits multiple pieces of data, and in the event that the transmission section becomes unable to communicate due to disconnection, etc., the reception clock pulse is regenerated by a data protection circuit provided in the reception section. After detecting that the wire is not being disconnected, the hold pulse is stopped and the state immediately before the disconnection is maintained semi-permanently.Even if the transmitting section is restored, the state immediately before the disconnection is maintained until the receiving section establishes synchronization. To provide a device that prevents a receiving section from operating abnormally in a communication-disabled state by keeping it in a stopped state or by keeping it in a stopped state and quickly returning it to normal operation after synchronization is established. With the goal.
複数のデータを多重伝送する場合、それぞれの
データを非同期サンプリングした後並列・直列変
換器による時分割多重する方式が用いられるが、
そのブロツクを第1図に示して説明する。 When multiplexing multiple data, a method is used in which each data is asynchronously sampled and then time-division multiplexed using a parallel/serial converter.
The block is shown in FIG. 1 and will be explained.
第1図において、Aは送信部、Bは伝送部、C
は受信部である。送信部Aは、複数のデータD1
〜Dnを入力して時分割多重する並列・直列変換
器2と、内部に発振回路を有しクロツクパルスa
とサンプリングパルスbとフレームパルスcを発
生する送信タイミング作成器1よりなる。伝送部
Bは、同軸ケーブルまたは光フアイバケーブルで
構成されるが、光フアイバケーブルを用いる場合
には送信部Aの出力端に電気信号・光信号変換器
(E/O)が、受信部Cの入力端に光信号・電気
信号変換器(O/E)が必要である。受信部C
は、伝送データdを入力し、受信クロツクパルス
fを抽出する例えばPLL(Phase Locked Loop)
で構成されるクロツク抽出回路4と、伝送データ
dと受信クロツクパルスfを入力して受信クロツ
クの立ち上りのタイミングにおいて伝送データd
をサンプリングした後順次シフトする直列・並列
変換器5の1番目の出力(Q1)と(n+1)番
目の出力(Qo+1)と受信クロツクパルスfを入
力してフレームパルスgを検出し、同期を確立し
た後ホールドパルスg′を発生する受信タイミング
作成器6と、直列・並列変換器5の出力(Q2〜
Qo+1)とホールドパルスg′を入力して、ホールド
パルスg′の立ち上りのタイミングにおいて直列・
並列変換器5の出力(Q2〜Qo+1)を保持してデ
ータD1′〜Dn′とフレームパルスC′を出力するホー
ルド回路8よりなる。 In Fig. 1, A is a transmitter, B is a transmitter, and C is a transmitter.
is the receiving section. The transmitter A transmits a plurality of data D 1
A parallel/serial converter 2 that inputs ~Dn and performs time division multiplexing, and an internal oscillation circuit that generates a clock pulse a.
A transmission timing generator 1 generates a sampling pulse b and a frame pulse c. The transmission section B is composed of a coaxial cable or an optical fiber cable, but if an optical fiber cable is used, an electrical signal/optical signal converter (E/O) is installed at the output end of the transmission section A, and an electrical signal/optical signal converter (E/O) is installed at the output end of the transmission section A. An optical signal/electrical signal converter (O/E) is required at the input end. Receiving section C
For example, a PLL (Phase Locked Loop) inputs the transmission data d and extracts the received clock pulse f.
A clock extraction circuit 4 consisting of a
After sampling, the first output (Q 1 ) and the (n+1)th output (Q o+1 ) of the serial/parallel converter 5, which are sequentially shifted, and the received clock pulse f are inputted, and a frame pulse g is detected. After establishing synchronization, the reception timing generator 6 generates a hold pulse g′ and the output of the serial/parallel converter 5 (Q 2 ~
Q o+1 ) and hold pulse g′ are input, and at the timing of the rise of hold pulse g′, the series
It consists of a hold circuit 8 which holds the outputs (Q 2 -Q o+1 ) of the parallel converter 5 and outputs data D 1 ' - Dn' and a frame pulse C'.
次に、データDiが7個入力された場合を仮定
して動作を説明する。並列・直列変換器2に第2
図のデータD−1〜D〜7が入力されるとサンプ
リングパルスbによつて非同期サンプリングされ
る。x点を時間軸上に拡大すると第3図の様にな
る。サンプリングパルスbの立ち上りのタイミン
グにおいてフレームパルスc、データD−1〜D
−7の状態を保持させておき、クロツクパルスの
タイミングで順次読み出して直列信号に変換して
伝送データdとして伝送部Bを介して受信部Cに
送られる。受信部Cにおいて伝送データdはクロ
ツク抽出回路4に入力され、第4図に示す受信ク
ロツクパルスfを再生する。また、伝送データd
は直列・並列変換器5に入力され、受信クロツク
パルスによつてサンプリングされた後順次シフト
され出力Q1〜Q9を得る。受信タイミング作成器
6は直列・並列変換器5の出力Q1とQ9および受
信クロツクパルスfを入力してホールドパルス
g′を作る。ホールド回路8に直列・並列変換器5
の出力Q2〜Q9とホールドパルスg′を入力すると、
ホールドパルスg′の立ち上りのタイミングでそれ
ぞれQ2〜Q9が保持され、フレームパルスf′とデー
タD−1′〜D〜7′が再生される。 Next, the operation will be described assuming that seven pieces of data Di are input. Parallel/serial converter 2 has a second
When data D-1 to D-7 in the figure are input, they are asynchronously sampled by sampling pulse b. When the x point is expanded on the time axis, it becomes as shown in Fig. 3. At the rising timing of sampling pulse b, frame pulse c, data D-1 to D
-7 state is maintained, read out sequentially at the timing of clock pulses, converted into a serial signal, and sent to the receiving section C via the transmitting section B as transmission data d. In the receiving section C, the transmission data d is input to the clock extraction circuit 4, which reproduces the receiving clock pulse f shown in FIG. Also, transmission data d
are input to the serial-to-parallel converter 5, sampled by the received clock pulse, and sequentially shifted to obtain outputs Q1 to Q9 . The reception timing generator 6 inputs the outputs Q 1 and Q 9 of the serial/parallel converter 5 and the reception clock pulse f and generates a hold pulse.
Make g′. Serial/parallel converter 5 in hold circuit 8
When inputting the outputs Q 2 to Q 9 and the hold pulse g′,
Q 2 to Q 9 are held at the rising timing of hold pulse g', and frame pulse f' and data D-1' to D-7' are reproduced.
いま、伝送部Bが断線した場合、第5図に示す
様に伝送データeはy1点より以後論理Oとなり、
最終(y2点)のホールドパルスg′の立ち上りのタ
イミングでQ2〜Q8をサンプリンし、その出力デ
ータDi(D1〜D7)は論理Oとなる。したがつて送
信部Aにおいては、伝送データeを送り続けてい
るにもかかわらず受信部CのデータDiは異なつ
た内容を示すことになる。例えば、動力機構を制
御する目的に用いられる場合、このような異常動
作によつて、機器や破損や人命に危険を及ぼすと
いう問題がある。 Now, if the transmission section B is disconnected, the transmission data e becomes logic O from point y1 onwards, as shown in Fig. 5.
Q 2 to Q 8 are sampled at the rising timing of the final (y 2 points) hold pulse g', and the output data Di (D 1 to D 7 ) becomes logic O. Therefore, although the transmitting section A continues to send the transmission data e, the data Di of the receiving section C shows different contents. For example, when used for the purpose of controlling a power mechanism, there is a problem that such abnormal operation may cause damage to equipment or endanger human life.
そこで、本発明は、かかる従来の不都合を解消
することのできるデータ伝送装置を提供すること
を目的とするものである。 Therefore, an object of the present invention is to provide a data transmission device that can eliminate such conventional disadvantages.
以下、その一実施例について図面を参照しつつ
説明する。 An embodiment thereof will be described below with reference to the drawings.
第6図に示す様に、内部に発振回路を備えクロ
ツクパルスa、サンプリングパルスb、フレーム
パルスcを発生する送信タイミング作成器1と、
フレームパルスcと複数のデータD−1〜D〜n
を入力しサンプリングパルスbとクロツクパルス
aによりデータD−1〜D〜7を時分割多重して
直列信号dとする並列・直列変換器2と、直列信
号dとクロツクパルスaを入力して直列信号dが
論理1または論理0の期間を所定のパルスコード
に変調して伝送データeとするパルス幅変調回路
3よりなる送信部A、同軸ケーブルまたは光フア
イバケーブルで構成される伝送部B、伝送部Bを
介して送信部Aと接続され、伝送データeを入力
しその立ち上りを検出して受信クロツクfを抽出
するクロツク抽出回路4と、伝送データeと受信
クロツクパルスfを入力し、受信クロツクパルス
fの立ち上りのタイミングで伝送データeをサン
プリングした後順次シフトする直列・並列変換器
5と、直列・並列変換器5の出力Q1とQo+1およ
び受信クロツクパルスfを入力してフレームパル
スgを検出し、同期を確立した後ホールドパルス
g′を発生する受信タイミング作成器6と、受信ク
ロツクパルスfとホールドパルスg′を入力して受
信クロツクパルスfが所定の間隔で連続している
か否かを判断してホールドパルスhを出力または
停止させるデータ保護回路7と、直列・並列変換
器5の出力Q2〜Qo+1とホールドパルスhを入力
してホールドパルスhの立ち上りのタイミングで
入力Q2〜Qo+1を保持してフレームタイミングパ
ルスc′とデータD−1′〜D〜7′を再生するホー
ルド回路8よりなる受信部Cにより構成される。 As shown in FIG. 6, a transmission timing generator 1 has an oscillation circuit inside and generates a clock pulse a, a sampling pulse b, and a frame pulse c;
Frame pulse c and multiple data D-1 to D to n
A parallel/serial converter 2 inputs the data D-1 to D-7 by time division multiplexing using a sampling pulse b and a clock pulse a to generate a serial signal d, and inputs a serial signal d and a clock pulse a to generate a serial signal d. Transmission section A consisting of a pulse width modulation circuit 3 that modulates a period in which is logic 1 or logic 0 into a predetermined pulse code as transmission data e; transmission section B consisting of a coaxial cable or optical fiber cable; A clock extraction circuit 4 is connected to the transmitter A through a clock extracting circuit 4, which inputs transmission data e, detects the rising edge of the clock, and extracts the reception clock f; After sampling the transmission data e at the timing of , hold pulse after establishing synchronization
A reception timing generator 6 that generates a clock pulse f and a hold pulse g' is inputted to a reception timing generator 6 that generates a reception clock pulse f and a hold pulse g', and determines whether or not the reception clock pulse f is continuous at a predetermined interval, and outputs or stops a hold pulse h. The data protection circuit 7, the outputs Q 2 to Q o+1 of the serial/parallel converter 5, and the hold pulse h are input, and the inputs Q 2 to Q o+1 are held at the timing of the rise of the hold pulse h to create a frame. It is constituted by a receiving section C consisting of a hold circuit 8 which reproduces timing pulse c' and data D-1' to D-7'.
以下、データDiが7個入力された場合を仮定
して動作を説明する。 The operation will be described below assuming that seven pieces of data Di are input.
本装置において、パルス幅変調回路3は第7図
に示す回路で構成することができる。第7図にお
いて分周器31にクロツクパルスaを入力すると
第8図に示すa−1,a−2がその出力に得られ
る。a−1とa−2をそれぞれ論理和素子33と
論理積素子34に入力すると論理和素子33の出
力にa−3が、論理積素子34の出力にa−4が
得られる。a−3は3・T1の期間が論理1で、
1・T1の期間が論理0とする。また、a−4は
1・T1の期間が論理1で、3・T1の期間が論理
0とする。直列信号dとa−3を論理積素子34
に入力すると、直列信号が論理1の期間にのみa
−3がその出力が得られe−1となる。また、直
列信号dを否定素子32に入力すると反転信号d
−1が得られ、反転信号d−1とa−4を論理積
素子34に入力すると、直列信号dが論理0の期
間にa−4がその出力に得られる。次に、a−3
とa−4を論理和素子33に入力すると、直列信
号dが論理1の期間にa−3が、直列信号dが論
理0の期間にa−4がそう入された伝送データe
が得られる。伝送データeは同軸ケーブル、また
は光フアイバケーブルを介して受信部Cと接続さ
れる。受信部Cにおいて、伝送データeはクロツ
ク抽出回路4に入力される。クロツク抽出回路4
は第9図に示すようにモノステーブル・マルチバ
イブレータで構成することができる。第9図にお
いてモノステーブル・マルチバイブレータに伝送
データeを入力すると、第10図に示すように伝
送データeの立ち上りの変化点を検出して2・
T1の期間だけ動作するので、受信クロツクパル
スfを得ることができる。伝送データeと受信ク
ロツクパルスfを直列・並列変換器5に入力する
と、第11図に示す様に、受信クロツクパルスf
の立ち上りのタイミングで伝送データeをサンプ
リングした後順次シフトして出力Q1〜Q9を得る。
出力Q1〜Q9および受信クロツクパルスfを受信
タイミング作成器6に入力すると、ホールドパル
スg′が得られる。次に、ホールドパルスg′と受信
クロツクパルスfをデータ保護回路7に入力す
る。データ保護回路7は第12図に示すような回
路で構成することができる。モノステーブル・マ
ルチバイブレータ71に受信クロツクパルスfを
入力すると、受信クロツクfの立ち上りを検出し
た後6.T1の期間動作するが、動作中に次の立ち上
りが入力されると再トリガされるように動作す
る。したがつて、受信クロツクパルスfが連続し
ている場合には出力f−1は常に論理1の状態で
ある。第13図に示す様にy1において伝送部が断
線等によつて伝送データeが受信部Cに入力され
なくなると、受信クロツクパルスfも得られなく
なる。モノステーブル・マルチバイブレータ71
の動作期間を6・T1に設定しているので受信ク
ロツクパルスの最後の立ち上りを検出した後6・
T1経て論理0になる。f−1をモノステーブ
ル・マルチバイブレータ72に入力するとf−1
の立ち上りを検出した後にリセツトパルスf−2
を出力して、フリツプ・フロツプ75をリセツト
するので、その出力f−5は論理0となる。フリ
ツプ・フロツプ75の出力f−5を論理積素子7
6に入力するとホールドパルスg′に関係なくその
出力hは論理0となる。次に、断線が復旧した場
合についてのべる。第14図に示す様に受信クロ
ツクパルスfが復旧(y3時点)すると、伝送デー
タeが受信部Cに入力されるので受信クロツクパ
ルスfは連続して得られるようになり、モノステ
ーブル・マルチバイブレータ71の出力f−1は
論理0から論理1に変わる。出力f−1をモノス
テーブル・マルチバイブレータ73に入力する
と、f−1の立ち上りを検出した後動作してf−
3が得られる。 In this device, the pulse width modulation circuit 3 can be constructed from the circuit shown in FIG. In FIG. 7, when a clock pulse a is input to the frequency divider 31, the outputs a-1 and a-2 shown in FIG. 8 are obtained. When a-1 and a-2 are input to the logical sum element 33 and the logical product element 34, respectively, a-3 is obtained as the output of the logical sum element 33, and a-4 is obtained as the output of the logical product element 34. a-3 has a logic 1 in the period 3・T 1 ,
1・T The period of 1 is logic 0. Further, a-4 is assumed to be logic 1 during the period 1·T 1 and logic 0 during the period 3·T 1 . The serial signals d and a-3 are connected to the AND element 34
When the serial signal is input to a
The output of -3 is obtained and becomes e-1. Furthermore, when the serial signal d is input to the negation element 32, the inverted signal d
-1 is obtained, and when the inverted signals d-1 and a-4 are input to the AND element 34, a-4 is obtained at its output while the serial signal d is at logic 0. Next, a-3
and a-4 are input to the OR element 33, transmission data e is obtained in which a-3 is input during the period when the serial signal d is logic 1, and a-4 is input during the period when the serial signal d is logic 0.
is obtained. Transmission data e is connected to the receiving section C via a coaxial cable or an optical fiber cable. In the receiving section C, the transmission data e is input to the clock extraction circuit 4. Clock extraction circuit 4
can be constructed from a monostable multivibrator as shown in FIG. When the transmission data e is input to the monostable multivibrator in FIG. 9, the change point of the rising edge of the transmission data e is detected as shown in FIG.
Since it operates only for the period T1 , the reception clock pulse f can be obtained. When the transmission data e and the reception clock pulse f are input to the serial/parallel converter 5, the reception clock pulse f is input as shown in FIG.
The transmission data e is sampled at the rising edge of , and then sequentially shifted to obtain outputs Q 1 to Q 9 .
When the outputs Q 1 to Q 9 and the reception clock pulse f are input to the reception timing generator 6, a hold pulse g' is obtained. Next, the hold pulse g' and the reception clock pulse f are input to the data protection circuit 7. The data protection circuit 7 can be constituted by a circuit as shown in FIG. When a receiving clock pulse f is input to the monostable multivibrator 71, it operates for a period of 6.T1 after detecting the rising edge of the receiving clock f, but is retriggered when the next rising edge is input during operation. Operate. Therefore, when the receive clock pulses f are continuous, the output f-1 is always in the logic 1 state. As shown in FIG. 13, when the transmission data e is no longer input to the reception section C at y1 due to a disconnection in the transmission section, the reception clock pulse f is also no longer obtained. Monostable multivibrator 71
Since the operating period of 6.T1 is set, 6 .
After T 1 , it becomes logic 0. When f-1 is input to monostable multivibrator 72, f-1
After detecting the rising edge of the reset pulse f-2
output f-5 to reset flip-flop 75, so that its output f-5 becomes logic 0. The output f-5 of the flip-flop 75 is connected to the AND element 7.
6, its output h becomes logic 0 regardless of the hold pulse g'. Next, we will discuss what happens when the disconnection is restored. As shown in FIG. 14, when the receiving clock pulse f is restored (at time y3 ), the transmission data e is input to the receiving section C, so that the receiving clock pulse f can be obtained continuously, and the monostable multivibrator 71 The output f-1 of changes from logic 0 to logic 1. When the output f-1 is input to the monostable multivibrator 73, it operates after detecting the rising edge of f-1.
3 is obtained.
ホールドパルスg′の周期をT2(=32・T1)とす
ると、伝送部Bが正常状態に復旧して伝送データ
eが入力されてから受信部Cの同期が確立するま
でに約8・T2を要するのでモノステーブル・マ
ルチバイブレータ73の動作時間は10・T2に設
定しておく。f−3をモノステーブル・マルチバ
イブレータ74に入力すると、f−3の立ち下り
を検出した後セツトパルスf−4を出力してフリ
ツプ・フロツプ76をセツトするので、その出力
f−5は論理1になる。したがつて論理積素子7
6の出力にはホールドパルスhが得られる。直
列・並列変換器5の出力Q2〜Q9とホールドパル
スhをホールド回路8に入力すると、ホールドパ
ルスhの立ち上りのタイミングでQ2〜Q9を保持
するので第11図に示すフレームパルスc′とデー
タD−1′〜D−7′が得られる。また、リセツト
パルスf−2により、ホールド回路8をリセツト
すると、データD−1′〜D−7′を強制的に論理
0に設定することができる。 Assuming that the period of the hold pulse g' is T 2 (=32·T 1 ), it takes approximately 8·8·1 to establish the synchronization of the receiver C after transmitter B is restored to normal state and transmission data e is input. Since T 2 is required, the operating time of the monostable multivibrator 73 is set to 10·T 2 . When f-3 is input to the monostable multivibrator 74, after detecting the fall of f-3, it outputs a set pulse f-4 to set the flip-flop 76, so its output f-5 becomes logic 1. Become. Therefore, AND element 7
A hold pulse h is obtained at the output of 6. When the outputs Q 2 to Q 9 of the serial/parallel converter 5 and the hold pulse h are input to the hold circuit 8, Q 2 to Q 9 are held at the timing of the rise of the hold pulse h, so the frame pulse c shown in FIG. 11 is generated. ' and data D-1' to D-7' are obtained. Further, when the hold circuit 8 is reset by the reset pulse f-2, the data D-1' to D-7' can be forcibly set to logic 0.
このように、本発明によれば、送信部において
並列・直列変換された直列信号をパルス幅変調す
ることにより直列信号にクロツク情報をもたせ、
受信部のビツト同期を容易にするとともに、デー
タ保護回路によつて伝送部の断線等に起因する直
列信号の無信号を即時に検出することが可能とな
り、直列信号の無信号時における受信部再生デー
タを断線直前の状態で保持させたりあるいは、停
止状態に保持させておき、伝送部の復旧後におい
ては同期が完全に確立された後正常動作に戻すこ
とにより受信部再生データによつて制御される機
器の異常動作を緩和することが可能となる。 As described above, according to the present invention, by pulse width modulating the parallel-to-serial converted serial signal in the transmitting section, clock information is imparted to the serial signal,
In addition to making it easier to synchronize the bits of the receiving section, the data protection circuit makes it possible to immediately detect no signal in the serial signal due to disconnection in the transmission section, etc., and regenerates the receiving section when there is no serial signal. The data is held in the state immediately before the disconnection or in a stopped state, and after the transmission section is restored, synchronization is completely established and the normal operation is returned to the receiving section. This makes it possible to alleviate abnormal operation of equipment.
第1図は従来のデータ伝送装置のブロツク図、
第2図、第3図、第4図、第5図は第1図の装置
の動作を説明するためのタイムチヤート、第6図
は本発明の一実施例におけるデータ伝送装置のブ
ロツク図、第7図は同装置におけるパルス幅変調
回路の回路図、第8図は同回路の動作説明のため
のタイムチヤート、第9図は同回路におけるクロ
ツク抽出回路の回路図、第10図は同回路の動作
説明のためのタイムチヤート、第11図は同装置
の動作説明のためのタイムチヤート、第12図は
同装置におけるデータ保護回路の回路図、第13
図、第14図は同回路の動作説明のためのタイム
チヤートである。
1……送信タイミング作成器、2……並列・直
列変換器、3……パルス幅変調回路、4……クロ
ツク抽出回路、5……直列・並列変換回路、6…
…送信タイミング作成器、7……データ保護回
路、8……ホールド回路。
Figure 1 is a block diagram of a conventional data transmission device.
2, 3, 4, and 5 are time charts for explaining the operation of the device shown in FIG. 1, and FIG. 6 is a block diagram of a data transmission device according to an embodiment of the present invention. Figure 7 is a circuit diagram of the pulse width modulation circuit in the same device, Figure 8 is a time chart for explaining the operation of the circuit, Figure 9 is a circuit diagram of the clock extraction circuit in the same circuit, and Figure 10 is the circuit diagram of the same circuit. FIG. 11 is a time chart for explaining the operation of the device. FIG. 12 is a circuit diagram of the data protection circuit in the device.
14 are time charts for explaining the operation of the circuit. 1... Transmission timing generator, 2... Parallel/serial converter, 3... Pulse width modulation circuit, 4... Clock extraction circuit, 5... Serial/parallel converter circuit, 6...
...Transmission timing generator, 7...Data protection circuit, 8...Hold circuit.
Claims (1)
プリングパルス、フレームパルスを発生する送信
タイミング作成器と、フレームパルスとn個のデ
ータを入力し、サンプリングパルスとクロツクパ
ルスによりフレームパルスとn個のデータを時分
割多重して直列信号とする並列・直列変換器と、
直列信号とクロツクパルスを入力して直列信号の
論理1および0の期間を所定のパルスコードに変
調して伝送データとするパルス幅変調回路よりな
る送信部と、伝送部を介して送信部のパルス幅変
調回路に接続され、伝送データの立ち上りの変化
点を検出して受信クロツクパルスを再生するクロ
ツク再生器と、伝送データと受信クロツクパルス
を入力して受信クロツクパルスの立ち上りのタイ
ミングで伝送データをサンプリングした後に(n
+1)ビツトシフトする直列・並列変換器と、直
列・並列変換器の1番目と(n+1)番目の出力
信号とクロツクパルスとを入力してフレームパル
スを検出して同期を確立しホールドパルスを発生
する受信タイミング作成器と、受信クロツクパル
スとホールドパルスを入力して受信クロツクパル
スが所定の間隔で連続していることを検出し、受
信クロツクパルスが所定の間隔で連続している時
にホールドパルスを出力するデータ保護回路と、
直列・並列変換器の出力信号とホールドパルスを
入力してホールドパルスの立ち上りのタイミング
で直列・並列変換器の出力信号を保持してデータ
を再生するホールド回路よりなる受信部とにより
構成されることを特徴とするデータ伝送装置。1 A transmission timing generator that has an internal oscillation circuit and generates clock pulses, sampling pulses, and frame pulses, and inputs the frame pulse and n pieces of data, and time-division multiplexes the frame pulse and n pieces of data using the sampling pulse and clock pulse. a parallel/serial converter that converts the signal into a serial signal;
A transmitter consists of a pulse width modulation circuit that inputs a serial signal and a clock pulse and modulates the logic 1 and 0 periods of the serial signal into a predetermined pulse code as transmission data; A clock regenerator connected to the modulation circuit detects the changing point of the rising edge of the transmitted data and regenerates the received clock pulse; n
+1) A reception unit that inputs a bit-shifting serial/parallel converter, the first and (n+1)th output signals of the serial/parallel converter, and a clock pulse, detects a frame pulse, establishes synchronization, and generates a hold pulse. A timing generator and a data protection circuit that inputs receive clock pulses and hold pulses, detects that the receive clock pulses are continuous at a predetermined interval, and outputs a hold pulse when the receive clock pulses are continuous at a predetermined interval. and,
Consists of a receiving section consisting of a hold circuit that inputs the output signal of the serial/parallel converter and a hold pulse, holds the output signal of the serial/parallel converter at the rising timing of the hold pulse, and reproduces the data. A data transmission device characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18627981A JPS5887941A (en) | 1981-11-19 | 1981-11-19 | Data transmitter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18627981A JPS5887941A (en) | 1981-11-19 | 1981-11-19 | Data transmitter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5887941A JPS5887941A (en) | 1983-05-25 |
JPS6333814B2 true JPS6333814B2 (en) | 1988-07-07 |
Family
ID=16185513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18627981A Granted JPS5887941A (en) | 1981-11-19 | 1981-11-19 | Data transmitter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5887941A (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61237540A (en) * | 1985-04-13 | 1986-10-22 | Sumitomo Electric Ind Ltd | Multiplex transmitter |
JPH04314226A (en) * | 1991-04-12 | 1992-11-05 | Fujitsu Ltd | Communication data protection circuit |
JPH08181675A (en) * | 1994-12-22 | 1996-07-12 | Nec Corp | Monitor and monitoring method for multiplex function |
-
1981
- 1981-11-19 JP JP18627981A patent/JPS5887941A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5887941A (en) | 1983-05-25 |
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