JPS633358A - マルチプロセサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、１対のマイクロプロセサと共有メモリを有す
るマルチプロセサに係わり、特に１方のマイクロプロセ
サから他方のマイクロプロセサにデータを送るときに割
込処理を行うものである。

（従来の技術） 従来１対のマイクロプロセサと共有メモリとを有するマ
ルチプロセサとしては例えば第４図に示すようなものが
ある。同図に示されるようにこのマルチプロセサはマイ
クロプロセサ１が共有メモリ３とデータバス４、アドレ
スバス５、コントロールバス６を介して接続され、同様
にマイクロプロセサ２が共有メモリ３とデータバス７、
アドレスバス８、コントロールバス９を介して接続され
る。共有メモリ３は２つのマイクロプロセサ１．２から
同時にアクセスが可能であり、この共有メモリ３からマ
イクロプロセサ１．２にそれぞれアクセス許可制御信号
Ｓ１、Ｓ２が送られる。このアクセス許可制御信号Ｓ１
、Ｓ２により、マイクロブロセサ１．２のメモリ読出し
、書込み動作が実行されたり、また−時的に待たされた
りする。

−般に汎用マイクロプロセサの場合、当該アクセス許可
制御信号Ｓ１、Ｓ２は、レディ信号、またはウェイト信
号と称される。共有メモリ３では、２つのマイクロプロ
セサ１．２から全く同時にメモリアクセスされた場合で
も、いずれかのマイクロプロセサに優先的に使用権を与
える調停機能をも有している。

次にこのマルチプロセサの動作について説明する。マイ
クロプロセサ１から２へ、共有メモリ３を介して情報を
送るとき、先ずマイクロプロセサ１は、データバス４、
アドレスバス５およびコントロールバス６を使用して、
共有メモリ３に情報を書き込む。他方のマイクロプロセ
サ２は、同様な動作で、データバス７、アドレスバス８
およびコントロールバス９を介して、共有メモリ３の情
報を読出す。同様にしてマイクロプロセサ２から、１へ
の情報の伝達も可能である。

第５図は一方のマイクロプロセサ１が他方のマイクロプ
ロセサ２に対して処理の要求をする場合の共有メモリ３
内のデータマツプである。同図に示されるように共有メ
モリ３はｎバイトから成る。

各バイトは、予め処理の内容がバイト番号対応に決めら
れている。最初のビット１３は、バイト番号に対応した
処理が要求されているか否かを示すもので、例えば当該
ビットが“１”なる処理を要求していることを表わし、
“Ｏ”なら処理要求はないことを表わす。第５図の場合
、バイト番号Ｏに対応した処理が要求を出している。ま
たエリア１４は、当該処理に必要なデータを受渡しする
場所である。、データが不要の場合は何も書かれない。

また、予め決められたバイト番号の範囲は、マイクロプ
ロセサ１がマイクロプロセサ２に対して処理を要求する
内容、他の予め決められたバイト番号の範囲は、反対に
マイクロプロセサ２がマイクロプロセサ１に対して処理
を要求する内容をそれぞれ含んでいる。

（発明が解決しようとする問題点） このように従来のマルチプロセサでは１方のマイクロプ
ロセサ１（または２）が共有メモリ３を介して他方のマ
イクロプロセサ２（または１）に処理要求を行うので、
処理に緊急性がある場合、迅速にこれを相手に知らせる
ことができないという問題点があった。

本発明の目的は前記問題点を解決すべく１方のマイクロ
プロセサから他方のマイクロプロセサに対して迅速に処
理要求を伝え得るマルチプロセサを提供することにある
。

［発明の構成コ 〔問題点を解決するための手段） 前記目的を達成するために本発明は共有メモリと、前記
共有メモリに接続され、割込要求を行うと前記共有メモ
リにデータを書き込み、割込信号を受けると現在の動作
を停止し前記共有メモリからデータを読み取る１対のマ
イクロプロセサと、前記１対のマイクロプロセサに対応
して設けられ１方マイクロプロセサから他方のマイクロ
プロセサへの割込要求信号を発生する１対の割込発生回
路と、前記１対のマイクロプロセサに対応して設けられ
前記割込要求信号を受けると対応するマイクロプロセサ
に前記割込信号を発生する１対の割込制御回路と を具備することを特徴とする。

（作用） １方のマイクロプロセサが割込要求を行うと、この割込
要求はこのマイクロプロセサに対応する割込発生回路に
入力され、この割込発生回路から割込要求信号が発生す
る。これと同時にこのマイクロプロセサは共有メモリに
所定のデータを書き込む。前記割込要求信号は他方のマ
イクロプロセサに対応する割込制御回路に入力されこの
割込制御回路からこの割込制御回路に対応するマイクロ
プロセサに割込信号が入力される。マイクロプロセサは
この割込信号を受けとると現在の動作を停止し前記共有
メモリに書き込まれたデータを読み取る。

このように割込要求を行うことによって他方のマイクロ
プロセサが動作中でもこの動作を停止させ１方のマイク
ロプロセサから他方のマイクロプロセサに迅速にデータ
を送ることができる。

（実施例） 以下図面に基づいて本発明の１実施例を詳細に説明する
。第１図は本実施例に係わるマルチプロセサの構成ブロ
ック図であり、第４図に示す従来のマルチプロセサと同
一の機能を果たす要素にはそれと同一の番号を付し重複
する説明を省略する。本実施例では従来のマルチプロセ
サに割込コントローラ１５．１６および割込発生回路１
７．１９をつけ加えたものである。

割込発生回路１７．１８はそれぞれ対応するマイクロプ
ロセサ１．２とアドレスバス５．８およびコントロール
バス６．９によって接続される。

割込コントローラ１５．１６はそれぞれ対応するマイク
ロプロセサ１．２とデータバス４．７、アドレスバス５
．８、コントロールバス６．９を介して接続される。

割込発生回路１７はマイクロプロセサ１からコントロー
ルバス６を介して割込要求が指示されると、割込コント
ローラ１６に対して割込要求信号Ｓ３を送る。割込発生
回路１８も同様に割込要求信号Ｓ４を送る動作を行う。

割込コントローラ１６は割込要求信号Ｓ３を受けるとマ
イクロプロセサ２に対して割込信号Ｓ５を送る。割込コ
ントローラ１５も同様に割込信号Ｓ６を送る動作を行う
。

次に本実施例の動作について、マイクロプロセサ１がマ
イクロプロセサ２に対しである処理を要求する場合を例
にとり、第２図および第３図のフローチャートに基づい
て説明する。

先ずマイクロプロセサ１は、要求処理に必要なデータ（
第５図のエリア１４に記憶されたデータに相当する）を
共有メモリ３へ書き込む（ステップ２０１）。次に、割
込信号発生回路１７をアクセスして、割込要求信号Ｓ３
をマイクロプロセサ２の割込コントローラ１６に送り、
割込コントローラ１６は、割込信号Ｓ５をマイクロプロ
セサ２へ送る（ステップ２０２）。マイクロプロセサ２
は、当該割込に応答すべくコントロールバス９を制御す
ると（ステップ３０１）、割込コントローラ１６は、割
込要求信号の割込レベルに対応した割込処理ベクターア
ドレスを、データバス７を経由してマイクロプロセサ２
へ伝える。マイクロプロセサ２は、上記ベクターに基づ
いて、割込処理ルーチンを実行する。割込処理ルーチン
では、予め、処理ルーチン対応に定められた共有メモリ
３の場所から、マイクロプロセサ１が書き込んだデータ
を読み出しくステップ３０２）必要な処理を行う（ステ
ップ３０３）。

このように本実施例では１方のマイクロプロセサか他方
のマイクロプロセサにデータを送る場合、他方のマイク
Ｃプロセサに対して割込処理を行うので迅速に処理を伝
え、また処理を行うことができる。

［発明の効果コ 以上詳細に説明したように本発明によれば、１方のマイ
クロプロセサから他方のマイクロプロセサに対して迅速
に処理要求を伝えることができる。

【図面の簡単な説明】

第１図は本発明の１実施例に係わるマルチプロセサの構
成ブロック図、第２図および第３図はこのマルチプロセ
サの動作を示すフローチャート、第４図は従来のマルチ
プロセサの構成ブロック図、第５図は従来例における共
有メモリのメモリマツプである。 １．２・・・マイクロプロセサ、３・・・共有メモリ、
１５．１６・・・割込コントローラ、１７１８・・・割
込発生回路。

Claims (1)

1. 【特許請求の範囲】 共有メモリと、 前記共有メモリに接続され、割込要求を行うと前記共有
   メモリにデータを書き込み、割込信号を受けると現在の
   動作を停止し前記共有メモリからデータを読み取る１対
   のマイクロプロセサと、前記１対のマイクロプロセサに
   対応して設けられ１方のマイクロプロセサから他方のマ
   イクロプロセサへの割込要求信号を発生する１対の割込
   発生回路と、 前記１対のマイクロプロセサに対応して設けられ前記割
   込要求信号を受けると対応するマイクロプロセサに前記
   割込信号を発生する１対の割込制御回路と を具備することを特徴とするマルチプロセサ。