JPS63316140A - Logic simulator - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、論理回路の動作の検証等に用いられる論理シ
ミュレーション装置に係り、特にイベント駆動型の論理
シミュレーション装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a logic simulation device used for verifying the operation of a logic circuit, and more particularly to an event-driven logic simulation device.
従来の技術
イベント駆動型の論理シミュレーションでは、シミュレ
ーション対象である論理回路中の信号状態の変化をイベ
ントの生起とみなし、各信号金それぞれの状態変化の列
、すなわちイベント列として表現する。イベント時刻す
データ（以下、混乱がない限り「イベント」あるいは「
イベントデータ」と記す）には、信号状態の変化の時刻
「イベント時刻」と、変化後の信号状態である「後状態
」を含む。In conventional event-driven logic simulation, a change in the state of a signal in a logic circuit to be simulated is regarded as the occurrence of an event, and is expressed as a sequence of state changes of each signal, that is, as an event sequence. Event time data (hereinafter referred to as "event" or "unless there is confusion")
The "event data" includes the "event time" at which the signal state changes, and the "post-state" which is the signal state after the change.
また、イベント駆動型の論理シミュレーションでは、入
力端子の信号状態が変化した論理素子についてのみ、そ
の論理素子の出力端子の信号状態を算出する。算出の結
果、出力端子の信号状態が変化した場合には、このこと
を表すイベントが新たに生成される。算出の結果、出力
端子の信号状態が変化しなかった場合には、新たなイベ
ントの生成はなされない。Furthermore, in event-driven logic simulation, only for logic elements whose input terminals have changed signal states, the signal state of the output terminal of that logic element is calculated. If the signal state of the output terminal changes as a result of the calculation, a new event representing this change is generated. If the result of the calculation is that the signal state of the output terminal does not change, no new event is generated.
イベント駆動型の論理シミュレーションは、論理素子の
入力端子の信号状態変化を表すイベントを評価し、その
出力端子の信号状態を算出する処理（以下、「評価処理
」と記す）と、評価可能なイベント’＜決定・抽出する
処理（以下、「取り出し処理」と記す）の２つの処理を
繰り返えすことによって実行される。Event-driven logic simulation consists of a process that evaluates an event that represents a change in the signal state of an input terminal of a logic element and calculates a signal state of its output terminal (hereinafter referred to as "evaluation process"), and a process that evaluates events that represent changes in the signal state of the input terminal of a logic element. It is executed by repeating two processes: '<determining/extracting process (hereinafter referred to as "extracting process").
近年、新たな方式によるイベント駆動型の論理シミュレ
ー７ｇノ装置が提案されている（例えば、特開昭６１−
１１００７１号公報）。この方式は、取り出し処理にお
いて、それまでのタイムマツプ方式（例えば、岩披講座
マイクロエレクトロニクスｒＶＬＳＩ（７）設計１１
Ｊ Ｐｒ’、 ２０５−２０８）とは根本的に異なる処
理方法を用いるものである。タイムマツプ方式が、装置
全体にわたり、イベント時刻最小のものから順に、時系
列に沿って評価可能なイペ／トヲ決定していくのに対し
て、この方式においては、時系列に無関係に、論理素子
の出力信号状態を算出するに足るだけの入力信号状態が
確定し七いるかどうかを判断材料にして評価可能なイベ
ント時刻定する。例えば、ある論理素子の入力変化を表
わすイベントが、その論理素子の全ての入力端子につき
、それぞれ少なくともひとつ存在する場合、それらのイ
ベント群のイベント時刻の最小値までは、出力信号の算
出が可能である。他の論理素子に係わるイベントのイベ
ント時刻の大小に無関係に、この論理素子はこの時刻ま
での出力信号の算出が可能となるわけである。In recent years, an event-driven logic simulation 7g device using a new method has been proposed (for example, in
110071). This method replaces the previous time map method (for example, Iwahiro Microelectronics rVLSI (7) Design 11) in the retrieval process.
J Pr', 205-208) uses a fundamentally different processing method. In contrast to the time map method, which determines the evaluable events/toes over the entire device in chronological order starting from the smallest event time, this method An evaluable event time is determined based on whether the input signal state is determined enough to calculate the output signal state. For example, if there is at least one event representing an input change of a logic element for every input terminal of that logic element, the output signal can be calculated up to the minimum value of the event time of the group of events. be. Regardless of the magnitude of the event time of an event related to another logic element, this logic element can calculate the output signal up to this time.
また、全ての入力端子にイベントが揃わなくても。Also, even if events are not aligned to all input terminals.
出力信号の算出が可能な場合がある。例えば、ＡＮＤゲ
−）（７）ｒＬ Ｊ入力、ＯＲゲ−ＨＤｒＨＪ入力など
がそうである。このような支配的入力に対応するイベン
トが存在する場合には、これらのイベントが評価対象と
決定できる。便宜上、この方式を「タイムインデペンデ
ント方式」と呼ぶ。It may be possible to calculate the output signal. For example, the AND game (7) rL J input, the OR game HDrHJ input, etc. If there are events corresponding to such dominant inputs, these events can be determined to be evaluation targets. For convenience, this method is called the "time independent method."
タイムマツプ方式を用いる論理シミュレーション装置で
は、装置内で最小のイベント時刻を持つイベントから順
に評価対象と決定していくことが必須であるため、ある
特定の時刻に係るイベントの全ての処理を完了したのを
確認できるまで、別の時刻に係るイベントの一切の処理
はできない。In a logic simulation device that uses the time map method, it is essential to determine the event to be evaluated in order from the event with the smallest event time within the device. Until this can be confirmed, no processing of events related to another time can be performed.
その特定の時刻に係るイベントの処理において、同時刻
を持つイベントが新たに生成される可能性がないとは判
断できないからである。以上、いいかえれば、タイムマ
ツプ方式を用いる論理シミュレーション装置では、装置
全体にわたる何らかの時刻同期機構が必要ということに
なる。装置全体にわたる時刻同期機構の必要性は、タイ
ムマツプ方式を用いる論理シミュレーションの並列処理
化あるいはパイプライン処理化に大きな制約を与える。This is because in processing an event related to that specific time, it cannot be determined that there is no possibility that a new event having the same time will be generated. In other words, a logic simulation device using the time map method requires some type of time synchronization mechanism throughout the device. The necessity of a time synchronization mechanism throughout the entire device imposes a major constraint on parallel processing or pipeline processing of logic simulation using the time map method.
第１に、同一のイベント時刻（すなわち、装置において
定められた時刻単位を用いた表現において同一のイベン
ト時刻）を持つイベント群についてのみ、並列処理化あ
るいはパイプライン処理化が可能であること。時間軸に
高精度を要するシミュレーションの場合、高精度化と共
に、同一のイベント時刻を持つイベントの数は減少する
ので、並列処理またはパイプライン処理の効果も減少す
る。First, parallel processing or pipeline processing is possible only for a group of events having the same event time (that is, the same event time expressed using a time unit determined in the device). In the case of simulations that require high accuracy on the time axis, as the accuracy increases, the number of events with the same event time decreases, so the effect of parallel processing or pipeline processing also decreases.
第２に、複数台の論理ンミュレーショングロセッサによ
る並列処理化をおこなう場合も、上記の理由で、各論理
シミュレーションプロセッサが同時に実行できる処理は
全て同一のイベント時刻を持つイベントに関する処理に
限られる。各論理シミュレーションプロセッサの受は持
つ処理量のばらつきが大きい場合、並列処理の効果も大
きく減少する。最も大きな処理量上側り当てられた論理
シミュレーシヲンプロセッサの処理が完了するまで、他
の全ての論理シミュレーレヨ／プロセッサは、別の時刻
を持つイベントの一切の処理をおこなうことができない
ためである。Second, even when performing parallel processing using multiple logic simulation processors, for the above reason, the processing that each logic simulation processor can simultaneously execute is limited to processing related to events that have the same event time. . If there is a large variation in the amount of processing that each logic simulation processor has, the effect of parallel processing will be greatly reduced. This is because all other logic simulation processors cannot process any event having a different time until the processing of the logic simulation processor assigned to the one with the largest processing amount is completed.
第３に、論理シミュレーションプロセッサの台数に係ら
ず、論理シミュレーションプロセッサ内の処理ヲハイブ
ライン化した場合、いかにパイプラインバランスを最適
化しても、パイプラインの稼働率が０％になる期間が何
度も生ずること。パイプライン処理においても、パイプ
ラインの各段で同時になされる処理は、同一のイベント
時刻を持つイベントに係る処理に限られる。従って、別
の時刻を持つイベントの処理が開始される前に、必ずい
ったんは全パイプライン段が空になっている必要力！あ
るからである。Third, regardless of the number of logic simulation processors, if the processing within the logic simulation processor is hybridized, no matter how optimized the pipeline balance is, there will be many periods when the pipeline utilization rate is 0%. thing. In pipeline processing as well, the processing performed simultaneously at each stage of the pipeline is limited to processing related to events having the same event time. Therefore, all pipeline stages must be empty at least once before processing of an event with a different time begins! Because there is.
タイムインデペンデント方式は、このようなタイムマツ
プ方式の問題点を解決したものであり、並列処理性が高
い（、同時に処理できるイベント数が多い）方式である
。すなわち、装置全体にわたる時刻同期機構を必要とせ
ず、各論理素子の出力を算出するに足るだけの入力信号
状態が確定しているかどうかを、各論理素子ごとに独立
して調べることにより評価可能なイベン）ｔ−決定でき
るからである。The time-independent method solves the problems of the time map method, and is a method that has high parallel processing performance (and can process a large number of events simultaneously). In other words, there is no need for a time synchronization mechanism throughout the device, and it is possible to evaluate whether the input signal state is determined enough to calculate the output of each logic element by checking each logic element independently. event) t- can be determined.
発明が解決しようとする問題点
しかし、タイムインデペンデント方式は、並列処理性が
高いがだめの別の問題点を持っている。Problems to be Solved by the Invention However, the time-independent method has another problem that makes it difficult to perform parallel processing.
つまり、同時に並行して処理し得るイベントの量が多い
ため、それらがあまりにも多くなり過き°た時点で、論
理シミュレーション装置内でのイベントの待ち合わせを
おこなうバッファメモリがオーバーフローを起こすこと
である。時刻同期機構を用いず、データの依存関係のみ
を用いて、取り出し処理・評価処理を進めるタイムイン
デペンデント方式において、イベントの待ち合わせをお
こなうバッファメモリのオーバーフローハ致命的ナエラ
ーであシ、装置のシミュレーション機能停止（デッドロ
ック）に容易に結びつき得るものである。In other words, since the number of events that can be processed in parallel is large, when the number of events becomes too large, the buffer memory that waits for events within the logic simulation device overflows. In the time-independent method that does not use a time synchronization mechanism and only uses data dependencies to proceed with retrieval and evaluation processing, overflow of the buffer memory that waits for events can be a fatal error, and device simulation This can easily lead to a deadlock.
本発明はこの点に鑑みてなされたもので、このオーバー
フローを未然に防ぐための機構を備え、タイムタイムイ
ンデペンデント方式の利点を活かして、並列処理によシ
高速な論理シミュレーションが可能な論理シミーレーシ
ョン装置を提供することを目的とする。The present invention has been made in view of this point, and has a mechanism to prevent this overflow, and utilizes the advantages of the time-time independent method to enable high-speed logic simulation through parallel processing. The purpose is to provide a simulation device.
問題点を解決するだめの手段
本発明の論理シミュレーション装置は、シミュレーショ
ン対象である論理回路の入力信号に対応するイベントデ
ータ（入力イベント）の論理シミュレーションプロセッ
サへの入力と、論理シミュレーションプロセッサ内部あ
るいは複数ある論理シミュレーションプロセッサ相互間
でのこの論理回路の入力信号以外の信号に対応するイベ
ントデータの通信とを調停する手段を備える構成にした
ものである。Means for Solving the Problems The logic simulation device of the present invention inputs event data (input events) corresponding to input signals of a logic circuit to be simulated to a logic simulation processor, and inputs event data (input events) to a logic simulation processor or a plurality of logic simulation processors. The configuration includes means for mediating communication of event data corresponding to signals other than input signals of the logic circuit between the logic simulation processors.
作 用
本発明の論理シミュレーション装置は、上記の構成によ
り、シミュレーションの対象である論理回路の入力信号
以外の信号に対応するイベントデータの通信がある間は
、この論理回路の入力信号に対応するイベントデータ（
入力イベント）の入力を停止あるいは制限することによ
シ、必要以上の入力イベントの入力が引き起こす、論理
シミュレーションプロセッサ内部でのイベントデータ群
の発生を抑止し、イベントデータの待ち合わせをおこな
うバッファメモリのオーバー７０−を防ぐことができる
。Effect: With the above-described configuration, the logic simulation device of the present invention prevents the event data corresponding to the input signal of the logic circuit being simulated from being transmitted while there is communication of event data corresponding to the signal other than the input signal of the logic circuit to be simulated. data(
By stopping or limiting the input of input events, the generation of event data groups inside the logic simulation processor caused by inputting more input events than necessary can be suppressed, and the buffer memory used for waiting for event data can be prevented from overflowing. 70- can be prevented.
実施例
本発明は以下のことに着目し具体的構成を提供するもの
である。すなわち、オーバーフロー、いいかえれば同時
に並行して処理し得るイベントの数の爆発的な増加の主
な原因は、シミュレーションの対象とする論理回路へそ
の外部から入力する入力信号に対応するイベント（以下
、「入力イベント」と記す）を無制限に論理シミュレー
ションプロセッサに供給してしまうこと、あるいは論理
シミーレーションプロセッサが受は取ってしまうことで
ある。従って、オーバーフローを未然に防ぐには、入力
イベントの受信を何らかの基準をもとに制限し、必要以
上の入力イベントの受信が引き起こすイベント群の発生
を一時抑止すれば良い。Embodiments The present invention focuses on the following points and provides a specific configuration. In other words, overflow, or in other words, the main cause of the explosive increase in the number of events that can be processed in parallel, is the occurrence of events (hereinafter referred to as ``input events'') are supplied to the logic simulation processor without limit, or the logic simulation processor accepts the input events. Therefore, in order to prevent overflow, the reception of input events may be restricted based on some criteria, and the occurrence of a group of events caused by the reception of more input events than necessary may be temporarily suppressed.
図は、本発明の論理シミーレーション装置の一実施例を
示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a logic simulation device of the present invention.
図に卦いて、１１〜１ｍは論理シミーレーションプロセ
ッサ、２１〜２ｍ１６はイベントデータの出力要求を示
す制御信号、３はバス、４は入力イベント供給部、６は
シミーレーション結果解析・表示部、７はバス調停部で
ある。In the figure, 11 to 1m are logic simulation processors, 21 to 2m16 are control signals indicating an event data output request, 3 is a bus, 4 is an input event supply section, 6 is a simulation result analysis/display section, and 7 is the bus arbitration section.
このブロック構成図では、複数台（ｍ台）の論理シミュ
レーションプロセッサをバスを用いて接続した並列処理
構成を採っているが、本発明は並列処理構成に限定され
るものではない。また、イベントの通信はバス接続に限
定するものではない。Although this block diagram shows a parallel processing configuration in which a plurality of logic simulation processors (m units) are connected using a bus, the present invention is not limited to the parallel processing configuration. Furthermore, event communication is not limited to bus connection.
入力イベント供給部４よシ、バス３を経由して、いずれ
かの論理シミュレーションプロセッサ（１１〜１ｏのい
ずれか）が入力イベントを受信してシミュレーションが
開始し、その後、論理シミュレーションプロセッサ内部
でのシミュレーションの進行、あるいは複数ある論理シ
ミーレーションプロセノサ相互間の通信によるシミュレ
ーションの進行、あるいは新たな入力イベントの受信に
よるシミュレーションの進行カナサレ、シミュレーショ
ンの最終結果である出力イベント（シミュレーション対
象回路の出力信号に対応するイベント）が、バス３を経
由してシミュレーション結果解析・表示部６に送られる
。出力イベントは、シミュレーションが終了−するまで
シミュレーション結果解析・表示部５に送られ、その系
列が、シミュレーション対象回路の出力信号を表わすこ
とになる。The input event supply unit 4 receives the input event via the bus 3, and one of the logic simulation processors (any one of 11 to 1o) receives the input event to start the simulation, and then the simulation starts within the logic simulation processor. The progress of the simulation through communication between multiple logical simulation processors, or the progress of the simulation through the reception of new input events, and the output events that are the final results of the simulation (corresponding to the output signals of the simulated circuit) event) is sent to the simulation result analysis/display unit 6 via the bus 3. The output event is sent to the simulation result analysis/display unit 5 until the simulation is completed, and the series represents the output signal of the circuit to be simulated.
入力イベント供給部４よシ入カイベントを出力する前に
は、制御信号６を「真」にして、ノ（ス調停部７に対し
出力要求を発行する。また同様に、各論理シミュレーシ
ョングロセッ−！？−（１１〜’ｍのそれぞれ）がイベ
ントを出力する前には、対応する制御信号（２１〜２ｍ
のいずれか）を「真」にして、バス調停部７に対して出
力要求を発行する。Before the input event supply section 4 outputs the input event, the control signal 6 is set to "true" and an output request is issued to the node arbitration section 7. Similarly, each logic simulation gross -!?- (each of 11~'m) outputs an event, the corresponding control signal (21~2m)
) is set to "true" and an output request is issued to the bus arbitration unit 7.
バス調停部７では、制御信号２１〜２ｍのいずれもが「
偽」の場合に限シ、制御信号６による出力要求、すなわ
ち入力イベントの出力要求を許し、それ以外の場合には
、との出力要求を許さないようにする。すなわち、制御
信号６，２１〜２ｍによる出力要求のうち、制御信号６
による出力要求の優先度を最低にするわけである。それ
以外の出力要求間の優先順位付けは全く任意である。In the bus arbitration unit 7, all of the control signals 21 to 2m are
Only in the case of "False", the output request by the control signal 6, that is, the output request of the input event is allowed, and in other cases, the output request is not allowed. That is, among the output requests based on the control signals 6, 21 to 2m, the control signal 6
The priority of the output request is set to the lowest. Prioritization among other output requests is completely arbitrary.
このバス調停部７の機能によシ、いずれかの論理シミュ
レーションプロセッサがイベントを出力している間は少
なくともスカイベントの供給は停止するので、必要以上
の入力イベントを供給することに起因する新たなイベン
トの生成を抑止できる。Due to the function of the bus arbitration unit 7, at least the supply of sky events is stopped while any logic simulation processor is outputting events, so new events caused by supplying more input events than necessary Event generation can be suppressed.
第１図に示す構成では、バス調停手段を独立したブロッ
クとしたが、バス調停の機能は各論理シミュレーション
プロセッサ１１〜１．Ｉｎや入力イベント供給部４に分
散した機能としても良い。例えば、ディジーチェイン式
の優先度付けをおこない、入力イベント供給に係る優先
度を最低としておくことでも実現できる。In the configuration shown in FIG. 1, the bus arbitration means is an independent block, but the bus arbitration function is provided to each logic simulation processor 11 to 1. The function may be distributed to In or the input event supply section 4. For example, this can be achieved by performing daisy chain prioritization and setting the priority related to input event supply to the lowest level.
また、イベントデータの出力要求を示す制御信号２１〜
２工の生成手段も任意で良い。例えば、各論理シミュレ
ーションプロセッサまたは入力イベント供給部４の出力
部に、それぞれバッファメモリとしてＦＩＦＯメモリを
備えているのであれば、各ＦＩＦＯメモリの出力レディ
信号をこの制御信号として用いても良い。また、論理シ
ミュレーションプロセッサ内部にイベントを十分に格納
するだけのメモリを持たない場合には、論理シミュレー
ションプロセッサ内部で、イベント処理中を示すビジー
信号を作り出し、このビジー信号を上記制御信号として
用いても良い。すなわち、いずれかノ論理シミュレーシ
ョンプロセッサが稼働シている間、入力イベントの供給
は停止され、入力イベントの供給を受けなければシミュ
レーションが進行しなくなる時に入力イベントの供給が
再開するように機能させることもできる。Further, control signals 21 to 21 indicating a request for outputting event data are also provided.
The means for generating the second step may also be arbitrary. For example, if each logic simulation processor or the output section of the input event supply section 4 is provided with a FIFO memory as a buffer memory, the output ready signal of each FIFO memory may be used as this control signal. Alternatively, if the logic simulation processor does not have enough memory to store events, a busy signal indicating that the event is being processed may be generated within the logic simulation processor and this busy signal may be used as the control signal. good. That is, the supply of input events may be stopped while any logic simulation processor is in operation, and the supply of input events may be restarted when the simulation cannot proceed without the supply of input events. can.
以上、いずれの構成においても、簡易な構成でもって、
必要以上の入力イベントの供給の抑止を実現することが
できる。In any of the above configurations, with a simple configuration,
It is possible to suppress the supply of input events more than necessary.
なお、本発明の対象とする論理シミュレーション装置は
、イベント駆割型の論理シミュレーションをおこなうも
のであシ、かつ取シ出し処理の方式にかいてタイムイン
デペンデント方式を含むものに限る。当然、タイムイン
デペンデント方式以外の方式を併用した論理シミュレー
ション装置に゛も全ぐ同様に適用できる。It should be noted that the logic simulation device to which the present invention is applied is limited to one that performs event-driven logic simulation and includes a time-independent method in the extraction processing method. Naturally, the present invention can be applied in the same manner to logic simulation devices that use methods other than the time-independent method.
発明の効果
本発明による論理シミュレーション装置は、シミュレー
ション対象である論理回路の入力信号に対応するイベン
トデータの論理シミュレーシコンプロセッサへの入力と
、論理シミュレーションプロセッサ内部あるいは複数あ
る論理シミュレーションプロセッサ相互間でのこの論理
回路の入力信号以外の信号に対応するイベントデータの
通信とを調停する手段を備える構成にしたので、簡易な
構成により、必要以上の入力イベントの供給を停止ある
いは制限することができ、イベントの待ち合わせをおこ
なうバッファメモリのオーバーフローを防止することが
できる。Effects of the Invention The logic simulation device according to the present invention inputs event data corresponding to an input signal of a logic circuit to be simulated to a logic simulation processor, and inputs this event data within the logic simulation processor or between multiple logic simulation processors. Since the configuration is equipped with a means for mediating the communication of event data corresponding to signals other than the input signals of the logic circuit, it is possible to stop or limit the supply of input events more than necessary with a simple configuration, and to reduce the number of events. It is possible to prevent overflow of the buffer memory used for waiting.
図は本発明の一実施例の論理シミュレーション装置のブ
ロック構成図である。
１１〜１ｍ・・・・・・論理シミュレーションプロセッ
サ、３・・・・・・パス、４・・・・・・入力イベント
供給部、５・・・・・・シミュレーション結果解析・表
示部、７・・・・・−バス調停部。The figure is a block diagram of a logic simulation device according to an embodiment of the present invention. 11-1m...Logic simulation processor, 3...Path, 4...Input event supply section, 5...Simulation result analysis/display section, 7. ...- Bus arbitration department.
Claims (1)
するイベントデータの論理シミュレーションプロセッサ
への入力と、論理シミュレーションプロセッサ内部ある
いは複数ある論理シミュレーションプロセッサ相互間で
の前記論理回路の入力信号以外の信号に対応するイベン
トデータの通信とを調停する手段を具備し、前記論理回
路の入力信号以外の信号に対応するイベントデータの通
信がある間は、前記論理回路の入力信号に対応するイベ
ントデータの入力を停止あるいは制限することを可能と
した論理シミュレーション装置。Event data corresponding to the input signal of the logic circuit to be simulated is input to the logic simulation processor, and events corresponding to signals other than the input signal of the logic circuit within the logic simulation processor or between multiple logic simulation processors and a means for mediating data communication, and stops or limits input of event data corresponding to the input signal of the logic circuit while there is communication of event data corresponding to a signal other than the input signal of the logic circuit. A logic simulation device that makes it possible to
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62151917A JPS63316140A (en) | 1987-06-18 | 1987-06-18 | Logic simulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62151917A JPS63316140A (en) | 1987-06-18 | 1987-06-18 | Logic simulator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63316140A true JPS63316140A (en) | 1988-12-23 |
Family
ID=15529021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62151917A Pending JPS63316140A (en) | 1987-06-18 | 1987-06-18 | Logic simulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63316140A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04227574A (en) * | 1990-03-30 | 1992-08-17 | Internatl Business Mach Corp <Ibm> | Whole-event tracing gatherer for logic simulation machine |
| JPH05205005A (en) * | 1990-03-30 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | Host-interface for logic-simulation-machine |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5971554A (en) * | 1982-10-15 | 1984-04-23 | Mitsubishi Electric Corp | Digital circuit simulator |
| JPS60116059A (en) * | 1983-11-29 | 1985-06-22 | Fujitsu Ltd | Bus controlling system |
-
1987
- 1987-06-18 JP JP62151917A patent/JPS63316140A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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