JPS63313978A - High efficient code decoder - Google Patents
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- JPS63313978A JPS63313978A JP62149735A JP14973587A JPS63313978A JP S63313978 A JPS63313978 A JP S63313978A JP 62149735 A JP62149735 A JP 62149735A JP 14973587 A JP14973587 A JP 14973587A JP S63313978 A JPS63313978 A JP S63313978A
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Landscapes
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタルビデオ信号等の画像データのデ
ータ量を圧縮して伝送する符号化装置からの高能率符号
を復号する高能率符号の復号装置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a high-efficiency code decoding method that decodes a high-efficiency code from an encoding device that compresses and transmits the amount of image data such as a digital video signal. Regarding equipment.
この発明は、サブサンプリングのレートに応じてサンプ
リング位相が順次シフトされるサブサンプリングによる
画像データの圧縮と、ダイナミックレンジに適応した高
能率符号による画像データの圧縮とが用いられた高能率
符号の復号装置において、動きブロックに対するフィー
ルド内補間処理を周辺画素の方向性を考慮した形で相関
の強い方向で適応に行うようにし、視覚的なノイズの低
減化を図って良質な復元画像を得るようにしたものであ
る。The present invention provides decoding of a high-efficiency code that uses compression of image data by subsampling in which the sampling phase is sequentially shifted according to the rate of subsampling, and compression of image data by a high-efficiency code adapted to a dynamic range. The device adaptively performs intra-field interpolation processing on motion blocks in the direction of strong correlation, taking into account the directionality of surrounding pixels, to reduce visual noise and obtain high-quality restored images. This is what I did.
ディジタルビデオ信号を伝送する場合に、伝送するデー
タ量を元のデータ量に比して圧縮する方法として、サブ
サンプリングによって画素を間引き、サンプリング周波
数を低くするものが知られている。サブサンプリングで
は、例えば画像データがＡに間引かれ、サブサンプリン
グ点と、補間の時に使用するサブサンプリング点の位置
を示す（即ち、補間点の上下又は左右の何れのサブサン
プリング点のデータを使用するかを示す）フラグとを伝
送するものが提案されている。When transmitting a digital video signal, a known method for compressing the amount of data to be transmitted compared to the original amount of data is to thin out pixels by subsampling and lower the sampling frequency. In subsampling, for example, image data is thinned out to A, and the subsampling point and the position of the subsampling point used during interpolation are indicated (i.e., the data of the subsampling points above, below, or to the left and right of the interpolation point are used). A method has been proposed that transmits a flag (indicating whether the
しかしながら、単なるサブサンプリングの場合には、圧
縮率を高くした場合に、復元画像の画質の劣化が目立つ
ものとなる。そこで、サブサンプリングとダイナミック
レンジに適応した高能率符号とを組み合わせた符号化装
置が提案されている。However, in the case of simple subsampling, when the compression rate is increased, the deterioration of the image quality of the restored image becomes noticeable. Therefore, an encoding device that combines subsampling and a high-efficiency code adapted to the dynamic range has been proposed.
即ち、本願出願人は、特願昭５９−２６６４０７号明細
書に記載されているような、２次元ブロック内に含まれ
る複数画素の最大値及び最小値により規定されるダイナ
ミックレンジを求め、このダイナミックレンジに適応し
た符号化を行う高能率符号化装置を提案している。また
、特願昭６０−２３２７８９号明細書に記載されている
ように、複数フレームに夫々含まれる領域の画素から形
成された３次元ブロックに関してダイナミックレンジに
適応した符号化を行う高能率符号化装置が提案されてい
る。That is, the applicant of the present application determined the dynamic range defined by the maximum and minimum values of a plurality of pixels included in a two-dimensional block, as described in Japanese Patent Application No. 59-266407, and We have proposed a high-efficiency encoding device that performs range-adaptive encoding. Furthermore, as described in Japanese Patent Application No. 60-232789, a high-efficiency encoding device performs encoding adapted to a dynamic range with respect to a three-dimensional block formed from pixels in areas included in each of a plurality of frames. is proposed.
更に、特願昭６０−２６８８１７号明細書に記載されて
いるように、量子化を行った時に生じる最大歪が一定と
なるようなダイナミックレンジに応じてビット数が変化
する可変長符号化方法が提案されている。Furthermore, as described in Japanese Patent Application No. 60-268817, there is a variable length encoding method in which the number of bits changes depending on the dynamic range so that the maximum distortion caused when quantization is constant. Proposed.
これらのダイナミックレンジに適応した符号化方法は、
ブロックの画像の動きと関係な（、常にブロック内の全
ての画素データを符号化していた。The encoding method adapted to these dynamic ranges is
All pixel data within a block was always encoded, regardless of the movement of the block's image.
しかし、画像の動きが無い時には、特願昭６０−２４７
８４０号明細書に記載されているように、ブロック内の
１個の領域の画素データのみを符号化する所謂駒落とし
処理により、圧縮率を一層高くすることができる。However, when there is no movement in the image,
As described in the '840 specification, the compression ratio can be further increased by so-called frame drop processing in which only pixel data of one area within a block is encoded.
更に、上述の３次元ブロックのダイナミックレンジに適
応した符号化方法を使用し、動きの有無に応じて駒落と
しを行う高能率符号化装置と組合わせ、圧縮率をより一
層高くできると共に、受信側で画像を良好に復元するこ
とができる高能率符号化装置として、特願昭６１−１７
９４８３号明細書に記載されているものが提案されてい
る。Furthermore, by using the above-mentioned encoding method that adapts to the dynamic range of the three-dimensional block and combining it with a high-efficiency encoding device that drops frames depending on the presence or absence of motion, the compression ratio can be further increased. A patent application filed in 1986-17 was developed as a highly efficient encoding device that can restore images well.
What is described in the specification of No. 9483 has been proposed.
この出願明細書では、サブサンプリングを用いてサンプ
リング周波数を低減する符号化方法の場合、視覚的に高
画質が要求される静止部では、補間された画素データの
劣化が目立つ欠点を改善する技術が開示されている。即
ち、静止ブロック内の間引かれた画素データを受信側で
良好に補間するために、サブサンプリングの位相が順次
シフトされる。例えば同一の位置を占める２個の３次元
ブロックの一方と他方とでサブサンプリングの位相が相
補的なものとされている。受信側では、現在のブロック
が静止ブロックであって、前のブロックが静止ブロック
の場合には、サブサンプリングで間引かれた画素データ
が前のブロックで実際に存在している画素データにより
Ｉｆ ｔＡされる。従って、静止部での画質の劣化が殆
ど生じない。In the case of an encoding method that uses subsampling to reduce the sampling frequency, this application describes a technique to improve the drawback that deterioration of interpolated pixel data is noticeable in still parts where visually high image quality is required. Disclosed. That is, in order to properly interpolate the thinned out pixel data in the still block on the receiving side, the phase of subsampling is sequentially shifted. For example, the subsampling phases of one and the other of two three-dimensional blocks occupying the same position are complementary. On the receiving side, if the current block is a still block and the previous block is a still block, the pixel data thinned out by subsampling is replaced by If tA by the pixel data actually existing in the previous block. be done. Therefore, there is almost no deterioration in image quality in the still portion.
また、動きブロックの場合には、前のブロックのデータ
を使用できないので、同一フィールド内の画素データを
使用したフィールド内袖間がなされる。このフィールド
内袖間としては、補間の対象の画素の左右に位置する２
個の画素の平均値或いは上下及び左右の夫々に位置する
４個の画素の平均値が使用される。Furthermore, in the case of a motion block, since data from the previous block cannot be used, intra-field spacing is performed using pixel data within the same field. This field inner sleeve space consists of two pixels located on the left and right of the pixel to be interpolated.
The average value of 4 pixels or the average value of 4 pixels located above, below, left and right is used.
上述の高能率符号化装置は、静止ブロックの場合には、
画質の劣化が殆ど生じない補間ができるのに対し、動き
ブロックにおいては、従来の補間法を使用するために、
静止ブロックと動きプロソりが短い時間内で繰り返す時
には、動きブロックにおいて生じた画質の劣化（解像度
の低下）が目立つ問題があった。In the case of a still block, the above-mentioned high-efficiency encoding device
While interpolation can be performed with almost no deterioration in image quality, motion blocks use conventional interpolation methods.
When a still block and a moving block are repeated within a short period of time, there is a problem in which the deterioration in image quality (deterioration in resolution) that occurs in the moving block is noticeable.
従って、この発明の目的は、動きブロックにおけるフィ
ールド内袖間で生じる画質の劣化を低減し、静止ブロッ
クと動きブロックとが繰り返すときでも、画質の劣化を
目立たなくできる高能率符号の復号装置を提供すること
にある。Therefore, an object of the present invention is to provide a high-efficiency code decoding device that can reduce the deterioration in image quality that occurs between fields in a moving block, and make the deterioration in image quality less noticeable even when a still block and a moving block are repeated. It's about doing.
この発明では、ディジタル画像信号の時間的に連続する
ｎフレームの夫々に属するｎ個の領域からなるブロック
に分割し、ブロックの夫々の画素数を（１／ｍ）とし、
かつ、ｍ個のブロックに関してサブサンプリングの位相
が順次シフトされるようにサブサンプリングすると共に
、ブロックのダイナミックレンジに適応してディジタル
画像信号を符号化するようにした高能率符号の復号装置
において、サブサンプリングにより間引かれた画素を中
心として垂直方向及び水平方向の相関を検出する手段３
７．４０．４２と、間引かれた画素に対して水平方向に
関する第１の補間値と、垂直方向に関する第２の補間値
と、水平及び垂直方向に関する第３の補間値とを算出す
る手段３０，３１．３２，３５．４１と、相関検出手段
からの出力に応じて第１の補間値、第２の補間値、第３
の補間値のうちの一つを選択的に上記間引かれた画素の
補間データとして出力する選択手段３８とが備えられる
。In this invention, a digital image signal is divided into blocks each consisting of n areas belonging to each of n temporally consecutive frames, and the number of pixels in each block is set to (1/m),
In a high-efficiency code decoding device that performs subsampling such that the phase of subsampling is sequentially shifted for m blocks, and encodes a digital image signal while adapting to the dynamic range of the block, Means 3 for detecting correlation in the vertical and horizontal directions centering on pixels thinned out by sampling
7.40.42, and means for calculating a first interpolated value in the horizontal direction, a second interpolated value in the vertical direction, and a third interpolated value in the horizontal and vertical directions for the thinned out pixels. 30, 31.32, 35.41, and the first interpolated value, second interpolated value, and third interpolated value according to the output from the correlation detection means.
A selection means 38 is provided for selectively outputting one of the interpolated values as the interpolated data of the thinned out pixels.
空間内補間回路１５において、静止ブロックと判定され
るブロックに対して時間方向補間がなされると共に、動
きブロックと判定されるブロックに対してフィールド内
袖間がなされる。フィールド内袖間がなされる場合には
、サブサンプルデータが遅延回路群に供給され、補間点
を中心として水平及び垂直方向に隣接する４個の画素の
データが取り出される。得られた水平方向のデータの差
分の絶対値が求められると共に、垂直方向のデータの差
分の絶対値が求められ、差分の絶対値の夫々が所定のし
きい値と比較されることで、より相関の強い方向が検出
され、この検出結果に基づいて適応に間引かれた画素の
補間処理がなされる。The intra-spatial interpolation circuit 15 performs temporal interpolation on blocks determined to be stationary blocks, and performs intra-field interpolation on blocks determined to be motion blocks. When intra-field spacing is performed, sub-sample data is supplied to a group of delay circuits, and data of four pixels adjacent in the horizontal and vertical directions around the interpolation point are extracted. The absolute value of the difference in the obtained horizontal data is determined, and the absolute value of the difference in the vertical data is also determined, and each of the absolute values of the difference is compared with a predetermined threshold. A direction with a strong correlation is detected, and interpolation processing of adaptively thinned out pixels is performed based on the detection result.
例えば、水平方向の差分の絶対値がしきい値より小とさ
れ、且つ、垂直方向の差分の絶対値がしきい値より大と
される場合には、水平方向の相関が強いと判断され、水
平方向のデータの平均値が補間値として出力される。ま
た、水平方向の差分の絶対値がしきい値より大とされ、
且つ、垂直方向の差分の絶対値がしきい値より小とされ
る場合には、垂直方向の相関が強いと判断され、垂直方
向のデータの平均値が補間値として出力される。更に、
水平及び垂直方向の差分の絶対値が両者共にしきい値よ
り大とされるか、若しくは、両者共に小とされる場合に
は、水平及び垂直方向のデータの平均値が補間値として
出力される。For example, if the absolute value of the difference in the horizontal direction is smaller than the threshold and the absolute value of the difference in the vertical direction is larger than the threshold, it is determined that the correlation in the horizontal direction is strong, The average value of horizontal data is output as an interpolated value. Also, the absolute value of the horizontal difference is greater than the threshold,
Further, if the absolute value of the difference in the vertical direction is smaller than the threshold value, it is determined that the correlation in the vertical direction is strong, and the average value of the data in the vertical direction is output as an interpolated value. Furthermore,
If the absolute values of the horizontal and vertical differences are both greater than the threshold, or both are smaller, the average value of the horizontal and vertical data is output as an interpolated value. .
以下、この発明の実施例について図面を参照して説明す
る。この説明は、下記の順序に従ってなされる。Embodiments of the present invention will be described below with reference to the drawings. This description is given in the following order.
ａ、送信側の構成
り、受信側の構成
Ｃ，フィールド内補間処理の説明
ａ、送信側の構成
第２図は、この発明の送信側（ビデオテープレコーダの
場合では記録側）の構成を全体として示すものである。a. Configuration of the transmitting side; Configuration of the receiving side. C. Explanation of intra-field interpolation processing. a. Configuration of the transmitting side. It is shown as follows.
第２図において、１で示されるのが入力端子であり、こ
の入力端子ｌに、例えば、所定のサンプリング周波数ｆ
ｓで標本化されて８ビツトで量子化されたディジタルビ
デオ信号が入力信号として供給される。入力端子ｌから
の入力ディジタルビデオ信号がブロック化回路２に供給
される。In FIG. 2, 1 is an input terminal, and a predetermined sampling frequency f, for example, is applied to this input terminal l.
A digital video signal sampled in s and quantized in 8 bits is provided as an input signal. An input digital video signal from input terminal l is supplied to blocking circuit 2 .
ブロック化回路２は、順次供給されるサンプルデータの
順序を入れ換えて三次元的な所定の画面領域内に存在す
るデータ単位、即ち、高能率符号化の処理単位となるブ
ロックの順序のデータ列を形成する。例えば、ブロック
化回路２において、連続する２フレームの夫々に属する
同一位置となる二次元の画面領域（例えば、６ライン×
６画素）から三次元的な１個のブロック（例えば、６ラ
イン×６画素×２フレーム＝７２画素）が構成される。The blocking circuit 2 rearranges the order of the sequentially supplied sample data and generates data units existing within a predetermined three-dimensional screen area, that is, a data string in the order of blocks, which is a processing unit for high-efficiency encoding. Form. For example, in the blocking circuit 2, two-dimensional screen areas (for example, 6 lines x
One three-dimensional block (for example, 6 lines x 6 pixels x 2 frames = 72 pixels) is constructed from 6 pixels).
ブロック化回路２の出力が空間内サブサンプル回路３に
供給される。The output of the blocking circuit 2 is supplied to an intra-spatial sub-sampling circuit 3.
空間内サブサンプル回路３は、本来のサンプリング周波
数ｆｓの例えば２の周波数となる’、４ｆｓで、然も、
２フレーム毎に位相が反転するサンプリングパルスによ
り各ブロックの画素を標本化し、データ量を４に圧縮す
る。つまり、空間内サブサンプリング３において、同一
の画面領域となる連続したブロック間において相補的な
関係が成り立つ五の目状のサンプリングパターンが形成
される。The spatial sub-sampling circuit 3 has a frequency of, for example, 2', 4fs of the original sampling frequency fs, but,
The pixels of each block are sampled using a sampling pulse whose phase is inverted every two frames, and the amount of data is compressed to four. That is, in the spatial sub-sampling 3, a quincunx-shaped sampling pattern is formed in which a complementary relationship is established between consecutive blocks forming the same screen area.
例えば、第５図は、空間内サブサンプル回路３において
形成される五の目状のサンプリングパターンを示すもの
で、その三次元的な形状を６１〜６４で示される連続し
たフレームを用いて示す。For example, FIG. 5 shows a quincunx-shaped sampling pattern formed in the spatial sub-sampling circuit 3, and its three-dimensional shape is shown using consecutive frames 61 to 64.
尚、第５図において、Ｏで示されるのがサブサンプリン
グされた画素を示し、×で示されるのが間引かれた画素
を示す。また、フレーム６１及び６２の同一画面領域か
ら１個のブロックが形成され、フレーム６３及び６４の
同一画面領域から１個のブロックが形成される。In FIG. 5, O indicates subsampled pixels, and x indicates thinned out pixels. Further, one block is formed from the same screen area of frames 61 and 62, and one block is formed from the same screen area of frames 63 and 64.
第５図に示すように、２フレーム（ｌブロック）毎にサ
ブサンプリングされた画素が１画素分のズレを有するよ
うな形とされており、フレーム６１及び６２のうちの１
フレ一ム分の画素とフレーム６３及び６４のうちの１フ
レ一ム分の画素とを重ね合わせることにより、本来の画
素数のフレームを合成できる。空間内サブサンプル回路
３の出力が動き適応防落し回路４に供給される。As shown in FIG. 5, the pixels subsampled every two frames (l block) have a shift of one pixel, and one of frames 61 and 62
By overlapping the pixels of one frame with the pixels of one frame of frames 63 and 64, a frame with the original number of pixels can be synthesized. The output of the spatial sub-sampling circuit 3 is fed to a motion adaptive dropout circuit 4.
動き適応防落し回路４は、ブロック内の２フレ一ム間で
同一位置の画素の差分を求め、その差分の絶対値の最大
値と所定のしきい値とを比較することにより、動き検出
を行い、動き検出結果に基づいて動きの少ないブロック
に関して防落し処理を行う。The motion adaptive detection circuit 4 calculates the difference between pixels at the same position between two frames in a block, and performs motion detection by comparing the maximum absolute value of the difference with a predetermined threshold. Based on the motion detection results, the blocks with little motion are subjected to drop prevention processing.
即ち、同一位置の画素の差分の絶対値の最大値と所定の
しきい値とが比較され、しきい値より差分の絶対値の最
大値が大となる場合には、動きブロックと判定され、し
きい値より差分の絶対値の最大値が小となる場合には、
静止ブロックと判定される。静止ブロックに関しては、
ブロック内のフレームの同一位置の画素の間で平均値が
夫々に算出され、このフレーム間の平均値がブロックを
形成するサブサンプルデータの代わりとして出力される
。That is, the maximum value of the absolute value of the difference between pixels at the same position is compared with a predetermined threshold value, and if the maximum value of the absolute value of the difference is greater than the threshold value, it is determined that the block is a motion block. If the maximum absolute value of the difference is smaller than the threshold,
It is determined to be a stationary block. Regarding stationary blocks,
An average value is calculated between pixels at the same position in frames within a block, and this inter-frame average value is output as a substitute for the sub-sample data forming the block.
動き適応防落し回路４の出力がエンコーダ回路５に供給
されると共に、動き適応防落し処理の過程において発生
した動き検出の判定結果に対応する判定コードがエンコ
ーダ回路５及びフレーム化回路６に供給される。The output of the motion adaptive drop protection circuit 4 is supplied to the encoder circuit 5, and a determination code corresponding to the motion detection determination result generated in the process of motion adaptive drop protection processing is supplied to the encoder circuit 5 and the framing circuit 6. Ru.
エンコーダ回路５は、ブロック毎のダイナミックレンジ
に基づいてダイナミックレンジに適応した形でビット数
を可変させて符号化を行う。例えば、エンコーダ回路５
において、順次供給されるブロック内のデータの最大値
及び最小値が検出されると共に、最大値から最小値が減
算されてダイナミックレンジが算出される。そして、ブ
ロック内のデータの値から最小値が減算され、この最小
値除去後のデータがダイナミックレンジに応じたビット
数でもって量子化され、圧縮されたビット数のコード信
号が形成される。エンコーダ回路５の処理により得られ
るダイナミックレンジ、最小値及びコード信号の夫々が
フレーム化回路６に供給される。The encoder circuit 5 performs encoding by varying the number of bits in a manner adapted to the dynamic range based on the dynamic range of each block. For example, encoder circuit 5
In this step, the maximum and minimum values of the data in the blocks that are sequentially supplied are detected, and the minimum value is subtracted from the maximum value to calculate the dynamic range. Then, the minimum value is subtracted from the data value in the block, and the data after the minimum value has been removed is quantized with the number of bits corresponding to the dynamic range to form a code signal with the compressed number of bits. The dynamic range, minimum value, and code signal obtained by the processing of the encoder circuit 5 are each supplied to a framing circuit 6.
フレーム化回路６において、動き適応防落し回路４から
の動き検出の判定コードとエンコーダ回路５からのダイ
ナミックレンジ、最小値及びコード信号からなるデータ
部分にエラー訂正符号が付加され、それらがシリアルデ
ータに変換されて伝送データとされ、この伝送データが
出力端子７から取り出される。In the framing circuit 6, an error correction code is added to the data portion consisting of the motion detection determination code from the motion adaptive reduction circuit 4 and the dynamic range, minimum value, and code signal from the encoder circuit 5, and these are converted into serial data. The data is converted into transmission data, and this transmission data is taken out from the output terminal 7.
ｂ、受信側の構成
第３図は、この発明の受信側（ビデオテープレコーダの
場合では再生側）の構成を全体として示すものである。b. Configuration of the receiving side FIG. 3 shows the overall configuration of the receiving side (the reproducing side in the case of a video tape recorder) of the present invention.
第３図において、１１で示されるのが受信データの入力
端子である。In FIG. 3, reference numeral 11 indicates an input terminal for receiving data.
入力端子１１からの受信データがフレーム分解回路１２
に供給される。フレーム分解回路１２において、受信デ
ータに対してエラー訂正処理がなされると共に、動き検
出の判定コード、ダイナミックレンジ、最小値及びコー
ド信号の夫々が分離される。フレーム分解回路１２にお
いて分離された動き検出の判定コードがデコーダ回路１
３．駒落し復元回路１４及び空間内補間回路１５の夫々
に供給される。The received data from the input terminal 11 is sent to the frame decomposition circuit 12.
supplied to In the frame decomposition circuit 12, error correction processing is performed on the received data, and a motion detection determination code, dynamic range, minimum value, and code signal are separated. The motion detection judgment code separated in the frame decomposition circuit 12 is transmitted to the decoder circuit 1.
3. The signal is supplied to each of the frame drop restoration circuit 14 and the spatial interpolation circuit 15.
デコーダ回路１３は、フレーム分解回路１２において、
分離されたダイナミックレンジに基づいてコード信号を
復号して最小値が除去されたデータを形成し、最小値が
除去されたデータの値に対して最小値を加算してデータ
を復元する。デコーダ回路１３の出力が駒落し復元回路
１４に供給される。The decoder circuit 13 includes, in the frame decomposition circuit 12,
The code signal is decoded based on the separated dynamic range to form data from which the minimum value has been removed, and the minimum value is added to the value of the data from which the minimum value has been removed to restore the data. The output of the decoder circuit 13 is supplied to a dropped frame restoration circuit 14.
駒落し復元回路１４において、送信側において駒落し処
理がなされた静止ブロックに対して復元処理がなされる
０例えば、動き検出の判定コードに基づいて静止ブロッ
クに対して復元処理がなされ、ブロック内のフレーム間
において平均化されたサブサンプルデータを所定のタイ
ミングで二度読み出すことにより、本来の画素数のブロ
ックが復元される。駒落し復元回路１４の出力が空間内
補間回路１５に供給される。In the frame-drop restoration circuit 14, restoration processing is performed on the still block that has been subjected to frame-drop processing on the transmitting side.For example, restoration processing is performed on the still block based on the motion detection determination code, and By reading sub-sample data averaged between frames twice at predetermined timing, a block with the original number of pixels is restored. The output of the dropped frame restoration circuit 14 is supplied to the spatial interpolation circuit 15.
空間内補間回路１５は、送信側におけるサブサンプル処
理によって間引かれた画素を補間処理によって形成し、
本来の画素数のフレームを合成するもので、動き検出の
判定コードに基づいて選択的に時間方向補間若しくはフ
ィールド内袖間の何れかの処理がなされる。The intra-spatial interpolation circuit 15 forms pixels thinned out by sub-sampling processing on the transmission side by interpolation processing,
It combines frames with the original number of pixels, and selectively performs either temporal interpolation or intra-field processing based on a motion detection determination code.
時間方向補間は、時間的に同一画面領域で連続する２つ
のブロックを重ね合わせることにより間引かれた画素を
合成する補間である。この時間方向補間は、動き検出の
判定コードにより、同一画面領域で連続する現ブロック
及び前ブロックが共に静止ブロックであると判断される
場合においてなされる。Temporal interpolation is an interpolation in which thinned pixels are synthesized by overlapping two consecutive blocks in the same screen area in terms of time. This temporal interpolation is performed when the motion detection determination code determines that both the current block and the previous block that are continuous in the same screen area are still blocks.
また、フィールド内袖間は、同一フィールド内に存在す
るデータを用いて間引かれた画素を合成する補間である
。フィールド内袖間は、同一画面領域で連続する現ブロ
ック及び前ブロックの内で少なくとも一方が動きブロッ
クと判断される場合においてなされる。Furthermore, intra-field interpolation is an interpolation in which thinned out pixels are synthesized using data existing in the same field. Intra-field sleeve spacing is performed when at least one of the current block and previous block that are consecutive in the same screen area is determined to be a motion block.
フィールド内袖間では、後述のように、垂直方向の２個
のデータと水平方向の２個のデータに基づいてより相関
の強い方向が検出される。それと共に、水平方向の２個
のデータの平均値と垂直方向の２個のデータの平均値と
垂直及び水平方向の４個のデータの平均値とが補間値と
して算出され、これらのうちから相関の強い方向の補間
値が選択的に使用される。As will be described later, between the inner fields, a direction with a stronger correlation is detected based on two pieces of data in the vertical direction and two pieces of data in the horizontal direction. At the same time, the average value of two pieces of data in the horizontal direction, the average value of two pieces of data in the vertical direction, and the average value of four pieces of data in the vertical and horizontal directions are calculated as interpolated values, and from these, the correlation The interpolated values in the direction of strong are selectively used.
空間内補間回路１５からの本来の画素数分のデータがブ
ロック分解回路１６に供給される。ブロック分解回路１
６は、ブロックの順序のデータを走査順序のデータ列に
変換する。つまり、ブロック分解回路１６において、サ
ンプルデータの順番がテレビジョン信号の走査と同様な
順番とされる。Data for the original number of pixels from the spatial interpolation circuit 15 is supplied to the block decomposition circuit 16. Block decomposition circuit 1
6 converts data in block order into a data string in scan order. That is, in the block decomposition circuit 16, the order of sample data is the same as that of scanning the television signal.
ブロック分解回路１６の出力が出力端子１７から取り出
される。従って、出力端子１７からは、所定のサンプリ
ング周波数ｆｓで標本化されて８ビツトで量子化された
ディジタルビデオ信号が得られる。The output of the block decomposition circuit 16 is taken out from the output terminal 17. Therefore, from the output terminal 17, a digital video signal sampled at a predetermined sampling frequency fs and quantized to 8 bits is obtained.
Ｃ，フィールド内補間処理の説明
第１図は、前述した高能率符号の受信側に設けられる空
間内補間回路１５におけるフィールド内補間処理部の一
例を示す、第１図において２１で示される端子には、駒
落し復元回路１４からのサブサンプルデータが入力信号
として供給される。C. Description of intra-field interpolation processing FIG. 1 shows an example of the intra-field interpolation processing section in the intra-space interpolation circuit 15 provided on the receiving side of the high-efficiency code mentioned above. The sub-sample data from the dropped frame restoration circuit 14 is supplied as an input signal.
尚、第１図において、ＳＤＬで表現される２２゜２５．
２６．２８．４４の夫々は、ｌサンプル周期（１／ｆｓ
）の遅延量を有するサンプル遅延回路であり、Ｉ ＨＤ
Ｌで表現される２３．２４．４３の夫々は、ｌ水平周期
の遅延量を有するライン遅延回路である。In addition, in FIG. 1, 22°, 25.
26.28.44 each have l sample period (1/fs
) is a sample delay circuit having a delay amount of I HD
Each of 23, 24, and 43 represented by L is a line delay circuit having a delay amount of l horizontal period.
入力端子２１からの入力ディジタル信号がサンプル遅延
回路２セ、ライン遅延回路２３及び４３の夫々に供給さ
れる。サンプル遅延回路２２の出力が減算器２７に供給
されると共に、加算器３０に供給される。An input digital signal from input terminal 21 is supplied to sample delay circuit 2 and line delay circuits 23 and 43, respectively. The output of the sample delay circuit 22 is supplied to a subtracter 27 and also to an adder 30.
また、ライン遅延回路２３の出力がライン遅延回路２４
及びサンプル遅延回路２８を介して減算器２７及び加算
器３０の夫々に供給される。それと共に、ライン遅延回
路２３の出力が減算器２９及び加算器３１の夫々に供給
されると共に、サンプル遅延回路２５及び２６を介して
減算器２９及び加算器３１の夫々に供給される。Also, the output of the line delay circuit 23 is output to the line delay circuit 24.
and is supplied via the sample delay circuit 28 to the subtracter 27 and adder 30, respectively. At the same time, the output of the line delay circuit 23 is supplied to the subtracter 29 and the adder 31, respectively, and is also supplied to the subtracter 29 and the adder 31, respectively, via the sample delay circuits 25 and 26.
減算器２７において、例えば、サンプル遅延回路２８の
出力からサンプル遅延回路２２の出力が減算され、この
減算出力が絶対値変換回路３３に供給される。絶対値変
換回路３３において、減算器２７の出力が絶対値に変換
され、この絶対値出力が比較回路３７に供給される。In the subtracter 27 , for example, the output of the sample delay circuit 22 is subtracted from the output of the sample delay circuit 28 , and the subtracted output is supplied to the absolute value conversion circuit 33 . In the absolute value conversion circuit 33, the output of the subtracter 27 is converted to an absolute value, and this absolute value output is supplied to the comparison circuit 37.
比較回路３７には、端子３６から所定のしきい値データ
ＴＨが供給されており、比較回路３７において、絶対値
回路３３の出力としきい値データＴＨとが比較され、比
較出力が形成される。比較回路３７の比較出力が判断回
路４２に供給される。The comparator circuit 37 is supplied with predetermined threshold data TH from the terminal 36, and the comparator circuit 37 compares the output of the absolute value circuit 33 with the threshold data TH to form a comparison output. The comparison output of the comparison circuit 37 is supplied to the judgment circuit 42.
また、加算器３０において、サンプル遅延回路２８の出
力とサンプル遅延回路回路２２の出力とが加算され、こ
の加算出力が加算器３２に供給されると共に、スイッチ
回路３８の入力端子３８ａに供給される。Further, in the adder 30, the output of the sample delay circuit 28 and the output of the sample delay circuit 22 are added, and this addition output is supplied to the adder 32 and also to the input terminal 38a of the switch circuit 38. .
一方、減算器２９において、サンプル遅延回路２６の出
力からライン遅延回路２３の出力が減算され、この減算
出力が絶対値変換回路３４に供給される。絶対値変換回
路３４において、減算器２つの出力が絶対値に変換され
、この絶対値出力が比較回路４０に供給される。On the other hand, in the subtracter 29 , the output of the line delay circuit 23 is subtracted from the output of the sample delay circuit 26 , and the subtracted output is supplied to the absolute value conversion circuit 34 . In the absolute value conversion circuit 34, the outputs of the two subtracters are converted into absolute values, and this absolute value output is supplied to the comparison circuit 40.
比較回路４０には、端子３９から所定のしきい値データ
ＴＨが供給されており、比較回路４０において、絶対値
回路３４の出力としきい値とが比較され、比較出力が形
成される。比較回路４０の比較出力が判断回路４２に供
給される。The comparator circuit 40 is supplied with predetermined threshold data TH from the terminal 39, and the comparator circuit 40 compares the output of the absolute value circuit 34 with the threshold value to form a comparison output. The comparison output of the comparison circuit 40 is supplied to the judgment circuit 42.
また、加算器３１において、サンプル遅延回路２６の出
力とサンプル遅延回路回路２３の出力とが加算され、こ
の加算出力が加算器３２に供給されると共に、スイッチ
回路３８の入力端子３８ｃに供給される。Further, in the adder 31, the output of the sample delay circuit 26 and the output of the sample delay circuit 23 are added, and the added output is supplied to the adder 32 and also to the input terminal 38c of the switch circuit 38. .
加算器３２において、加算器３０の出力と加算器３１の
出力とが加算され、加算器３２の加算出力が〃割算回路
３５に供給される。２割算回路３５は、例えば、供給さ
れる加算器３２の出力を１ビツト下位にシフトすること
により、割算処理を行うもので、〃割算回路３５におけ
る処理により加算器３２の出力がＡとされる。〃割算回
路３５の出力がスイッチ回路３８の入力端子３８ｂに供
給される。In the adder 32, the output of the adder 30 and the output of the adder 31 are added, and the added output of the adder 32 is supplied to the division circuit 35. The 2nd division circuit 35 performs division processing by shifting the supplied output of the adder 32 to the lower order by 1 bit, and the output of the adder 32 becomes A due to the processing in the division circuit 35. It is said that The output of the divider circuit 35 is supplied to the input terminal 38b of the switch circuit 38.
比較回路３７及び４０の比較出力が供給される判断回路
４２は、垂直方向及び水平方向のうちでより相関の強い
方向を判断し、判断回路４２からスイッチ回路３８を制
御する制御信号を発生する。A judgment circuit 42 to which the comparison outputs of the comparison circuits 37 and 40 are supplied judges which direction has a stronger correlation between the vertical direction and the horizontal direction, and generates a control signal for controlling the switch circuit 38 from the judgment circuit 42 .
判断回路４２において形成された制御信号がスイッチ回
路３８に供給される。The control signal generated in the decision circuit 42 is supplied to the switch circuit 38.
スイッチ回路３８は、判断回路４２からの制御信号に基
づいて入力端子３８ａ、３８ｂ、３８ｃに供給される信
号の何れかを選択的に出力する。The switch circuit 38 selectively outputs any one of the signals supplied to the input terminals 38a, 38b, and 38c based on the control signal from the determination circuit 42.
スイッチ回路３８の出力が〃割算回路４１に供給される
。The output of the switch circuit 38 is supplied to a division circuit 41.
〃割算回路４１は、Ａ割算回路３５と同様にビットシフ
トにより割算処理を行う。２割算回路４１出力がスイッ
チ回路４５の一方の入力端子４５ａに供給される。スイ
ッチ回路４５の他方の入力端子４５ｂには、ライン遅延
回路４３の出力を更にサンプル遅延回路４４にて遅延し
て得られる出力が供給される。The division circuit 41, like the A division circuit 35, performs division processing by bit shifting. The output of the divide-by-2 circuit 41 is supplied to one input terminal 45a of the switch circuit 45. The other input terminal 45b of the switch circuit 45 is supplied with an output obtained by further delaying the output of the line delay circuit 43 in a sample delay circuit 44.
スイッチ４５には、端子４７からサンプリング周波数ｒ
ｓのサンプリングパルスがクロック信号として供給され
る。スイッチ回路４５において、１サンプル周期毎に入
力端子４５ａ、４５ｂに供給されている信号が交互に選
択される。つまり、データ及び補間データがスイッチ回
路４５により交互に選択される。スイッチ回路４５の出
力信号が出力端子４６から取り出される。出力端子４６
から得られる補間処理がなされた信号が前述したブロッ
ク分解回路１６に供給される。The switch 45 is connected to the sampling frequency r from the terminal 47.
A sampling pulse of s is supplied as a clock signal. In the switch circuit 45, the signals supplied to the input terminals 45a and 45b are alternately selected every sample period. That is, data and interpolated data are alternately selected by the switch circuit 45. The output signal of the switch circuit 45 is taken out from the output terminal 46. Output terminal 46
The interpolated signal obtained from the above is supplied to the block decomposition circuit 16 described above.
第４図は、サンプリング格子の一例を示すもので、第４
図において、５５で示される間引かれた画素を補間する
場合について更に具体的に説明する。尚、第４図におい
て実線で示されるのが同一フィールドにおける（ｎ−１
）、ｎ、 （ｎ＋１）ラインを示すもので、○で示さ
れるのがサブサンプリングされた画素を示し、×で示さ
れるのが間引かれた画素を示す、また、破線が他フィー
ルドのラインを示している。Figure 4 shows an example of a sampling grid.
The case of interpolating the thinned out pixels indicated by 55 in the figure will be explained in more detail. In addition, in FIG. 4, the solid line indicates (n-1) in the same field.
), n, (n+1) lines, ○ indicates subsampled pixels, × indicates thinned out pixels, and dashed lines indicate lines of other fields. It shows.
入力端子２１に５６で示される間引かれた画素が供給さ
れるタイミングでは、サンプル遅延回路２２から第４図
において５４で示す画素が出力され、サンプル遅延回路
２８からは、更に２ライン前となる５１で示す画素が出
力される。At the timing when the thinned out pixel indicated by 56 is supplied to the input terminal 21, the sample delay circuit 22 outputs the pixel indicated by 54 in FIG. A pixel indicated by 51 is output.
画素５４のデータの値をＤとし、画素５１のデータの値
をＣとすると、減算器２７から（Ｃ−Ｄ）が出力される
と共に、加算器３０から（Ｃ＋Ｄが出力される。減算器
２７の出力が絶対値変換回路３３を介して比較回路３７
に供給され 比較回路３７において、絶対値Ｉ Ｃ−Ｄ
Ｉとしきい値データＴＨとが比較される。When the data value of the pixel 54 is D and the data value of the pixel 51 is C, the subtracter 27 outputs (CD) and the adder 30 outputs (C+D. The output is sent to the comparison circuit 37 via the absolute value conversion circuit 33.
In the comparator circuit 37, the absolute value I C-D
I and threshold data TH are compared.
一方、入力端子２１に間引かれた画素５６が供給される
タイ、ミングにおいて、ライン遅延回路２３から第４図
において５３で示される画素が出力され、サンプル遅延
回路２６からは、更に２サンプル前となる５２で示され
る画素が出力される。On the other hand, at the timing when the thinned out pixels 56 are supplied to the input terminal 21, the line delay circuit 23 outputs the pixel indicated by 53 in FIG. The pixel indicated by 52 is output.
画素５３のデータの値をＢとし、画素５２のデータの値
をＡとすると、減算器２９から（Ａ−Ｂ）が出力される
と共に、加算器３１から（Ａ＋Ｂ）が出力される。減算
器２９の出力が絶対値変換回路３４を介して比較回路４
０に供給され、比較回路４０において絶対値ＩＡ−Ｂｌ
としきい値データＴＨとが比較される。If the value of the data of the pixel 53 is B and the value of the data of the pixel 52 is A, the subtracter 29 outputs (AB), and the adder 31 outputs (A+B). The output of the subtracter 29 is sent to the comparison circuit 4 via the absolute value conversion circuit 34.
0, and in the comparison circuit 40 the absolute value IA-Bl
and threshold data TH are compared.
また、加算器３０の出力と加算器３１の出力とが加算器
３２において加算され、加算器３２から（Ａ＋Ｂ＋Ｃ＋
Ｄ）が出力される。加算器３２の出力が％割算回路３５
に供給され、Ａ割算回路３５から騒（Ａ＋Ｂ十〇＋Ｄ）
が出力される。Further, the output of the adder 30 and the output of the adder 31 are added in the adder 32, and the output from the adder 32 is (A+B+C+
D) is output. The output of the adder 32 is sent to the % division circuit 35
and the noise (A+B〇+D) is supplied from the A division circuit 35.
is output.
比較回路３７において、比較処理がなされ、（Ｉ Ｃ−
Ｄ Ｉ ＞ＴＨ）の場合には、例えば、ハイレベルの出
力が判断回路４２に供給され、（Ｉｃ−ＤＩ≦ＴＨ）の
場合には、ローレベルの出力が判断回路４２に供給され
る。また、同様に比較回路４０において、比較処理がな
され、（ＩＡ−Ｂ１ ＞ＴＨ）の場合には、例えば、ハ
イレベルの出力が判断回路４２に供給され、（ＩＡ−Ｂ
ｌ≦ＴＨ）の場合には、ローレベルの出力が判断回路４
２に供給される。Comparison processing is performed in the comparison circuit 37, and (IC-
If D I >TH, for example, a high level output is supplied to the determination circuit 42, and if (Ic-DI≦TH), a low level output is supplied to the determination circuit 42. Similarly, comparison processing is performed in the comparison circuit 40, and if (IA-B1 > TH), for example, a high-level output is supplied to the determination circuit 42, and (IA-B
l≦TH), the low level output is output from the judgment circuit 4.
2.
判断回路４２において、垂直方向及び水平方向のうちで
相関が強い方向が判断され、相関の強い方向のサブサン
プルデータを用いて補間処理するように制御信号が形成
される。この制御信号がスイッチ回路３８に供給される
。The determining circuit 42 determines which direction has the strongest correlation between the vertical direction and the horizontal direction, and generates a control signal so that interpolation processing is performed using sub-sample data in the direction where the correlation is strong. This control signal is supplied to the switch circuit 38.
この例では、（Ｉ Ｃ−Ｄ Ｉ ＞ＴＨ）で且つ（ＩＡ
−Ｂ Ｉ≦ＴＨ）の場合には、水平方向の相関が強いと
判断されて入力端子３８ｃが選択され、スイッチ回路３
８から（Ａ ＋ Ｂ）が出力される。In this example, (I C-D I > TH) and (IA
-BI≦TH), it is determined that the correlation in the horizontal direction is strong, and the input terminal 38c is selected, and the switch circuit 3
(A + B) is output from 8.
また、（Ｉ Ｃ−Ｄ Ｉ≦ＴＨ）で且つ（Ｉ Ａ−８１
＞ＴＨ）の場合には、垂直方向の相関が強いと判断され
て入力端子３８ａが選択され、スイッチ回路３８から（
Ｃ十Ｄ）が出力される。Also, (I C-D I≦TH) and (I A-81
>TH), it is determined that the vertical correlation is strong, the input terminal 38a is selected, and the switch circuit 38 selects (
C1D) is output.
更に、上記以外の場合には、入力端子３８ｂが選択され
、スイッチ回路３８から（Ａ＋Ｂ＋Ｃ＋Ｄ）／２が出力
される。Furthermore, in cases other than the above, the input terminal 38b is selected and (A+B+C+D)/2 is output from the switch circuit 38.
従って、スイッチ回路３８に接続された各割算回路４１
からは、’Ａ （Ａ＋Ｂ）、’Ａ （Ｃ＋Ｄ）。Therefore, each division circuit 41 connected to the switch circuit 38
From 'A (A+B), 'A (C+D).
’Ａ （Ａ ＋ Ｂ ＋ Ｃ＋ Ｄ）のいずれかの補間
データが出力される。〃割算回路４１の出力がスイッチ
回路４５の一方の入力端子４５ａに供給される。'A (A + B + C + D) interpolated data is output. The output of the divider circuit 41 is supplied to one input terminal 45a of the switch circuit 45.
スイッチ回路４５は、間引かれた画素５５のタイミング
において、一方の入力端子４５ａを選択するように端子
４７からのクロック信号により制御されており、％割算
回路４１からの上記補間データが出力端子４６から取り
出される。従って、補間データがサブサンプルデータの
間に挿入された形で出力され、本来のサンプルデータ列
が復元される。The switch circuit 45 is controlled by a clock signal from a terminal 47 so as to select one input terminal 45a at the timing of the thinned out pixels 55, and the interpolated data from the % division circuit 41 is output from the output terminal. 46. Therefore, the interpolated data is inserted between the sub-sample data and output, and the original sample data sequence is restored.
また、画素５６の次に位置する第４図において５７で示
される画素が入力端子２１に供給されるタイミングにお
いては、スイッチ回路４５は、他方の入力端子４５ｂを
選択するように端子４７からのクロック信号により制御
されているため、サンプル遅延回路４４からの出力、つ
まり、画素５３のサブサンプルデータがスイッチ回路４
５から出力される。Further, at the timing when the pixel indicated by 57 in FIG. 4 located next to the pixel 56 is supplied to the input terminal 21, the switch circuit 45 receives the clock from the terminal 47 so as to select the other input terminal 45b. Since it is controlled by the signal, the output from the sample delay circuit 44, that is, the sub-sample data of the pixel 53 is sent to the switch circuit 4.
Output from 5.
尚、この発明の一実施例におけるフィールド内袖間処理
の例としては、上記以外に種々の変形が可能である。例
えば、ＣＩＡ−Ｂｌ≦ＴＨ）の時には、ｌ Ｃ−Ｄ Ｉ
の大きさに係わらず、補間データとして’Ａ （Ａ＋Ｂ
）を用い、（ＩＡ−Ｂｌ＞ＴＨ）で且つ（Ｉ Ｃ−Ｄ
Ｉ≦ＴＨ）の時に、補間データとしてＩＡ（Ｃ＋Ｄ）を
用い、（ＩＡ−Ｂｌ＞ＴＨ）で且つ（ｌ Ｃ−Ｄ Ｉ
＞ＴＨ）の時に、補間データとして’Ａ （Ａ＋Ｂ＋Ｃ
＋Ｄ）を用いるようにスイッチ回路３８を制御するよう
にしても良い。It should be noted that various modifications other than those described above are possible as an example of the in-field sleeve spacing process in one embodiment of the present invention. For example, when CIA-Bl≦TH), l C-D I
Regardless of the size of 'A (A+B
), (IA-Bl>TH) and (I C-D
When I≦TH), use IA(C+D) as interpolation data, and (IA-Bl>TH) and (l C-D I
>TH), 'A (A+B+C
The switch circuit 38 may be controlled to use +D).
また、更に他の例としてＩＡ−Ｂｌ≦Ｉ Ｃ−Ｄｌの時
に、補間データとして’Ａ （Ａ＋Ｂ）を用い、（ｌ
Ａ−Ｂ ｌ ＞ Ｉ Ｃ−Ｄ Ｉ）の時に、補間データ
として’Ａ （Ｃ＋Ｄ）を用いるようにスイッチ回路３
８を制御するようにしても良い。As still another example, when IA-Bl≦I C-Dl, 'A (A+B) is used as interpolation data, and (l
When A-B l > I C-D I), the switch circuit 3 is configured to use 'A (C+D) as interpolation data.
8 may be controlled.
この発明では、空間内補間回路において、静止ブロック
と判定されるブロックに対して時間方向補間がなされる
と共に、動きブロックと判定されるブロックに対してフ
ィールド内袖間がなされる。In the present invention, the intra-spatial interpolation circuit performs temporal interpolation on blocks determined to be stationary blocks, and performs intra-field interpolation on blocks determined to be motion blocks.
フィールド内袖間がなされる場合には、サブサンプルデ
ータが遅延回路群に供給され、補間点を中心として水平
及び垂直方向に隣接する４個の画素のデータが取り出さ
れる。得られた水平方向のデータの差分の絶対値が求め
られると共に、垂直方向のデータの差分の絶対値が求め
られ、差分の絶対値の夫々が所定のしきい値と比較され
ることで、より相関の強い方向が検出され、この検出結
果に基づいて適応に間引かれた画素の補間処理がなされ
る。例えば、水平方向の差分の絶対値がしきい値より小
とされ、且つ、垂直方向の差分の絶対値がしきい値より
大とされる場合には、水平方向の相関が強いと判断され
、水平方向のデータの平均値が補間値として出力される
。また、水平方向の差分の絶対値がしきい値より大とさ
れ、且つ、垂直方向の差分の絶対値がしきい値より小と
される場合には、垂直方向の相関が強いと判断され、垂
直方向のデータの平均値が補間値として出力される。更
に、水平及び垂直方向の差分の絶対値が両者共にしきい
値より大とされるか、若しくは、両者共に小とされる場
合には、水平及び垂直方向のデータの平均値が補間値と
して出力される。When intra-field spacing is performed, sub-sample data is supplied to a group of delay circuits, and data of four pixels adjacent in the horizontal and vertical directions around the interpolation point are extracted. The absolute value of the difference in the obtained horizontal data is determined, and the absolute value of the difference in the vertical data is also determined, and each of the absolute values of the difference is compared with a predetermined threshold. A direction with a strong correlation is detected, and interpolation processing of adaptively thinned out pixels is performed based on the detection result. For example, if the absolute value of the difference in the horizontal direction is smaller than the threshold and the absolute value of the difference in the vertical direction is larger than the threshold, it is determined that the correlation in the horizontal direction is strong, The average value of horizontal data is output as an interpolated value. Further, if the absolute value of the difference in the horizontal direction is greater than the threshold value, and the absolute value of the difference in the vertical direction is smaller than the threshold value, it is determined that the correlation in the vertical direction is strong, The average value of the data in the vertical direction is output as an interpolated value. Furthermore, if the absolute values of the horizontal and vertical differences are both greater than the threshold, or both are smaller, the average value of the horizontal and vertical data is output as an interpolated value. be done.
従って、この発明に依れば、動きブロックに対してサブ
サンプリングで間引かれた画素を補間する場合に、水平
及び垂直の相関を考慮した上で適応に補間処理を行うこ
とができるため、従来のように単純に補間点の左右の２
個の画素のデータの平均値或いは上下、左右の４個の画
素のデータの平均値を使用して補間を行う場合と比較し
て、画質の劣化を防止できる。このため、静止ブロック
と動きブロックとが短い時間で繰り返す場合においても
画質の劣化が目立つことがなく、良好な復元画像を得る
ことができる。Therefore, according to the present invention, when interpolating pixels thinned out by subsampling for a motion block, it is possible to adaptively perform interpolation processing while taking horizontal and vertical correlations into consideration. Simply add the 2 points on the left and right of the interpolation point like
Compared to the case where interpolation is performed using the average value of data of a single pixel or the average value of data of four pixels on the upper, lower, left and right sides, deterioration in image quality can be prevented. Therefore, even when a still block and a moving block are repeated in a short period of time, there is no noticeable deterioration in image quality, and a good restored image can be obtained.
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明が適用される高能率符号化装置の送信側のブロッ
ク図、第３図はこの発明が適用される高能率符号化装置
の受信側のブロック図、第４図はこの発明の一実施例の
動作説明に用いる路線図、第５図はこの発明が適用され
る高能率符号化装置におけるサブサンプリングの説明に
用いる路線図である。
図面における主要な符号の説明
２１：サブサンプルデータの供給端子、２２゜２５．２
６，２８，４４：サンプル遅延回路。
２３．２４．４３ニライン遅延回路、２７．２９＝減算
器、 ３０，３１，３２：加算器、 ３３．３４
：絶対値変換回路、 ３７，４０：比較回路、
３８．４５：スイッチ回路、３５，４１：Ａ割算回路
、 ４２：判断回路、 ４６：補間出力の出力端子
。
代理人 弁理士 杉 浦 正 知
主にイ訃ンステへ
受信システヘ
第３図
す）プリジグオド）
第５図FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a block diagram of the transmission side of a high-efficiency encoding device to which this invention is applied, and FIG. 3 is a high-efficiency encoding device to which this invention is applied. A block diagram of the receiving side of the device, FIG. 4 is a route map used to explain the operation of an embodiment of the present invention, and FIG. 5 is a route map used to explain subsampling in a high efficiency encoding device to which this invention is applied. It is. Explanation of main symbols in the drawings 21: Sub-sample data supply terminal, 22°25.2
6, 28, 44: sample delay circuit. 23.24.43 Ni-line delay circuit, 27.29 = subtracter, 30, 31, 32: adder, 33.34
: Absolute value conversion circuit, 37, 40: Comparison circuit,
38.45: Switch circuit, 35, 41: A division circuit, 42: Judgment circuit, 46: Output terminal for interpolation output. Representative: Tadashi Sugiura, Patent Attorney: To the recipient system (Fig. 3) Fig. 5
Claims (1)
々に属するｎ個の領域からなるブロックに分割し、上記
ブロックの夫々の画素数を（１／ｍ）とし、かつ、ｍ個
のブロックに関してサブサンプリングの位相が順次シフ
トされるようにサブサンプリングすると共に、上記ブロ
ックのダイナミックレンジに適応して上記ディジタル画
像信号を符号化するようにした高能率符号の復号装置に
おいて、 上記サブサンプリングにより間引かれた画素を中心とし
て垂直方向及び水平方向の相関を検出する手段と、 上記間引かれた画素に対して水平方向に関する第１の補
間値と、垂直方向に関する第２の補間値と、水平及び垂
直方向に関する第３の補間値とを算出する手段と、 上記相関検出手段からの出力に応じて上記第１の補間値
、上記第２の補間値、上記第３の補間値のうちの一つを
選択的に上記間引かれた画素の補間データとして出力す
る選択手段と を備えたことを特徴とする高能率符号の復号装置。[Scope of Claims] A digital image signal is divided into blocks each consisting of n areas belonging to each of n temporally consecutive frames, and the number of pixels in each block is (1/m), and m In the high-efficiency code decoding device, the decoding device performs subsampling such that the phase of subsampling is sequentially shifted for each block, and encodes the digital image signal by adapting to the dynamic range of the block. means for detecting correlation in the vertical and horizontal directions centering on pixels thinned out by sampling; a first interpolated value in the horizontal direction and a second interpolated value in the vertical direction for the thinned out pixels; and third interpolated values in the horizontal and vertical directions; and means for calculating the first interpolated value, the second interpolated value, and the third interpolated value in accordance with the output from the correlation detection means A decoding device for a high-efficiency code, comprising: selection means for selectively outputting one of the pixels as interpolated data of the thinned out pixels.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149735A JPH0793727B2 (en) | 1987-06-16 | 1987-06-16 | High efficiency code decoding device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149735A JPH0793727B2 (en) | 1987-06-16 | 1987-06-16 | High efficiency code decoding device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63313978A true JPS63313978A (en) | 1988-12-22 |
| JPH0793727B2 JPH0793727B2 (en) | 1995-10-09 |
Family
ID=15481666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62149735A Expired - Lifetime JPH0793727B2 (en) | 1987-06-16 | 1987-06-16 | High efficiency code decoding device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793727B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4702312B2 (en) * | 2007-03-22 | 2011-06-15 | カシオ計算機株式会社 | Difference evaluation device, difference evaluation method, and program |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065637A (en) * | 1983-08-15 | 1985-04-15 | ア−ルシ−エ− コ−ポレ−ション | Method of transmitting data |
| JPS612482A (en) * | 1984-06-15 | 1986-01-08 | Mitsubishi Electric Corp | Sampling filter of sub-nyquist |
-
1987
- 1987-06-16 JP JP62149735A patent/JPH0793727B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065637A (en) * | 1983-08-15 | 1985-04-15 | ア−ルシ−エ− コ−ポレ−ション | Method of transmitting data |
| JPS612482A (en) * | 1984-06-15 | 1986-01-08 | Mitsubishi Electric Corp | Sampling filter of sub-nyquist |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793727B2 (en) | 1995-10-09 |
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