JPS63312669A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPS63312669A JPS63312669A JP62149574A JP14957487A JPS63312669A JP S63312669 A JPS63312669 A JP S63312669A JP 62149574 A JP62149574 A JP 62149574A JP 14957487 A JP14957487 A JP 14957487A JP S63312669 A JPS63312669 A JP S63312669A
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- trench
- solid
- photodiode
- image sensor
- isolating
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- Pending
Links
- 238000002955 isolation Methods 0.000 claims abstract description 18
- 238000003384 imaging method Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 claims 3
- 239000004065 semiconductor Substances 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 4
- 239000012212 insulator Substances 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 239000007787 solid Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野］
この発明は固体撮像素子に関するもので、特にブルーミ
ングスメアに強い固体撮像素子に関するものである。
ングスメアに強い固体撮像素子に関するものである。
［従来の技術］
第２図は従来のインターライン転送方式の電荷結合素子
（以下ＣＯＤと略す）のブロック図であり、第３図は第
２図ａ−ｂ、ｃ−ｄの断面を示したものである。第２図
、第３図において１はｎ型基板、９は垂直ＣＣＤ、１０
はフォトダイオード、１２は読出・転送ゲート電極、１
３は水平ＣＣＤ。
（以下ＣＯＤと略す）のブロック図であり、第３図は第
２図ａ−ｂ、ｃ−ｄの断面を示したものである。第２図
、第３図において１はｎ型基板、９は垂直ＣＣＤ、１０
はフォトダイオード、１２は読出・転送ゲート電極、１
３は水平ＣＣＤ。
１４は濃度が低く浅いｐウェル、１５は１４より濃度が
高く深いｐウェル、１６は分離酸化膜、１７は分＃ｉｐ
拡散領域、１１は垂直ＣＣＤ転送ゲート電極、１Ｂは遮
光ＡＮ、１９は層間膜である。
高く深いｐウェル、１６は分離酸化膜、１７は分＃ｉｐ
拡散領域、１１は垂直ＣＣＤ転送ゲート電極、１Ｂは遮
光ＡＮ、１９は層間膜である。
次に動作について説明する。従来の構造では、ブルーミ
ングスメアを抑制するためにｎ型シリコン基板に正電位
をかけてフォトダイオードに発生した過剰電荷を基板の
深さ方向に掃き出す動作をしていた。
ングスメアを抑制するためにｎ型シリコン基板に正電位
をかけてフォトダイオードに発生した過剰電荷を基板の
深さ方向に掃き出す動作をしていた。
しかし、スメア成分のうち垂直ＣＣＤ近傍で発生した光
電子が垂直ＣＯＤへ飛び込むことで生じる以下の２つの
ものは抑制できない。
電子が垂直ＣＯＤへ飛び込むことで生じる以下の２つの
ものは抑制できない。
１． 斜めの入射光や素子表面での多重反射によって垂
直ＣＯＤの空乏層内で発生するスメア成分。
直ＣＯＤの空乏層内で発生するスメア成分。
２、 基板内部の深いところで発生した電荷の一部が横
方向に拡散してＣＯＤの空乏層に達するスメア成分。
方向に拡散してＣＯＤの空乏層に達するスメア成分。
またこの構造では、隣接フォトダイオードからのスメア
成分を抑制するために、フォトダイオードと垂直ＣＣＤ
の分離酸化膜の幅を大きくし、ベース長を大きくするこ
とによって電流を制御しなければならない。
成分を抑制するために、フォトダイオードと垂直ＣＣＤ
の分離酸化膜の幅を大きくし、ベース長を大きくするこ
とによって電流を制御しなければならない。
［発明が解決しようとする問題点］
従来の固体撮像素子は以上のように構成されていたので
、垂直ＣＣＤ近傍で発生した光電子が垂直ＣＣＤに飛び
込んで発生するスメアを抑制することは不可能であり、
また、分離酸化膜幅を成る程度以上狭くすることができ
ず、高密度画素化が困難であった。
、垂直ＣＣＤ近傍で発生した光電子が垂直ＣＣＤに飛び
込んで発生するスメアを抑制することは不可能であり、
また、分離酸化膜幅を成る程度以上狭くすることができ
ず、高密度画素化が困難であった。
この発明は上記のような問題点を解消するためになされ
たもので、スメアの抑制が可能な固体撮像素子を得るこ
とを目的としている。
たもので、スメアの抑制が可能な固体撮像素子を得るこ
とを目的としている。
［問題点を解決するための手段］
この発明に係る固体撮像素子は、電荷転送部と、フォト
ダイオードをトレンチ構造によって完全に分離したもの
である。
ダイオードをトレンチ構造によって完全に分離したもの
である。
［作用］
この発明におけるトレンチ分離はＣＣＤを囲むように形
成されることにより、フォトダイオード、垂直ＣＣＤ間
の寄生トランジスタのベース長が大きくなり電流を小さ
くすることができる。
成されることにより、フォトダイオード、垂直ＣＣＤ間
の寄生トランジスタのベース長が大きくなり電流を小さ
くすることができる。
［発明の実施例］
以下、この発明の実施例を図について説明する。
第１図はこの発明に係る固体撮像素子の製造工程の概略
を示す図であり、第１図（ｆ）は第２図のａ−ｂ部分に
相当し、第１図（ｇ）は第２図のｃ−ｄ部分に相当する
。
を示す図であり、第１図（ｆ）は第２図のａ−ｂ部分に
相当し、第１図（ｇ）は第２図のｃ−ｄ部分に相当する
。
図において、１はｎ型基板、２はフォトレジスト、３は
トレンチ、４は分離ｐ＋拡散領域、５は埋込絶縁膜、６
はエピタキシャル層、７はｐつエル、８は分離酸化膜、
９は垂直ＣＣＤ、１０はフォトダイオード、１１は垂直
ＣＣＤ転送ゲート電極、１２は読出・転送ゲート電極で
ある。
トレンチ、４は分離ｐ＋拡散領域、５は埋込絶縁膜、６
はエピタキシャル層、７はｐつエル、８は分離酸化膜、
９は垂直ＣＣＤ、１０はフォトダイオード、１１は垂直
ＣＣＤ転送ゲート電極、１２は読出・転送ゲート電極で
ある。
第１図（ｂ）に示すようにフォトダイオード、垂直ＣＯ
Ｄの間をフォトレジスト２でバターニングし、シリコン
エツチングを行ないトレンチを形成する。次いでトレン
チ側壁に分離用ｐ＋をイオン注入する（第１図（Ｃ））
。次にトレンチ溝を酸化物５で埋込む（第１図（ｄ））
。その後湾の絶縁物を埋めるのに充分な厚さのエピタキ
シャル成長６を行なう（第１図（ｅ））。その後通常の
プロセスによって固体撮像素子を製造する。
Ｄの間をフォトレジスト２でバターニングし、シリコン
エツチングを行ないトレンチを形成する。次いでトレン
チ側壁に分離用ｐ＋をイオン注入する（第１図（Ｃ））
。次にトレンチ溝を酸化物５で埋込む（第１図（ｄ））
。その後湾の絶縁物を埋めるのに充分な厚さのエピタキ
シャル成長６を行なう（第１図（ｅ））。その後通常の
プロセスによって固体撮像素子を製造する。
上記構成によって形成された固体撮像素子は垂直ＣＯＤ
とフォトダイオードを埋込トレンチ分離により分離する
ことにより従来分離酸化膜下部を通っていたスメア成分
を抑制することが可能になった。
とフォトダイオードを埋込トレンチ分離により分離する
ことにより従来分離酸化膜下部を通っていたスメア成分
を抑制することが可能になった。
また従来の分離領域の幅はトレンチ分離の幅で決まるの
で従来より高密度な固体撮像素子を得ることができる。
で従来より高密度な固体撮像素子を得ることができる。
なお、上記実施例ではトレンチ分離絶縁膜として酸化膜
を用いたが、この代わりとして窒化膜を用いてもよい。
を用いたが、この代わりとして窒化膜を用いてもよい。
またエピタキシャル成長法で埋込んだがポリシリコンを
デポジットし、レーザ再結晶にてシリコン層を形成して
もよい。
デポジットし、レーザ再結晶にてシリコン層を形成して
もよい。
［発明効果］
以上のように、この発明によれば垂直ＣＣＤとフォトダ
イオードを埋込トレンチ分離によって分離したのでこの
間のスメア成分を大幅に低減した固体撮像素子を得るこ
とができるという効果がある。
イオードを埋込トレンチ分離によって分離したのでこの
間のスメア成分を大幅に低減した固体撮像素子を得るこ
とができるという効果がある。
第１図はこの発明の一実施例による固体撮像素子とその
製造工程を示す概略図であり、第２図は従来のインター
ライン転送方式ＣＣＤのブロック図であり、第３図は第
２図の部分断面図である。 図において１はｎ型基板、２はフォトレジスト、３はト
レンチ、４は分Ｍｐ＋拡散領域、５は埋込絶縁膜、６は
エピタキシャル層、７はｐウェル、８は分離酸化膜、９
は垂ｊＩＣＣＤ、１０はフォトダイオード、１１は垂直
ＣＣＤ転送ゲート電極、１２は続出・転送ゲート電極で
ある。 なお、図中、同一符号は同一、または相当部分を示す。
製造工程を示す概略図であり、第２図は従来のインター
ライン転送方式ＣＣＤのブロック図であり、第３図は第
２図の部分断面図である。 図において１はｎ型基板、２はフォトレジスト、３はト
レンチ、４は分Ｍｐ＋拡散領域、５は埋込絶縁膜、６は
エピタキシャル層、７はｐウェル、８は分離酸化膜、９
は垂ｊＩＣＣＤ、１０はフォトダイオード、１１は垂直
ＣＣＤ転送ゲート電極、１２は続出・転送ゲート電極で
ある。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (3)
- （１）半導体基板上に形成された複数個の配列された光
電変換素子と、前記光電変換素子によって得られた信号
電荷を外部に読出す電荷結合素子とからなる固体撮像装
置において、前記光電変換素子と前記電荷結合素子の電
荷転送部をトレンチ構造により分離したことを特徴とす
る固体撮像素子。 - （２）前記トレンチ構造による分離を酸化膜を用いて行
なったことを特徴とする特許請求の範囲第１項に記載の
固体撮像素子。 - （３）前記トレンチ構造による分離を窒化膜を用いて行
なったことを特徴とする特許請求の範囲第１項に記載の
固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149574A JPS63312669A (ja) | 1987-06-16 | 1987-06-16 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62149574A JPS63312669A (ja) | 1987-06-16 | 1987-06-16 | 固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63312669A true JPS63312669A (ja) | 1988-12-21 |
Family
ID=15478167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62149574A Pending JPS63312669A (ja) | 1987-06-16 | 1987-06-16 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63312669A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03273678A (ja) * | 1990-03-23 | 1991-12-04 | Matsushita Electron Corp | 固体撮像装置 |
| JP2002057318A (ja) * | 2000-08-07 | 2002-02-22 | Sony Corp | 固体撮像素子及びその製造方法 |
| JP2002057319A (ja) * | 2000-08-07 | 2002-02-22 | Sony Corp | 固体撮像素子 |
| US6812541B2 (en) * | 2001-01-12 | 2004-11-02 | Stmicroelectronics S.A. | Integrated circuit with a reduced risk of punch-through between buried layers, and fabrication process |
| KR100522826B1 (ko) * | 2002-07-15 | 2005-10-18 | 매그나칩 반도체 유한회사 | 소자 격리 특성을 향상시킨 이미지센서 및 그 제조 방법 |
| KR100562668B1 (ko) * | 2001-12-28 | 2006-03-20 | 매그나칩 반도체 유한회사 | 암신호 감소를 위한 이미지센서 제조 방법 |
-
1987
- 1987-06-16 JP JP62149574A patent/JPS63312669A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03273678A (ja) * | 1990-03-23 | 1991-12-04 | Matsushita Electron Corp | 固体撮像装置 |
| JP2002057318A (ja) * | 2000-08-07 | 2002-02-22 | Sony Corp | 固体撮像素子及びその製造方法 |
| JP2002057319A (ja) * | 2000-08-07 | 2002-02-22 | Sony Corp | 固体撮像素子 |
| US6812541B2 (en) * | 2001-01-12 | 2004-11-02 | Stmicroelectronics S.A. | Integrated circuit with a reduced risk of punch-through between buried layers, and fabrication process |
| KR100562668B1 (ko) * | 2001-12-28 | 2006-03-20 | 매그나칩 반도체 유한회사 | 암신호 감소를 위한 이미지센서 제조 방법 |
| KR100522826B1 (ko) * | 2002-07-15 | 2005-10-18 | 매그나칩 반도체 유한회사 | 소자 격리 특성을 향상시킨 이미지센서 및 그 제조 방법 |
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