JPS63308432A - Sequence generating method - Google Patents
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- JPS63308432A JPS63308432A JP61111342A JP11134286A JPS63308432A JP S63308432 A JPS63308432 A JP S63308432A JP 61111342 A JP61111342 A JP 61111342A JP 11134286 A JP11134286 A JP 11134286A JP S63308432 A JPS63308432 A JP S63308432A
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Abstract
Description
【発明の詳細な説明】
（監東上の利用分野）
本発明は、データ通信回線上のデータの盗聴等を防ぐ目
的で、コンピュータ或いは符号化された音声等の情報信
号を暗号化する暗号演算を行なうための系列生成方法に
関する。[Detailed Description of the Invention] (Field of Application of Supervision) The present invention uses cryptographic operations for encrypting information signals such as computer or encoded voice in order to prevent data eavesdropping on data communication lines. The present invention relates to a sequence generation method for carrying out such operations.
（従来技術）
近年、データ回線等を介して行なう通信情報の盗聴、或
いは改ざんを防止するために１通信する当事者のみが知
る暗号鍵によってデータを暗号化して容易に情報内容を
解読でき々いよう圧する手段の会費性が高まって来た。(Prior art) In recent years, in order to prevent wiretapping or falsification of communication information carried out via data lines, etc., data has been encrypted using an encryption key known only to one party to the communication, making it difficult to easily decipher the information content. The method of pressure has become more and more like a membership fee.
暗号方式に要求される事項は第一に暗号データが生のデ
ータの統計的性質が破壊され、結果として擬似ランダム
化されること。第２に、平文と対応する暗号文が第三者
に入手されたとしても容易に解読されないもの、即ち暗
号攻撃強度評価が高いこと、更には暗号アルゴリズムが
知られかつ暗号文が知られたとしても暗号鍵全数検査以
外に解読方法がなくかつ該暗号鍵全数ができるだけ膨大
であることが掲げられる。The first requirement for an encryption method is that the statistical properties of the raw data in the encrypted data are destroyed, resulting in pseudo-randomization. Second, even if the plaintext and the corresponding ciphertext are obtained by a third party, they cannot be easily decrypted, that is, the encryption attack strength rating is high, and furthermore, the encryption algorithm is known and the ciphertext is known. There is no decryption method other than checking all the encryption keys, and the total number of encryption keys must be as large as possible.
暗号化方法としては、伝送すべき生の情報信号系列１例
えばテジタル信号のビット系列な所要の暗号鍵に従って
ランダム化するのが一般的であるが、従来この信号系列
をランダム化するための装置としては第２図（ａ）に示
す如く最大長系列（系列長２ｎ−１，ｎはシフトレジス
タのフリップフロップの数）を生成する線形シフトレジ
スタが使用されていた。As an encryption method, it is common to randomize the raw information signal sequence 1 to be transmitted, for example, the bit sequence of a digital signal, according to a required encryption key. Conventionally, as a device for randomizing this signal sequence, As shown in FIG. 2(a), a linear shift register was used which generates a maximum length sequence (sequence length 2n-1, where n is the number of flip-flops in the shift register).
これはシフトレジスタ１の各フリラフフロップ出力をス
イッチ２へ入力し、この出力を排他的論理和３を抽出し
出力となしこの出力４を前記シフトレジスタＩＫフィー
ドバックせしめるとともに望む暗号信号として出力する
ものである。This inputs each frill rough flop output of shift register 1 to switch 2, extracts exclusive OR 3 from this output, uses it as an output, and feeds this output 4 to the shift register IK and outputs it as a desired encrypted signal. It is.
このとき前記スイッチ２の０Ｎ−ＯＦＦのパターンを原
始既約多項式の係数に対応せしめることによって最大長
系列出力を得ることができる。At this time, the maximum length sequence output can be obtained by making the ON-OFF pattern of the switch 2 correspond to the coefficients of the primitive irreducible polynomial.
この方法は比較的簡単な装置構成によってデータを擬似
ランダムなる暗号データにすることができるが９反面ｐ
ｌａｎｅ ｔｅｘｔ ａｔｔａｃｋ に対しては
線形連立方程式によって極めて容易に暗号鍵に相当する
前記スイッチ２の０Ｎ−ＯＦＦ パターンが解読され
てしまうと云う問題があった。This method can turn data into pseudo-random encrypted data with a relatively simple device configuration, but on the other hand, p
For lane text attacks, there is a problem in that the ON-OFF pattern of the switch 2, which corresponds to the encryption key, can be decoded very easily using simultaneous linear equations.
又、原始既約多項式の数、即ち暗号鍵の数は第２図（ｂ
ｌ Ｋ示す如くシフトレジスタの数ｎによって定まるが
、上述した方式では米国商務省（ＮＨ８）公認の暗号で
あるＤＢＳに於ける鍵の数的１０１６程度にするために
は前記シフトレジスタの数ｎを膨大なものとしなければ
ならず現実的でない。Also, the number of primitive irreducible polynomials, that is, the number of encryption keys is shown in Figure 2 (b
As shown in lK, it is determined by the number n of shift registers, but in the method described above, in order to make the number of keys in DBS, which is a cipher approved by the US Department of Commerce (NH8), to be approximately 1016, the number n of shift registers must be It would have to be huge, which would be unrealistic.
この欠点を除去するために、従来第２図（ｃｌに示す如
く２ｎの系列長の全周期系列を生成するための装置を備
えることによって必要とするシフトレジスタの数を大幅
に削減しても所望の暗号鍵の数を得るようにしていた
この方法は同図に示すように、シフトレジスタ７の出力
をＲＡＭ８へ入力し該ＲＡＭの出力を前記シフトレジス
タ７にフィードバックせしめると共に制御装＠９．記憶
装＆１０及び入力装置１１とを備え、入力装置からの信
号に従い記憶装置にメモリした複数の全周期系列の帰還
関数値を制御装置内に呼び出し前記シフトレジメタに対
しデータとクロック信号とを出力しかつ、ＲＡＭに対し
前記帰還関数をアドレスバスとデータバスとを介して曹
き込むよう構成したものである。また前記制御装置はシ
フトレジスタに初期値を与える働きを付加する。In order to eliminate this drawback, it is desirable to greatly reduce the number of shift registers required by providing a device for generating a full period sequence with a sequence length of 2n, as shown in FIG. 2 (cl). As shown in the same figure, this method is to input the output of the shift register 7 to the RAM 8, feed back the output of the RAM to the shift register 7, and control the controller @9. 10 and an input device 11, calls the feedback function values of the plurality of full period series stored in the storage device into the control device according to a signal from the input device, and outputs data and a clock signal to the shift register; The feedback function is configured to be loaded into the RAM via an address bus and a data bus.The control device also has the function of providing an initial value to the shift register.
この方式では帰還関数が非線形演算をもとにするためｐ
ｌａｎｅ ｔｅｘｔ ａｔｔａｃｋ に対して線
形連立方程式を用いることができず、又暗号鍵の９＝晶
数も２ 個と非常に多くなるから、暗号方式としての
前記各快求を済す極めて優れた方式と彦る。In this method, the feedback function is based on nonlinear calculations, so p
Since it is not possible to use simultaneous linear equations for lane text attack, and the number of 9=crystalline numbers of the encryption key is very large, 2, this is an extremely excellent method that achieves each of the above-mentioned advantages as an encryption method. Hikoru.
この方式では一般に記憶装置１０には全周期系列に限ら
ず、０，１が１７２づつになるような非線形なる生成法
による系列の帰還関数値を入れておいてもよいこと明ら
かである。In this method, it is clear that the storage device 10 is generally not limited to full-period sequences, but may also store feedback function values of sequences based on a nonlinear generation method such as 172 0's and 172's.
しかしながら、上述したような従来の方法では、暗号鍵
に相当する系列を作るためには一般に２ｎの長さの系列
の帰還関数値のすべてをメモリしておく必要があるが、
その容量が制限される場合多くの系列をメモリできず暗
号鍵を多くできないと云う問題があった。However, in the conventional method as described above, in order to create a sequence corresponding to an encryption key, it is generally necessary to store all feedback function values of a 2n length sequence in memory.
If the capacity is limited, there is a problem in that many sequences cannot be stored in memory and the number of encryption keys cannot be increased.
即ち、この方式では所望の暗号鍵を得るためにはそれに
応じて記憶装置の容量を膨大なものとし女ければならず
、装置が複雑高価なものとなっていた。That is, in this method, in order to obtain a desired encryption key, the capacity of the storage device must be increased accordingly, making the device complicated and expensive.
（発明の目的及び概要）
本発明は上述した事情に鑑みてなされたものであって、
僅かなパラメータを記憶しておくのみで暗号鍵に相当す
る系列を一定のアルゴリズムによって自動的に生成する
ことによって、記憶すべき情報が少なくて済み安価な暗
号装置をもたらしうる系列生成方法を提供することを目
的とする。(Object and outline of the invention) The present invention has been made in view of the above-mentioned circumstances, and includes:
To provide a sequence generation method that requires less information to be memorized and can provide an inexpensive cryptographic device by automatically generating a sequence corresponding to an encryption key using a certain algorithm while only storing a few parameters. The purpose is to
（実施例）
以下１本発明を図示した実施例に基づいて詳細に説明す
る。(Example) The present invention will be described in detail below based on an illustrated example.
第１図（ａ）は本発明に係かる系列生成装置の原理を説
明するためのブロック図であって、シフトレジスタ１２
の内部状態Ｘを帰還回路１３を介してその出力ｆ （ｘ
ｉを前記シフトレジスタ１２ヘフィードバックするよう
構成したものである。FIG. 1(a) is a block diagram for explaining the principle of the sequence generation device according to the present invention, in which the shift register 12
The internal state X of is passed through the feedback circuit 13 to its output f (x
i is configured to feed back to the shift register 12.
この場合の帰還シフトレジスタの状ｐｘと帰還関数ｆ
（ｘｉとの関係の一例を第１図（ｂｌに示す。In this case, the shape of the feedback shift register px and the feedback function f
(An example of the relationship with xi is shown in FIG. 1 (bl).
同、この例は３ビツト系列の場合である。第１図（ｃｌ
Ｉｄ （ｂｌ図に基づいて帰還シフトレジスタの状態
の変化を説明した図であって、一般に状態遷移図と呼ば
れるものである。この図では遷移図中の各節点が夫々の
状態を示し、矢印機の数字は帰還関数値を示す。Similarly, this example is for a 3-bit series. Figure 1 (cl.
This is a diagram that explains changes in the state of the feedback shift register based on the Id (bl diagram, and is generally called a state transition diagram. In this diagram, each node in the transition diagram indicates its respective state, and the arrows indicate The numbers indicate the feedback function values.
第１図（ｄｉは第１図１（ｂｌに於ける状態Ｘについて
ｘ＝（０１０）
ｘ ＝ （１００）
の時の帰還関数値、ｆ（０１０）−〇 、ｆ（Ｚｏｏ）
−１の補数をとったもので
、１（ｏｉｏ）＝１
ｆ （１００）＝０
とした図である。Figure 1 (di is the feedback function value when x = (010) x = (100) for state X in Figure 1 (bl), f (010) - 〇, f (Zoo)
-1's complement is taken, and it is a diagram where 1(oio)=1 f (100)=0.
第１図（ｅｌは、第１図（ｄｉの状態遷移図である。FIG. 1 (el is a state transition diagram of FIG. 1 (di).
第１図（ｃｌと第１図（ｅｌを比較するとＲ還関数を何
らかの規則で変換すれば異なる系列を生成できうろこと
明らかでろろう。Comparing Figure 1 (cl) and Figure 1 (el), it is clear that different series can be generated by converting the R-reduction function according to some rules.
即ち、系列変換の規則を記憶しておき、入力パラメータ
によって給１図（ｂｌの帰還関数値を変換すればよい。That is, it is sufficient to memorize the rules for series conversion and convert the feedback function value of bl according to the input parameters.
この実施例では系列変換規則は指定した帰還関数値の補
数を計算するようにしたものであυ、入力パラメータは
Ｘの値と個数である。In this embodiment, the series conversion rule is such that the complement of the specified feedback function value is calculated υ, and the input parameters are the value and number of X.
本実施例変換によると２例えば状態の初期値がＸ＝（１
１１） のとき第１図（ａ）の系列出力はすべて１で
ある。According to the conversion of this embodiment, the initial value of the state is 2. For example, the initial value of the state is
11) When , all the series outputs in FIG. 1(a) are 1.
この事実は１本系列生成方式を暗号手段として利用する
場合に次の制限な費することを意味する。This fact means that when using the single sequence generation method as an encryption method, the following restrictions apply.
第１図げ）は同期型帰還シフトレジスタ方式の系列生成
装置の一実施例を示すブロック図である。FIG. 1) is a block diagram showing an embodiment of a sequence generation device using a synchronous feedback shift register method.
送信側装置１４は、シフトレジスタ１５の出力１６を帰
還回路１７へ入力し、該回路の出力ヲ前記シフトレ／ス
タ１５ヘフイードバソクすると共にこの出力と入力デー
タとを排他的論理和回路１８に入力し、この回路の出力
を暗号信号として出力するが、受信ｇＡ１１との同期を
とるために同期信号発生器１９の同期信号を混合器２゜
に於いて前記暗号信号出刃に重畳して伝送信号とする。The transmitting device 14 inputs the output 16 of the shift register 15 to the feedback circuit 17, feeds the output of the circuit to the shift register/star 15, and inputs this output and input data to the exclusive OR circuit 18, The output of this circuit is output as a coded signal, and in order to synchronize with the receiving gA11, a synchronizing signal from a synchronizing signal generator 19 is superimposed on the coded signal in a mixer 2° to form a transmission signal.
一方受信側装置２１では、シフトレジスタ２２の出力を
帰還回路２３を介して再び前記シフトレジスタ２２にフ
ィードバックするよう構成した閉ループ回路の前記シフ
トレジスタ２２の入力に、前記送信側装置から送られた
暗号信号のうちから同期信号を分離回路２４によって分
離し受信データ信号のみを入力し１分離した同期信号は
同期信号制御装置２５に入力する。又。On the other hand, in the receiving side device 21, the code sent from the transmitting side device is input to the input of the shift register 22 of a closed loop circuit configured to feed back the output of the shift register 22 to the shift register 22 via the feedback circuit 23. A sync signal is separated from the signals by a separation circuit 24, only the received data signal is input, and the sync signal separated by one is input to a sync signal control device 25. or.
前記シフトレジスタ２２は同期信号制御装置によシ生成
した初期値及び同期信号によって制御され送信側装置と
の同期がはかられる。更に。The shift register 22 is controlled by an initial value and a synchronization signal generated by a synchronization signal control device, and is synchronized with the transmitting device. Furthermore.
前記分離回路２４とシフトレジスタ２２の入力との間に
は排他的論理和回路２６を挿入し、暗号データ２７と前
記帰還（ロ）路２３の出力の排他的論理和を求め、これ
が復調信号出刃となる。An exclusive OR circuit 26 is inserted between the separation circuit 24 and the input of the shift register 22, and the exclusive OR of the encrypted data 27 and the output of the feedback path 23 is calculated, and this is used as the demodulated signal. becomes.
この方式は、平文データ列をＰｉ 、帰還シフトレジス
タ出力系列をＳｉ、暗号データ列をＣｉとすれば。In this method, the plaintext data string is Pi, the feedback shift register output string is Si, and the encrypted data string is Ci.
暗号化； Ｃｉ＝Ｐ ｉ ＋Ｓ ｉ （ｍｏｄ２ ）
復号化；Ｐｉ＝Ｃｉ＋Ｓｉ （ｍｏｄ２）となるため
、系列Ｓｉが初期値によって１例えば全て１となっては
暗号装置として利用できない。Encryption; Ci=P i +S i (mod2)
Decoding: Pi=Ci+Si (mod 2), so if the sequence Si becomes 1 depending on the initial value, for example, all 1s, it cannot be used as an encryption device.
そこで、この実施例では、第１図（ｇｌに示すような自
己同期型帰還シフトレジスタとして使用する。Therefore, in this embodiment, it is used as a self-synchronous feedback shift register as shown in FIG.
第１図（ｇｌの構成は、送信（ｌｌＩ 装置２８では、
シフトレジスタ２９ 、帰還回路３０及び排他的論理回
路３１とを前述の例と同様に接続したもので、受信１ｌ
ｌＩ装置３２も又同様にシフトレジスタ３３、帰還回路
３４及排他的論理回路３５とから構成したものであって
、前記第１図げ）と異なるのは同期信号を伝送しない構
成点である。FIG. 1 (The configuration of gl is transmission (llI device 28,
A shift register 29, a feedback circuit 30, and an exclusive logic circuit 31 are connected in the same way as in the above example, and the reception 1l
The II device 32 is also composed of a shift register 33, a feedback circuit 34, and an exclusive logic circuit 35, and differs from the first embodiment in that it does not transmit a synchronizing signal.
第１図（ｇｌは自己同期型帰還シフトレジスタを用いる
場合であって、これはシフトレジスタが自己で閉じてお
らず、外部からの信号との和が入力するのでシフトレジ
スタの状態は外部信号によって刻々と変化する。この時
、帰還関数値が１．０を１／２つつ持つ様にすれば、暗
号データは擬似ランタ゛ム化され、暗号データとして良
好な性質となる。Figure 1 (gl) shows the case where a self-synchronized feedback shift register is used; in this case, the shift register does not close by itself, and the sum of the external signal is input, so the state of the shift register is determined by the external signal. At this time, if the feedback function value is set to 1/2 of 1.0, the encrypted data is converted into a pseudo-random, and has good properties as encrypted data.
本実施例の系列生成の原理に基づき系列生成装置を構成
すると、第１図（ｈｌに示す様になる。When a sequence generation device is configured based on the sequence generation principle of this embodiment, it becomes as shown in FIG. 1 (hl).
シフトレジスタ３６出力は切替装置３７へ入力され、切
替装置３７出カは一時記憶装置３８へ入力される。該出
力と入力データ３９は排他的論理和回路４０へ入力され
該出力系列４１として出力されかつシフトレジスタ３６
へｆ＠還される。制御装置４２は入力装置４３．記憶装
置４４及び演算装ｆｌｔ４５と接続され、シフトレジス
タ３７ヘクロツク４６とデータ４７を出力し、切替装置
１３７にアドレス４８及び切替信号４９を出力し、一時
記憶装置３８ヘテータ４５′を出力する。The output of the shift register 36 is input to a switching device 37, and the output of the switching device 37 is input to a temporary storage device 38. The output and input data 39 are input to an exclusive OR circuit 40 and output as the output series 41, and the shift register 36
It will be returned to f@. The control device 42 includes an input device 43. It is connected to a storage device 44 and an arithmetic unit flt 45, outputs a clock 46 and data 47 to a shift register 37, outputs an address 48 and a switching signal 49 to a switching device 137, and outputs a temporary storage device 38 to a hetator 45'.
次に本構成の動作を説明すると、制御装置４２は入力装
置４３より系列変換のパラメータを入力し、記憶装置４
４に記憶した。ただ１個の系列の帰還関数値と共に制御
装置４２に記憶した系列生成アルゴリズムによって、演
算装置４５を用いて系列変換する。次に生成した系列の
帰還関数値を切替装置３７をアドレス４８１１１１とし
て一時記憶装＆３８ヘデータ４５を通して書き込む。最
後に制御装置４２は切替装置３７をシフトレジスタ３６
０１１１に切替、データ４７を用いてシフトレジスタ３
６の初期値を入力し、クロック４６をシフトレジスタ３
６へ供給し、入力データ３９を暗号化した系列４１を作
る。Next, to explain the operation of this configuration, the control device 42 inputs parameters for series conversion from the input device 43, and
I memorized it in 4. The sequence is converted using the arithmetic unit 45 according to the sequence generation algorithm stored in the control unit 42 along with only one sequence of feedback function values. Next, the feedback function value of the generated series is written to the temporary storage device &38 through the data 45 using the switching device 37 as the address 481111. Finally, the control device 42 switches the switching device 37 to the shift register 36.
Switch to 0111, shift register 3 using data 47
Input the initial value of 6 and shift clock 46 to shift register 3.
6 to create a sequence 41 that encrypts the input data 39.
復号化回路は第１図（ｇｌの受信側に示した帰還シフト
レジスタを用いるよう構成される事上述した通りである
。The decoding circuit is configured to use the feedback shift register shown on the receiving side of FIG. 1 (gl) as described above.
制御装置か記憶する系列生成アルゴリズムを第１図ｉに
記す。The sequence generation algorithm stored in the control device is shown in FIG.
先に述べた実施例は系列生成の一般論であったが、記憶
する系列の帰還関数値と入力パラメータを特別なものに
する事によって同期、非同期型帰還シフトレジスタのど
ちらにも使える系列生成法を構成する事ができる。The above-mentioned embodiment was a general theory of sequence generation, but the sequence generation method can be used for both synchronous and asynchronous feedback shift registers by making the feedback function value and input parameters of the sequence to be stored special. can be configured.
以下にこのことを図面を用いて詳細に説明する。This will be explained in detail below using the drawings.
第１図（ｉｔでシフトレジスタ５０の状態Ｘは帰還回路
５１へ入力され、帰還回路５１出力をシフトレジスタ５
０へ帰還される。第１図ｊはシフトレジスタの状＆Ｘと
帰還関数値ｆ （ｘｉの一例で、これは全周期系列（系
列長２ｎ、但しｎはシフトレジスタのフリップ７ａツブ
数）の１つである。In FIG. 1 (it), the state
Returned to 0. FIG. 1j is an example of the shift register shape &X and the feedback function value f (xi), which is one of the full period series (sequence length 2n, where n is the number of flips 7a of the shift register).
第１図（ｋｌは第１図Ｕ）の状態遷移図である。全周期
系列はシフトレジスタから作られる最大長の系列であシ
、状態は２ｎ個となって状態遷移図はただ１つの閉路と
して表現される。つまシいかなる初期値からはじまって
も常に状態Ｆｉ、１つの閉路内にあり、帰還関数値の０
．１が１７２づつとなっているため暗号回路として非同
期型帰還シフトレジスタとして使えるばかりでなく、同
期型帰還シフトレジスタとしても使用可能である。FIG. 1 is a state transition diagram of FIG. 1 (kl is U in FIG. 1). The full period sequence is the maximum length sequence created from the shift register, has 2n states, and the state transition diagram is expressed as only one cycle. No matter what initial value it starts from, it is always in the state Fi, in one cycle, and the feedback function value is 0.
．． Since the number of 1's is 172, it can be used not only as an asynchronous feedback shift register as a cryptographic circuit, but also as a synchronous feedback shift register.
次に全周期系列から別の全周期系列を生成するアルゴリ
ズムを説明する。Next, an algorithm for generating another all-periodic sequence from an all-periodic sequence will be explained.
第１図（ｉｔはシフトレジスタ５０の状態ｘを帰還回路
５１へ入力し、帰還値ｆ （ｘ）をシフトレジスタ５０
へ帰還すると共に系列出力５２を得るものである。第１
図Ｕ）は全周期系列の中の１つの状態と帰還関数ｆ （
ｘｌのテーブルである。第１図（ｋｌ Ｆｉ第１図（ｊ
ｌの状態遷移図である。同図（ｋｌを用いて別の全周期
系列を作る一例を示す。FIG. 1 (it inputs the state x of the shift register 50 to the feedback circuit 51, and the feedback value f (x)
In this case, a series output 52 is obtained. 1st
Figure U) shows one state in the total periodic sequence and the feedback function f (
xl table. Figure 1 (kl FiFigure 1 (j
1 is a state transition diagram of l. The same figure (shows an example of creating another full period sequence using kl).
、Ｎ＝＝２ｎ ｎＦｉシフトレジスタのフリップフロッ
プ数）を計算する。, N==2n (the number of flip-flops in the nFi shift register).
この場合、３＋２”／２＝７ となる。次に帰還関数
ｆ（Ｘｉ）、 ｆ（Ｘｉ”） の補数を取ると了（ｘ
ｉ）＝Ｏ
ｆｃＸｉ”）−１
となり、この様に帰還関数を変換する事で、状態遷移図
は、００１，０１０，１００，０００，００１及び１０
１，０１１，１１１，１１０，１０１ なる２閉路に
分離される。次にＸ Ｊ 、 Ｘ ＞” （Ｘ Ｊ″−
ｘ、＋Ｎ／２）がそれぞれ上記２閉路上にある様に選ぶ
。In this case, 3+2"/2=7. Next, taking the complement of the feedback functions f(Xi) and f(Xi"), we get (x
i)=O fcXi")-1, and by converting the feedback function in this way, the state transition diagram becomes 001,010,100,000,001 and 10
It is separated into two circuits: 1,011,111,110,101. Next, X J , X >” (X J”−
x, +N/2) are selected so that they are each on the above two-circuit path.
たとえば。for example.
Ｘｊ−２
ＸＪ“＝２＋２７２＝６
として
、ｆ（Ｘｊ）−１
了（ｘＪ′）＝０
この様に前記２閉路を変換すると、状態Ｘと帰還関数ｆ
（幻の関係は第１図（ｌｌに示す様になり。Assuming that Xj-2
(The phantom relationship is as shown in Figure 1.
状態遷移図は第１図Ｈの様に再び１つの閉路。The state transition diagram is once again a single cycle, as shown in Figure 1H.
すなわち全周期系列となる。前記アルゴリズムケまとめ
ると、第１図（ｎｌに示す様になる。In other words, it becomes a full period series. The above algorithm can be summarized as shown in Figure 1 (nl).
本実施例２の原理に基すいた自己周期型帰還シフトレジ
スタの構成は、実施例１に於ける第１図（ｈｌと基本的
に同様である。The configuration of the self-periodic feedback shift register based on the principle of the second embodiment is basically the same as that shown in FIG. 1 (hl) in the first embodiment.
更に同期型帰還シフトレジスタとするには。Furthermore, to make it a synchronous feedback shift register.
第１図（０）の様な構成を取れば良い。すなわち。It is sufficient to adopt a configuration as shown in FIG. 1 (0). Namely.
シフトレジスタ５２の出力を切替装置５３へ入力し、切
替装置５３出力を一時記憶装置５４へ入力する。一時記
憶装置出力と、入力データ５５を排他論理和５６へ入力
し、出力系列５７とする。壕だ一時記憶装置５４出力は
シフトレジスタ５２へ帰還されろ。制御装置５８は記憶
装置５９、入力装置６０ 、演算装＋ｗ６１．同期回路
６２、と接続され、この同期［Ｕ路６２出力を混合器に
よって前記出力系列信−号に重畳して暗号イｇ号として
伝送する。The output of the shift register 52 is input to the switching device 53, and the output of the switching device 53 is input to the temporary storage device 54. The temporary storage device output and the input data 55 are input to an exclusive OR 56 to form an output series 57. The output of the temporary storage device 54 is fed back to the shift register 52. The control device 58 includes a storage device 59, an input device 60, an arithmetic unit +w61. The synchronization circuit 62 is connected to the synchronization circuit 62, and the output of the synchronization U circuit 62 is superimposed on the output series signal by a mixer and transmitted as the encrypted code.
以上の構成の動作及び操作は上述した第１図ｆｈｌげ）
に図示したものとほぼ同様でろる。The operation and operation of the above configuration is shown in Figure 1 fhl above.)
It is almost similar to the one shown in the figure.
（発明の効果）
本発明は以上説明したように構成しかつ機能させるもの
であるから、Ｆ＠号化にあたっての全周期系夕１１或い
は全周期系列に限らず０．１が１／２づつになるような
非線形なる系列信号を簡単な′ＪｐＩ成によって極めて
効率よく生成することができるから極めて安価かつ簡単
な構成によってすぐれた暗号装置をもたらすうえで著効
を奏する。(Effects of the Invention) Since the present invention is configured and functions as explained above, 0.1 is not limited to the full period system 11 or the full period sequence in F@ coding, but 0.1 is converted by 1/2. Since such a nonlinear sequence signal can be generated extremely efficiently by a simple 'JpI configuration, it is extremely effective in providing an excellent cryptographic device with an extremely inexpensive and simple configuration.
あって、 （ａｌ （ｇｌ ｆｈｌｕへひ（りは暗号生
成装置の一部分を示すブロック図ｆｂｌ ｆｄｌ （ｊ
ｌ （／ｌ ｒｊ：シフトレジスタの内容と帰還関数
との関係の一例を示す図、（Ｃ）（ｅｌ（ｋｌ−は状態
遷移図（ｐｉ （ｎｌはアルゴリズムを説明するフロー
チャート図、第２図（ａｌ （ｂｌ及び（Ｃ１は従来の
暗号生成方法を示すためのブロック図、フリッツフロノ
ブの内容と帰還関数との関係を示す図である。
１２．１５．２２，２９．３３．３６．５０・・・・・
・・・・シフトレジスタ。
１３．３（＋ 、３４．１７．２３・・・・・・・・・
帰還回路。
４３・・・・・・・・・入力装置。
特許出願人 東洋通信機株式会社
ｏ ｏｏｏ、、、、
第 １ ロ
（Ｃン
第 ｚ７
手続補正書
１、事件の表示
昭和６１年 特許 願第１１１３４２ 号２、発明の
名称 系列生成方法３、補正をする者
事件との関係 出願人(al (gl fhlu)) is a block diagram fbl fdl (j
l (/l rj: A diagram showing an example of the relationship between the contents of the shift register and the feedback function, (C) (el (kl- is a state transition diagram (pi) (nl is a flowchart diagram explaining the algorithm, Fig. 2 ( al (bl and (C1 is a block diagram showing the conventional cryptographic generation method, and a diagram showing the relationship between the contents of Fritzfronob and the feedback function. 12.15.22, 29.33.36.50.・・・・・・
...Shift register. 13.3 (+, 34.17.23...
feedback circuit. 43... Input device. Patent Applicant: Toyo Tsushinki Co., Ltd. o ooo,... No. 1 B (C No. Z7 Procedural Amendment 1, Indication of Case 1986 Patent Application No. 111342 2, Title of Invention Series Generation Method 3, Amendment Relationship with the applicant's case
Claims (2)
りとり込み、そのパラメータと記憶装置内に記憶した１
つの系列を元に他の系列の帰還関数を生成する演算装置
と、帰還関数値をフィードバックシフトレジスタの帰還
回路に入力し、又装置全体を制御する制御装置によって
フィードバックシフトレジスタから任意の系列を得るよ
うにしたことを特徴とする系列生成方法。(1) Take in the parameters necessary for sequence generation from the input device, and store the parameters and 1 in the storage device.
An arithmetic device that generates a feedback function for another series based on one series, and a control device that inputs the feedback function value into the feedback circuit of the feedback shift register and controls the entire device to obtain an arbitrary series from the feedback shift register. A sequence generation method characterized by:
を全周期系列とすることによって、全周期系列を生成す
ることを特徴とした特許請求の範囲第１項記載の系列生
成方法。(2) A sequence generation method according to claim 1, characterized in that a full-cycle sequence is generated by adding restrictions to the parameters and making the sequence in the storage device a full-cycle sequence.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111342A JPS63308432A (en) | 1986-05-15 | 1986-05-15 | Sequence generating method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61111342A JPS63308432A (en) | 1986-05-15 | 1986-05-15 | Sequence generating method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63308432A true JPS63308432A (en) | 1988-12-15 |
| JPH0573299B2 JPH0573299B2 (en) | 1993-10-14 |
Family
ID=14558763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61111342A Granted JPS63308432A (en) | 1986-05-15 | 1986-05-15 | Sequence generating method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308432A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703952A (en) * | 1992-12-30 | 1997-12-30 | Telstra Corporation Limited | Method and apparatus for generating a cipher stream |
| JP2001237825A (en) * | 1999-11-30 | 2001-08-31 | St Microelectronics Sa | Electronic safety component |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916441A (en) * | 1982-07-20 | 1984-01-27 | Nec Corp | Scrambler |
-
1986
- 1986-05-15 JP JP61111342A patent/JPS63308432A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5916441A (en) * | 1982-07-20 | 1984-01-27 | Nec Corp | Scrambler |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703952A (en) * | 1992-12-30 | 1997-12-30 | Telstra Corporation Limited | Method and apparatus for generating a cipher stream |
| JP2001237825A (en) * | 1999-11-30 | 2001-08-31 | St Microelectronics Sa | Electronic safety component |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0573299B2 (en) | 1993-10-14 |
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