JPS63305265A - Fault analyzing apparatus for semiconductor integrated circuit - Google Patents
Fault analyzing apparatus for semiconductor integrated circuitInfo
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- JPS63305265A JPS63305265A JP62141824A JP14182487A JPS63305265A JP S63305265 A JPS63305265 A JP S63305265A JP 62141824 A JP62141824 A JP 62141824A JP 14182487 A JP14182487 A JP 14182487A JP S63305265 A JPS63305265 A JP S63305265A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に故障があるかどうかを検査
するための半導体集積回路用故障解析装置に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a failure analysis device for a semiconductor integrated circuit for inspecting whether or not a semiconductor integrated circuit has a failure.
従来は、半導体集積回路の検査者または設計者が半導体
集積回路をテストしていた。テストが不合格の場合は、
検査者または設計者が、不合格である出力ピン番号とテ
スト周期をもとに、シミュレーション結果のリストと回
路図を使って故障の位置を推測し、この位置を見出すた
めに半導体集積回路を顕微鏡で調べていたが、よく分か
らない場合が多かった。Conventionally, semiconductor integrated circuits have been tested by inspectors or designers of semiconductor integrated circuits. If the test fails,
An inspector or designer uses a list of simulation results and a circuit diagram to estimate the location of the failure based on the failing output pin number and test cycle, and then examines the semiconductor integrated circuit under a microscope to find this location. I looked it up, but in many cases I couldn't understand it.
第２図は従来の半導体集積回路検査システムを示す系統
図であ墨、第２図において、１はテスタ、２は入力パタ
ーン発生器、３は出カバターン比較器、４は半導体集積
回路、５はテスト結果表示装置である。Figure 2 is a system diagram showing a conventional semiconductor integrated circuit testing system. In Figure 2, 1 is a tester, 2 is an input pattern generator, 3 is an output pattern comparator, 4 is a semiconductor integrated circuit, and 5 is a This is a test result display device.
このような検査システムにおいて、検査者または設計者
は、入力パターンデータと回路図データとを作成争、た
後、論理シミュレータ（図示せず）により半導体集積回
路をシミュレーションし、そのシミュレーション結果か
らテスタ１への入力パターンａと出力期待パターンｂと
を編集していた。In such an inspection system, an inspector or designer creates input pattern data and circuit diagram data, then simulates the semiconductor integrated circuit using a logic simulator (not shown), and uses the simulation results to test the tester 1. The input pattern a and the expected output pattern b were being edited.
テスタ１は、入力パターン発生器２を介して入力パター
ンａを半導体集積回路４に出力し、半４体集積回路４の
出力データと出力期待パターンｂとを比較し、検査結果
をテスト結果表示装置５に出力していた。The tester 1 outputs the input pattern a to the semiconductor integrated circuit 4 via the input pattern generator 2, compares the output data of the half-quad integrated circuit 4 with the expected output pattern b, and displays the test results on the test result display device. It was outputting to 5.
従来の検査システムは、半導体集積回路を検査して不合
格となる出力ピン番号とテスト周期を表示するが、半導
体集積回路中の故障の位置を表示することができないの
で、検査者または設計者がシミュレーション結果と回路
図とから故障の位置を推測し、その位置を見出すために
顕微鏡で半導体集積回路を調べる必要があったが、はと
んど故障の位置を発見することができなかった。Conventional inspection systems inspect semiconductor integrated circuits and display the output pin numbers and test cycles that fail, but they cannot display the location of failures in semiconductor integrated circuits, so it is difficult for inspectors or designers to It was necessary to estimate the location of the failure from the simulation results and the circuit diagram, and to examine the semiconductor integrated circuit with a microscope to find the location, but it was almost impossible to find the location of the failure.
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、故障の位置を解析し表示できる
半導体集積回路用故障解析装置を得ることにある。The present invention has been made in view of these points, and its object is to provide a failure analysis device for semiconductor integrated circuits that can analyze and display the location of a failure.
このような目的を達成するために本発明による半導体集
積回路用故障解析装置は、入力パターンデータと回路図
データとを人力してシミュレーション結果を出力する論
理シミュレータと、シミュレーション結果に基づき編集
された入力パターンと出力期待パターンとを入力して不
合格出力ピン番号とテスト周期データとを出力するテス
タと、入力パターンデータと回路図データとを入力して
シミュレーション周期と検出故障データと故障検出率の
リストを出力する故障シミュレータと、不合格出力ピン
番号とテスト周期データとシミュレーション周期と検出
故障データと回路図データとを入力して故障位置データ
を出力する故障解析器と、故障位置データにより故障の
位置を表示する故障位置表示装置とを設けるようにした
ものである。In order to achieve such an object, the failure analysis device for semiconductor integrated circuits according to the present invention includes a logic simulator that manually inputs input pattern data and circuit diagram data and outputs simulation results, and a logic simulator that outputs simulation results by manually inputting input pattern data and circuit diagram data; A tester that inputs a pattern and an expected output pattern and outputs a failed output pin number and test cycle data, and a tester that inputs input pattern data and circuit diagram data and generates a list of simulation cycles, detected failure data, and failure detection rate. a fault simulator that outputs failure output pin numbers, test cycle data, simulation cycles, detected fault data, and circuit diagram data, and a fault analyzer that outputs fault location data; The system is equipped with a fault location display device that displays the location of the fault.
本発明による半導体集積回路用故障解析装置は、故障シ
ミュレーションを行ない、この故障シミュレーションに
より生じたデータを使用して故障の位置を解析する。A failure analysis device for a semiconductor integrated circuit according to the present invention performs a failure simulation and uses data generated by the failure simulation to analyze the location of a failure.
第１図は、本発明に係わる半導体集積回路用故障解析装
置の一実施例を示す系統図である。第１図において、６
は故障シミュレータ、７は故障解析器、８は故障位置表
示装置、９は論理シミュレータであり、同図において第
２図と同一部分又は相当部分には同一符号が付しである
。FIG. 1 is a system diagram showing an embodiment of a failure analysis device for semiconductor integrated circuits according to the present invention. In Figure 1, 6
7 is a fault simulator, 7 is a fault analyzer, 8 is a fault location display device, and 9 is a logic simulator. In this figure, the same or equivalent parts as in FIG. 2 are given the same reference numerals.
故障シミュレータ６は、入力パターンデータＣと回路図
データｄとを入力して故障の位置を解析するために必要
なシミュレーション周期とその周期で検出された故障デ
ータｅと故障検出率のりストｆとを出力する。故障解析
器７は、故障シミュレータ６からの出力データすなわち
シミュレーション周期とその周期で検出された故障デー
タｅと、テスタ１から出力される不合格出力ピン番号と
テスト周期データｇと、回路図データｄとを入力して故
障の位置を解析し、出力データである故障位置データを
故障位置表示装置８に出力する。The fault simulator 6 inputs the input pattern data C and the circuit diagram data d, and calculates the simulation cycle necessary to analyze the location of the fault, the fault data e detected in that cycle, and the fault coverage list f. Output. The failure analyzer 7 receives the output data from the failure simulator 6, that is, the simulation cycle and the failure data e detected in that cycle, the failed output pin number and test cycle data g output from the tester 1, and the circuit diagram data d. is input, the location of the fault is analyzed, and fault location data, which is output data, is output to the fault location display device 8.
故障シミュレータ６は、従来のものと異なり、全入力パ
ターンで検出可能な全故障のデータを出力することによ
り、どの人カバターンでどの故障がどの出力ピンで検出
できるか調べることができるようにしておく。不合格と
なった全出力ピン番号とテスト周期データｇとをテスタ
１が故障解析器７に出力すると、故障解析器７は、故障
シミュレータ６の出力データｅとテスタｌの出力データ
ｇとの積をとることにより、両データの共通部分が故障
であると推測できる。さらに故障解析器７に回路図デー
タｄを入力することにより、故障の位置を表示すること
ができる。Fault simulator 6 differs from conventional ones by outputting data on all faults that can be detected with all input patterns, making it possible to investigate which faults can be detected by which output pins in which cover turns. . When the tester 1 outputs all failed output pin numbers and the test cycle data g to the failure analyzer 7, the failure analyzer 7 calculates the product of the output data e of the failure simulator 6 and the output data g of the tester l. By taking , it can be inferred that the common part of both data is a failure. Furthermore, by inputting the circuit diagram data d to the failure analyzer 7, the location of the failure can be displayed.
論理シミュレータ９は、従来と同様に、入力パターンデ
ータａと回路図データｂとを入力してシミュレーション
結果を出力し、このシミュレーション結果に基づき入力
パターンａと出力期待パターンｂを編集し、これらのパ
ターンａ、ｂをテスタｌに入力する。As in the past, the logic simulator 9 inputs input pattern data a and circuit diagram data b, outputs simulation results, edits input pattern a and expected output pattern b based on the simulation results, and edits these patterns. Input a and b to tester l.
本発明による半導体集積回路用故障解析装置は、半導体
集積回路の故障を解析するだけでなく、基板およびシス
テム装置等の故障を解析することにも利用できる。また
、半導体集積回路の内部信号を測定する装置を使用する
ことにより、故障の位置をさらに限定することができる
。The failure analysis device for semiconductor integrated circuits according to the present invention can be used not only to analyze failures in semiconductor integrated circuits, but also to analyze failures in substrates, system devices, and the like. Furthermore, by using a device that measures internal signals of a semiconductor integrated circuit, the location of the failure can be further limited.
以上説明したように本発明は、故障シミュレータとテス
タとの出力データおよび回路図データから故障の位置を
表示するようにしたことにより、従来の故障位置発見の
困難性を除去でき、容易に故障の解析ができるという効
果がある。As explained above, the present invention displays the location of the fault from the output data of the fault simulator and tester and the circuit diagram data, thereby eliminating the conventional difficulty in finding the fault location and making it easier to locate the fault. This has the effect of making analysis possible.
第１図は本発明に係わる半導体集積回路用故障解析装置
の一実施例を示す系統図、第２図は従来の検査システム
を示す系統図である。
１・・・テスタ、２・・・入力パターン発生器、３・・
・出カバターン比較器、４・・・半導体集積回路、６・
・・故障シミュレータ、７・・・故障解析器、８・・・
故障位置表示装置、９・・・論理シミュレータ。
第１図FIG. 1 is a system diagram showing an embodiment of a semiconductor integrated circuit failure analysis device according to the present invention, and FIG. 2 is a system diagram showing a conventional inspection system. 1...Tester, 2...Input pattern generator, 3...
・Output pattern comparator, 4... semiconductor integrated circuit, 6.
...Fault simulator, 7...Failure analyzer, 8...
Fault location display device, 9...Logic simulator. Figure 1
Claims (1)
レーション結果を出力する論理シミュレータと、前記シ
ミュレーション結果に基づき編集された入力パターンと
出力期待パターンとを入力して不合格出力ピン番号とテ
スト周期データとを出力するテスタと、前記入力パター
ンデータと回路図データとを入力してシミュレーション
周期と検出故障データと故障検出率のリストを出力する
故障シミュレータと、前記不合格出力ピン番号とテスト
周期データとシミュレーション周期と検出故障データと
回路図データとを入力して故障位置データを出力する故
障解析器と、前記故障位置データにより故障の位置を表
示する故障位置表示装置とを備えたことを特徴とする半
導体集積回路用故障解析装置。A logic simulator that inputs input pattern data and circuit diagram data and outputs simulation results; and a logic simulator that inputs input patterns and expected output patterns edited based on the simulation results and outputs failed output pin numbers and test cycle data. a fault simulator that inputs the input pattern data and circuit diagram data and outputs a list of simulation cycles, detected fault data, and fault coverage; and a tester that outputs the failed output pin number, test cycle data, and simulation. A semiconductor comprising: a failure analyzer that inputs a period, detected failure data, and circuit diagram data and outputs failure location data; and a failure location display device that displays a location of a fault based on the fault location data. Failure analysis device for integrated circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141824A JPS63305265A (en) | 1987-06-05 | 1987-06-05 | Fault analyzing apparatus for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141824A JPS63305265A (en) | 1987-06-05 | 1987-06-05 | Fault analyzing apparatus for semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63305265A true JPS63305265A (en) | 1988-12-13 |
Family
ID=15300980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62141824A Pending JPS63305265A (en) | 1987-06-05 | 1987-06-05 | Fault analyzing apparatus for semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63305265A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031985A (en) * | 1996-08-21 | 2000-02-29 | Mitsubishi Denki Kabushiki Kaisha | Method, apparatus and system for analyzing failure of measured device |
| US6205559B1 (en) | 1997-05-13 | 2001-03-20 | Nec Corporation | Method and apparatus for diagnosing failure occurrence position |
-
1987
- 1987-06-05 JP JP62141824A patent/JPS63305265A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6031985A (en) * | 1996-08-21 | 2000-02-29 | Mitsubishi Denki Kabushiki Kaisha | Method, apparatus and system for analyzing failure of measured device |
| US6205559B1 (en) | 1997-05-13 | 2001-03-20 | Nec Corporation | Method and apparatus for diagnosing failure occurrence position |
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