JPS63301623A - Input signal stabilizing circuit - Google Patents

Abstract

PURPOSE:To stabilize an input electric potential and to suppress current consumption to be minimum by connecting a connecting point between an input signal and the circuit of a next step to a prescribed electric potential when the input signal is in a floating condition. CONSTITUTION:Between a resistance R and a grounding level, a buffer 3 as an electric switch is inserted. When the output of a buffer 2 comes to be in a floating condition from an H level, a control signal SD changes to the H level, a connecting point Pc is connected to a grounding level through the resistance R and the buffer 3 and the electric potential of the connecting point PC is momentarily stabilized at the H level. For a current IC to flow in this interval, when a floating capacity between the buffer 2 and the grounding level is small, the quantity of this current IC comes to be minute quantity. Thus, an input electric potential (the electric potential of the connecting point PC) to a buffer 1 is stabilized and further, power consumption (the current IC to flow in the connecting point PC) can be made the minute quantity.

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、フローティング状態が存在する入力信号を
次段の回路に入力する際に、当該入力信号の電位をハイ
・ロウレベルに安定化させるための入力信号安定化回路
に関する。[Detailed Description of the Invention] (Industrial Application Field) This invention is for stabilizing the potential of the input signal at a high or low level when inputting the input signal in a floating state to the next stage circuit. The present invention relates to an input signal stabilization circuit.

〔従来の技術〕[Conventional technology]

従来、この種の入力信号安定化回路として第３図の回路
図で示したものがある。同図において、１は任意の半導
体回路の入力部に相当するバッフ１．２は別の半導体回
路の出力部に相当するバッファであり、該バッファ２は
、フローティング状態を有するバッファ１への入力信号
を実現するための一構成例として示されている。バッフ
ァ２は制御信号Ｓ。により制御され、制御信号Ｓ。が１
１　ＨＮレベルであれば通常のバッファとして働き、制
御信号Ｓｃが“Ｌ′°レベルであればフローティング状
態となる。従って入力信号Ｓ１とＩＩＮＩＩ信号Ｓｃを
バッファ２に適当に入力することにより“Ｈ″、“Ｌｏ
ｏ、フローティング状態の３つの電位レベルを有するバ
ッファ１への入力信号が実現できる。Conventionally, there is an input signal stabilizing circuit of this type as shown in the circuit diagram of FIG. In the figure, 1 is a buffer 1 corresponding to the input part of an arbitrary semiconductor circuit, 2 is a buffer corresponding to the output part of another semiconductor circuit, and the buffer 2 is used to input an input signal to the buffer 1 having a floating state. This is shown as an example of a configuration for realizing this. Buffer 2 receives control signal S. controlled by a control signal S. is 1
If it is at 1 HN level, it works as a normal buffer, and if the control signal Sc is at "L'° level, it becomes a floating state. Therefore, by appropriately inputting the input signal S1 and IINII signal Sc to buffer 2, it becomes "H". , “Lo
o, an input signal to the buffer 1 having three potential levels in a floating state can be realized.

Ｒはバッファ１．２間の接続点Ｐ。と接地レベル間に設
け゛られたプルダウン用の抵抗であり、この抵抗Ｒが接
続点Ｐ。の電位、つまりバッファ１への入力電位を安定
化させる働きをする。このようなプルアップ抵抗（また
はプルアップ抵抗）は、特に０Ｍ０８回路では入力がフ
ローティング状態になると貫通電流が流れるため、入力
電位を安定化する手段として一般に用いられている。R is the connection point P between buffers 1 and 2. This is a pull-down resistor installed between P and the ground level, and this resistor R is the connection point P. , that is, the input potential to the buffer 1. Such a pull-up resistor (or pull-up resistor) is generally used as a means for stabilizing the input potential, especially in the 0M08 circuit, since a through current flows when the input is in a floating state.

第４図は、第３図で示した回路の動作を示すタイミング
図である。同図において、ｖｏは接続点Ｐ　の電位、ｉ
ｏは接続点Ｐ。を流れる電流を示している。同図に示す
ように、１ｌｉｌ＋御信号Ｓ。の電位がｌｌ　Ｈ１１レ
ベルの時は、入力信号ＳＩの電位がそのまま接続点Ｐ。FIG. 4 is a timing diagram showing the operation of the circuit shown in FIG. 3. In the figure, vo is the potential at the connection point P, and i
o is the connection point P. It shows the current flowing through. As shown in the figure, 1 lil + control signal S. When the potential of the input signal SI is at the llH11 level, the potential of the input signal SI remains at the connection point P.

の電位■。どなっている。タイミング的に問題となるの
は、“Ｈ１ルベルの信号を出力していたバッファ２がフ
ローティング状態になる時（Ｓｌ−“ＨＩＴでＳ。がＨ
１１→“Ｌ″へ変化した時）で、この瞬間バッファ２が
フローティング状態となり電位Ｖ。は不安定な状態にな
るが、接地レベルに接続された抵抗Ｒにより安定な°°
シ″レベルにプルダウンすることで接続点ＰＣにおける
電位ｖｃの安定化を図っている。また、“Ｌ　１１レベ
ルの電位を出力していたバッファ２がフローティング状
態になった時は、接続点Ｐ。と接地レベル間に元々電位
差が生じてＪ３らず、電位Ｖ　の安定化は図れており、
接続点Ｐ。を流れる電流Ｉ。は生じない。ｔＫお、電流
■。＋、１電位■。The potential of■. There's a lot of yelling. The problem in terms of timing is when buffer 2, which was outputting a signal of "H1 level, becomes floating" (Sl - "S at HIT" becomes H.
11 → "L"), at this moment the buffer 2 becomes a floating state and the potential is V. becomes unstable, but it becomes stable due to the resistor R connected to the ground level.
By pulling it down to the "L" level, the potential vc at the connection point PC is stabilized.Furthermore, when the buffer 2, which was outputting the potential at the "L11" level, becomes a floating state, the potential vc at the connection point PC is pulled down to the "L11" level. There is originally a potential difference between J3 and the ground level, and the potential V is stabilized.
Connection point P. The current I flowing through. does not occur. tK, current ■. +, 1 potential■.

が゛Ｌ″レベル以外の時は接地レベルとの間に電位差が
生じるため同図に示すように定常的に流れる。When the voltage is at a level other than the "L" level, a potential difference is generated between the voltage and the ground level, so that a steady flow occurs as shown in the figure.

また、従来の入力信号安定化回路として第５図の回路図
で示したものもある。同図において１゜２、Ｓｌ、Ｓｏ
、Ｐｏは第３図で示した回路と同じであるので説明は省
略するが、接続点Ｐ。にラッチ構成のインバータＧｌ、
Ｇ２を接続した点が第３図の回路と異なっており、接続
点Ｐ。と、ラッチ構成のインバータＧ１の入力部および
インバータＧ２の出力部間の接続点Ｐ６とがつながって
いる。There is also a conventional input signal stabilizing circuit shown in the circuit diagram of FIG. In the same figure, 1°2, Sl, So
, Po are the connection point P, which are the same as the circuit shown in FIG. 3, so their explanation will be omitted. Inverter Gl with latch configuration,
The difference from the circuit in Figure 3 is that G2 is connected to the connection point P. and a connection point P6 between the input section of inverter G1 and the output section of inverter G2 having a latch configuration.

第６図は第５図で示した回路の動作を示すタイミング図
である。同図に示すように、この回路構成にすれば、“
ＨＩＴレベルの電位を出力していたバッファ２がフロー
ティング状態となっても、インバータＧ１．Ｇ２のラッ
チ機能により、それ以前の接続点Ｐ。における電圧値を
保つため、電位ｖｏの安定化が図れる。また、接続点Ｐ
。を流れる電流Ｉ。も、電位Ｖ。が反転する時に、イン
バータＧ２の出力電位との間で電位差が生じるため少し
流れる程度である。FIG. 6 is a timing diagram showing the operation of the circuit shown in FIG. As shown in the figure, with this circuit configuration, “
Even if buffer 2, which had been outputting a HIT level potential, becomes floating, inverter G1. Due to the latch function of G2, the previous connection point P. In order to maintain the voltage value at , the potential vo can be stabilized. Also, the connection point P
. The current I flowing through. Also, the potential is V. When inverting, a potential difference is generated between the output potential of the inverter G2 and a small amount of current flows.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来の入力信号安定化回路は以上のように構成されてい
るため、第３図で示した回路においては、接続点Ｐ。の
電位Ｖ。が゛ビレベル以外の場合に接続点Ｐ。に定常的
に電流ｌ。が流れてしまい、消費電流が増加してしまう
問題点があった。また、第５図で示した回路においても
、周波数が高くなると接続点Ｐ。を流れる電流Ｉ。量は
無視できず、その結果消費電流が増加してしまう問題点
があった。Since the conventional input signal stabilizing circuit is configured as described above, in the circuit shown in FIG. potential V. Connection point P when the level is other than the level. A constant current l. There is a problem in that the current consumption increases. Also, in the circuit shown in FIG. 5, as the frequency increases, the connection point P. The current I flowing through. The amount cannot be ignored, and as a result, there is a problem in that current consumption increases.

この発明は、上記のような問題点を解消するためになさ
れたもので、入力信号の電位の安定化を図り、かつ消費
電流を最小限に押えることのできる入力信号安定化回路
を簡単な回路構成で得ることを目的とする。This invention was made in order to solve the above-mentioned problems, and it is possible to stabilize the potential of the input signal and minimize the current consumption by creating an input signal stabilization circuit in a simple circuit. The purpose is to obtain the composition.

〔問題点を解決するための手段） この発明にかかる入力信号安定化回路は、フローティン
グ状態が存在する入力信号を次段の回路に入力する際に
ハイ・ロウレベルに安定化させるための回路であって、
前記入力信号と次段の回路間の接続点を前記入力信号が
フローティング状態時のみ所定電位に接続する手段を設
けている。[Means for Solving the Problems] The input signal stabilizing circuit according to the present invention is a circuit for stabilizing an input signal in a floating state to a high/low level when inputting it to the next stage circuit. hand,
Means is provided for connecting the connection point between the input signal and the next stage circuit to a predetermined potential only when the input signal is in a floating state.

〔作用〕[Effect]

この発明における接続手段は、入力信号と次段の回路間
の接続点を入力信号がフローティング状態の時のみ所定
電位に接続するため、消費電流は入力信号がハイレベル
からフローティング状態に切り換わるときのみ、前記接
続点と所定電位との間の浮遊容量に依存した聞しか流れ
ない。Since the connection means in this invention connects the connection point between the input signal and the next stage circuit to a predetermined potential only when the input signal is in a floating state, current consumption is consumed only when the input signal switches from a high level to a floating state. , the current flows only depending on the stray capacitance between the connection point and the predetermined potential.

〔実施例〕〔Example〕

第１図はこの発明の一実施例である入力信号安定化回路
の回路図である。同図において１，２゜Ｒ，Ｐ　　、Ｓ
ｏ、Ｓ、は従来と同じであるので説明は省略する。この
回路の特徴は抵抗Ｒと接地しベル間に電気的スイッチと
してのバッフ？３を、その入力側が接地レベルになるよ
うに挿入している。このバッファ３は制御信号Ｓ、によ
り制御され、制御信＠Ｓｏが“Ｈ″レベルあれば、通常
のバッファとして働き、制御信号Ｓｏが“Ｌ”レベルで
あればフローティング状態となる。つまり制御信号Ｓｏ
によりバッファ３を導通あるいは遮断させて、接続点Ｐ
。を抵抗Ｒを介して接地レベルに接続するか、または抵
抗Ｒをフローティング状態とするかの選択を行っている
。FIG. 1 is a circuit diagram of an input signal stabilizing circuit which is an embodiment of the present invention. In the same figure, 1,2°R, P, S
Since o and S are the same as before, their explanation will be omitted. The feature of this circuit is that it is a buffer as an electrical switch between the resistor R and the grounded bell. 3 is inserted so that its input side is at ground level. This buffer 3 is controlled by a control signal S, and when the control signal @So is at "H" level, it functions as a normal buffer, and when the control signal So is at "L" level, it is in a floating state. In other words, the control signal So
makes the buffer 3 conductive or disconnected, and connects the connection point P
. A selection is made between connecting the resistor R to the ground level via the resistor R, or leaving the resistor R in a floating state.

第２図は第１図で示した回路の動作を示すタイミング図
である。同図に示すように、制御信号Ｓ０は制御信号Ｓ
。の電位レベルと反転した電位レベルとなるように設定
しである。以下、同図を参照しつつ動作の説明をする。FIG. 2 is a timing diagram showing the operation of the circuit shown in FIG. As shown in the figure, the control signal S0 is the control signal S
. It is set to have a potential level that is inverted from the potential level of . The operation will be explained below with reference to the same figure.

バッファ２が通常動作時すなわちＳ　＝“）ｌ　ＩＴの
ときは、Ｓｏ−“Ｌ”であるため抵抗Ｒはフローティン
グ状態となり、入力信号Ｓ１がバッファ２を介してその
まま接続点Ｐ。の電位■。となるとともに、接続点Ｐ。When the buffer 2 is in normal operation, that is, when S = ")l IT, the resistor R is in a floating state because it is So-"L", and the input signal S1 passes through the buffer 2 and remains at the potential of the connection point P. At the same time, the connection point P.

にｉｆ流は流れない。一方、バッファ２の出力が“Ｈ”
レベルからフローティング状態（Ｓ■＝“Ｉ　ＨＨ１Ｓ
Ｃ＝“ＨＩＩ→“１′）になった時、制御信号Ｓ、が“
Ｌ”→“ＨＩ＋レベルに変化し、接続点Ｐ。The IF style does not flow. On the other hand, the output of buffer 2 is “H”
level to floating state (S■="I HH1S
When C=“HII→“1’), the control signal S becomes “
Changes from "L" to "HI+ level, and connection point P.

は抵抗Ｒおよびバッフ？３を介して接地レベルに接続さ
れる。その結果、接続点Ｐ。の電位は抵抗Ｒのプルダウ
ン作用により、瞬時“Ｌ”レベルに安定化されるが、こ
の間に電位差が生じるため電流１゜が流れる。しかしな
がら、この１ｆ？ｉｔｌ、はバッファ２がフローティン
グ状態であるため、バッファ２．接地レベル間の浮遊容
量により決定する。従ってこの浮遊容量が小さければこ
の間に流れる接続点Ｐ　における電流ＩＣの聞は微少量
となる。また、バッファ２が゛Ｌ″レベルからフローテ
ィング状態となる場合は、第３図（第４図）で示した従
来例同様、接続点Ｐ。における電位Ｖ。は゛Ｌ′ルベル
で安定したままで、電流■。は流れない。is the resistance R and the buffer? 3 to ground level. As a result, the connection point P. The potential is momentarily stabilized to the "L" level by the pull-down action of the resistor R, but a current of 1° flows because a potential difference occurs during this time. However, this 1f? itl, since buffer 2 is in a floating state, buffer 2.itl is in a floating state. Determined by stray capacitance between ground levels. Therefore, if this stray capacitance is small, the current IC flowing at the connection point P during this time will be a very small amount. Further, when the buffer 2 becomes a floating state from the "L" level, the potential V at the connection point P remains stable at the "L" level, as in the conventional example shown in FIG. 3 (FIG. 4). Current ■. does not flow.

このようにすることでバッファ１への入力電位レベル（
つまり、接続点Ｐ。の電位Ｖ。）を安定化させ、さらに
消費電流（つまり、接続点Ｐ。を流れる電流ＩＣ）を微
少量にすることを簡単な回路構成で実現できる。By doing this, the input potential level to buffer 1 (
In other words, the connection point P. potential V. ) can be stabilized, and the current consumption (that is, the current IC flowing through the connection point P.) can be reduced to a very small amount with a simple circuit configuration.

なお、この実施例では、バッファ２がフローティング状
態の時に、接続点Ｐ。を抵抗Ｒおよびバッファ３を介し
て接地レベル（“し”レベル）に接続したが、電源電圧
レベル（“Ｈ″レベルに接続し、抵抗Ｒをプルアップ抵
抗として使用するような構成の場合にも同様の効果を奏
する。また、抵抗Ｒを用いることなく、接続点ＰＣをバ
ッファ３を介して直接に所定電位（接地レベルまたは電
源電圧レベル）に接続する構成でも同様の効果を・奏す
る。In this embodiment, when the buffer 2 is in a floating state, the connection point P. is connected to the ground level (“Shi” level) via the resistor R and buffer 3, but it is also possible to connect it to the power supply voltage level (“H” level) and use the resistor R as a pull-up resistor. A similar effect can be obtained.A similar effect can also be obtained with a configuration in which the connection point PC is directly connected to a predetermined potential (ground level or power supply voltage level) via the buffer 3 without using the resistor R.

〔発明の効果〕〔Effect of the invention〕

以上説明したようにこの発明によれば、入力信号と次段
の回路間の接続点を入力信号がフローティング状態の時
のみに所定電位に接続するようにしたため、入力電位の
安定化を図り、かつ消費電流を最小限に押えることがで
きる。As explained above, according to the present invention, the connection point between the input signal and the next stage circuit is connected to a predetermined potential only when the input signal is in a floating state, thereby stabilizing the input potential and Current consumption can be kept to a minimum.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例である入力信号安定化回路
を示す回路図、第２図は第１図の回路における動作を示
すタイミング図、第３図、第５図は各々従来の入力信号
安定化回路を示す回路図、第４図、第６図は各々第３図
、第５図の回路における動作を示すタイミング図である
。 図において、１〜３はバッファ、ＰＣは接続点、Ｓ　は
入力信号、Ｓｏ、Ｓ、は制御信号である。 ■ なお、各図中同一符号は同一または相当部分を示す。FIG. 1 is a circuit diagram showing an input signal stabilizing circuit which is an embodiment of the present invention, FIG. 2 is a timing diagram showing the operation of the circuit in FIG. 1, and FIGS. 3 and 5 are each a conventional input signal stabilizing circuit. 4 and 6 are timing diagrams showing the operation of the circuits in FIGS. 3 and 5, respectively. In the figure, 1 to 3 are buffers, PC is a connection point, S is an input signal, and So and S are control signals. ■ The same reference numerals in each figure indicate the same or corresponding parts.

Claims (2)

【特許請求の範囲】[Claims] （１）フローティング状態が存在する入力信号を次段の
回路に入力する際にハイ・ロウレベルに安定化させるた
めの回路であって、 前記入力信号と次段の回路間の接続点を前記入力信号が
フローティング状態時のみ所定電位に接続する手段を設
けたことを特徴とする入力信号安定化回路。(1) A circuit for stabilizing an input signal in a floating state to a high/low level when inputting it to a next-stage circuit, the connection point between the input signal and the next-stage circuit being connected to the input signal. An input signal stabilizing circuit characterized in that the input signal stabilizing circuit is provided with means for connecting to a predetermined potential only when the terminal is in a floating state. （２）前記接続手段は、前記接続点と前記所定電位との
間に接続され、制御信号に応じて導通あるいは非導通に
する電気的スイッチである、特許請求の範囲第１項記載
の入力信号安定化回路。(2) The input signal according to claim 1, wherein the connection means is an electrical switch connected between the connection point and the predetermined potential and made conductive or non-conductive according to a control signal. Stabilization circuit.