JPS6329993A - Wiring board and manufacture of the same - Google Patents
Wiring board and manufacture of the sameInfo
- Publication number
- JPS6329993A JPS6329993A JP17403286A JP17403286A JPS6329993A JP S6329993 A JPS6329993 A JP S6329993A JP 17403286 A JP17403286 A JP 17403286A JP 17403286 A JP17403286 A JP 17403286A JP S6329993 A JPS6329993 A JP S6329993A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- conductor
- layer
- wiring board
- conductor pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000010410 layer Substances 0.000 claims description 75
- 239000004020 conductor Substances 0.000 claims description 69
- 238000005530 etching Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 239000012790 adhesive layer Substances 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims 1
- 239000011651 chromium Substances 0.000 description 9
- 229910001120 nichrome Inorganic materials 0.000 description 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 8
- 239000010931 gold Substances 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 8
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 6
- 229910052804 chromium Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 4
- NLKNQRATVPKPDG-UHFFFAOYSA-M potassium iodide Chemical compound [K+].[I-] NLKNQRATVPKPDG-UHFFFAOYSA-M 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 238000007738 vacuum evaporation Methods 0.000 description 4
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 2
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 239000011630 iodine Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Abstract] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、配線基板およびその製造方法に係り、特に、
サーマルヘッドやイメージセンサ等の電子デバイスの配
線部において、導体パターンを他の導体パターンに接続
する際の接続部の形成に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a wiring board and a method for manufacturing the same, and in particular,
The present invention relates to the formation of a connection part when connecting a conductor pattern to another conductor pattern in a wiring part of an electronic device such as a thermal head or an image sensor.
半導体技術の進歩に伴い、素子の高密度化および微細化
は進む一方である。BACKGROUND OF THE INVENTION As semiconductor technology progresses, devices continue to become denser and finer.
例えば、画像読取装置として光導電体層に水素化アモル
ファスシリコン層（ａ−３ｉ：Ｈ）を用いた密着型イメ
ージセンサの開発が近年盛んになってきているが、この
密着型イメージセンサは、原稿幅と同一幅となるように
所定の間隔で多数個の光電変換素子を一次元的に配列し
たもので、これに原稿を密着させて読み取ることが可能
であることから、縮小光学系が不要で、装置の小型化を
可能とするものである。For example, in recent years, the development of contact-type image sensors that use a hydrogenated amorphous silicon layer (a-3i:H) as a photoconductor layer has become popular as an image reading device. A large number of photoelectric conversion elements are one-dimensionally arranged at predetermined intervals so that the width is the same as the original width, and since it is possible to read the original by placing it in close contact with this, there is no need for a reduction optical system. , it is possible to downsize the device.
第２図は、密着型イメージセンサの１例を示す図である
か、ガラス基板等の絶縁性基板１上に、所定の間隔て分
割形成されたクロム層からなる下部電極２と、水素化ア
モルファス、シリコン層等からなる光導電体層３と、酸
化インジウム錫（ＩＴＯ）層からなる透光性の上部電極
４とが順次積層せしめられセンサ部Ｓを構成すると共に
、更に配線用の導体パターン立と、これにボンディング
ワイヤ６を介して接続された駆動用のＭＯＳトランジス
タ７とからなる駆動部りを構成してなっている。FIG. 2 is a diagram illustrating an example of a contact type image sensor, in which a lower electrode 2 made of a chromium layer divided at predetermined intervals is formed on an insulating substrate 1 such as a glass substrate, and a hydrogenated amorphous A photoconductor layer 3 made of a silicon layer or the like and a translucent upper electrode 4 made of an indium tin oxide (ITO) layer are sequentially laminated to constitute a sensor section S, and further include a conductor pattern for wiring. and a driving MOS transistor 7 connected to this via a bonding wire 6, forming a driving section.
ここてセンサ部Ｓの下部電極２は、駆動部りの導体パタ
ーン５に接続されている。Here, the lower electrode 2 of the sensor section S is connected to the conductor pattern 5 of the drive section.
この導体パターン】は、センサ密度の増大に伴って、高
密度化する傾向にあり、金厚膜等の厚膜導体パターンに
代わって、蒸着法による金の薄膜が使用され始めている
。This conductor pattern tends to become denser as the sensor density increases, and thin films of gold produced by vapor deposition are beginning to be used instead of thick film conductor patterns such as thick gold films.
ところで、ガラス基板上に金を蒸着する場合、金とガラ
ス基板との密着性が良くないため、これらの間に接着層
としてチタン（Ｔｉ）、クロム（Ｃｒ）％＝ニクロムＮ
ｉ−Ｃｒ）等を介在させるという方法がとられている。By the way, when gold is deposited on a glass substrate, the adhesion between the gold and the glass substrate is not good, so titanium (Ti) and chromium (Cr)% = nichrome N are used as an adhesive layer between them.
A method has been adopted in which a material such as i-Cr) is used.
このような導体パターンの形成には、通常、次に示すよ
うな方法がとられる。The following method is usually used to form such a conductor pattern.
まず、第３図（ａ）に示す如く、真空蒸着法により、同
一チャンバー内でガラス基板１上に、接着層としてのニ
クロム層５ａおよび主導体層としての金属５ｂを順次成
膜する。First, as shown in FIG. 3(a), a nichrome layer 5a as an adhesive layer and a metal 5b as a main conductor layer are sequentially formed on a glass substrate 1 in the same chamber by vacuum evaporation.
次いで、フォトリソエツチング法により、レジストパタ
ーンＲを形成し、これをマスクとして、まず金属をパタ
ーニングする。（第３図（ｂ））続いて、第３図（ｃ）
および（ｄ）に示す如く、該金属をマスクとしてニクロ
ム層をパターニングし、レジストパターンＲを剥離する
ことにより、二層構造の導体パターンが形成される。Next, a resist pattern R is formed by photolithography, and using this as a mask, metal is first patterned. (Fig. 3(b)) Then, Fig. 3(c)
As shown in (d), the nichrome layer is patterned using the metal as a mask, and the resist pattern R is peeled off to form a two-layered conductor pattern.
ここで第３図（ｃ）は第３図（ｄ）のＡ−Ａ断面を示す
図である。Here, FIG. 3(c) is a diagram showing the AA cross section of FIG. 3(d).
この場合、サイドエッチにより、ニクロム層５ａのパタ
ーン端部は、上層の金層５ｂのパターン端部よりも後退
して形成される。従って全体としてはパターン端部がオ
ーバーハングの状態になっている。In this case, due to side etching, the pattern end of the nichrome layer 5a is formed to be set back from the pattern end of the upper gold layer 5b. Therefore, the ends of the pattern as a whole are in an overhang state.
このような導体パターン上に、真空蒸着法あるいはスパ
ッタリング法等により、クロム層を成膜した後、第３図
（ｅ）に示す如くフォトリソエツチングにより下部電極
２を形成するわけであるが、導体パターンの端部で下部
電極との接触が十分とれず、接続不良となるという問題
があった。After forming a chromium layer on such a conductor pattern by vacuum evaporation or sputtering, the lower electrode 2 is formed by photolithography as shown in FIG. 3(e). There was a problem that sufficient contact with the lower electrode could not be made at the end of the electrode, resulting in poor connection.
このような問題は、密着型イメージセンサのみならず、
他のデバイスにおいても同様である。Such problems are not limited to contact type image sensors.
The same applies to other devices.
本発明は、前記実情に鑑みてなされたもので、二層構造
の導体パターンと他の導体パターンとの接続を確実にし
、信頼性の高い配線基板を提供することを目的とする。The present invention has been made in view of the above-mentioned circumstances, and an object of the present invention is to provide a highly reliable wiring board that ensures the connection between a two-layer conductor pattern and other conductor patterns.
そこで本発明では、二層構造の導体パターン上に他の導
体パターンが所定の部分で重ねられて接続されるように
した配線基板において、前記二層構造の導体パターンを
パターン端部において下層導体パターンが上層導体パタ
ーンよりも突出するように構成している。Therefore, in the present invention, in a wiring board in which another conductor pattern is overlapped and connected at a predetermined portion on a conductor pattern with a two-layer structure, the conductor pattern with a two-layer structure is connected to the lower layer conductor pattern at the pattern end. is configured so that it protrudes beyond the upper layer conductor pattern.
また、本発明の方法によれば、二層ｆＭ造の導体パター
ン上に他の導体パターンを所定の部分て重ね合わせて両
パターンを接続せしめた配線基板における前記二層構造
の導体パターンの形成に際し、下層導体および上層導体
を順次成膜した後、レジストパターンをマスクとして上
層導体をエツチングする第１のエツチング工程と、下層
導体をエツチングする第２のエツチング工程と、更に再
び前記レジストパターンをそのままにして上層導体をエ
ツチングする第３のエツチング工程とを含むようにして
いる。Further, according to the method of the present invention, when forming a two-layer structure conductor pattern on a wiring board in which a predetermined portion of another conductor pattern is overlapped on the two-layer fM structure conductor pattern to connect both patterns. After sequentially forming a lower layer conductor and an upper layer conductor, a first etching step is performed in which the upper layer conductor is etched using the resist pattern as a mask, a second etching step is performed in which the lower layer conductor is etched, and the resist pattern is left as it is again. and a third etching step of etching the upper layer conductor.
本発明の配線基板では、下層導体パターンが上層導体パ
ターンよりも突出するように形成されているため他の導
体パターンとの接続に際して二層構造の導体パターン端
部においても、良好な接触性を維ｔｌｊすることが可能
となる。In the wiring board of the present invention, since the lower conductor pattern is formed to protrude more than the upper conductor pattern, good contact can be maintained even at the ends of the two-layer conductor pattern when connecting with other conductor patterns. It becomes possible to do tlj.
また、本発明の配線基板の製造方法によれば、下層導体
をパターニングした後、レジストパターンをそのままに
して上層導体を再びエツチングするようにしているため
、容易に下層導体パターンが上層導体パターンよりもパ
ターン端部において突出するような構造を形成すること
ができ、他の導体パターンとの接続に際して、良好な接
触性を維持し、信頼性の高い配線基板を形成することが
可能となる。Further, according to the method for manufacturing a wiring board of the present invention, after patterning the lower layer conductor, the upper layer conductor is etched again while leaving the resist pattern as it is, so that the lower layer conductor pattern is easily etched more than the upper layer conductor pattern. A structure that protrudes at the end of the pattern can be formed, and when connecting with other conductor patterns, it is possible to maintain good contact and form a highly reliable wiring board.
以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。Embodiments of the present invention will be described in detail below with reference to the drawings.
第１図（ａ）乃至（ｅ）は、本発明実施例の密行型イメ
ージセンサの製造工程を示す図である。FIGS. 1(a) to 1(e) are diagrams showing the manufacturing process of a close-contact type image sensor according to an embodiment of the present invention.
まず、第１図（ａ）に示す如く、ガラス基板１上に、接
着層として膜厚１０００人のニクロム層５ａ、導体層と
して膜厚１２０００人の金属５ｂを真空蒸着法によって
順次形成する。First, as shown in FIG. 1(a), a nichrome layer 5a with a thickness of 1000 layers as an adhesive layer and a metal layer 5b with a thickness of 12000 layers as a conductive layer are sequentially formed by vacuum evaporation on a glass substrate 1.
次いで、第１図（ｂ）に示す如く、フォトリソ法により
線幅８５廂、８本／市のストライブパターンからなるレ
ジストパターンＲを形成し、これをマスクとして金層５
ｂをエツチングする。このときエツチング液としてはヨ
ウ化カリウム（Ｋｌ）およびヨウ素（Ｉ２）の混合水溶
液を用いた。Next, as shown in FIG. 1(b), a resist pattern R consisting of a stripe pattern with a line width of 85 squares and 8 strips per area was formed by photolithography, and using this as a mask, the gold layer 5 was formed.
Etch b. At this time, a mixed aqueous solution of potassium iodide (Kl) and iodine (I2) was used as the etching solution.
続いて、第１図（ｃ）に示す如く、希塩酸（Ｈ（１）を
エツチング液としてニクロム層５ａをパターニングする
。Subsequently, as shown in FIG. 1(c), the nichrome layer 5a is patterned using dilute hydrochloric acid (H(1)) as an etching solution.
そして再び（前記レジストパターンＲをそのままにして
）、第１図（ｄ）に示す如く、前述のＫｌと１２の混合
液により金層５ｂをエツチングし、金属のパターン端部
がニクロム層のパターン端部からｔ＝３ｔｌｒａ程度後
退した形になるようにする。Then, again (leaving the resist pattern R as it is), as shown in FIG. 1(d), the gold layer 5b is etched using the above-mentioned mixture of Kl and 12, so that the edge of the metal pattern is the edge of the pattern of the nichrome layer. The shape should be set back about t=3tlra from the part.
この後、前記レジストパターンＲをアセトン等により剥
離し、真空蒸着法により、膜厚１５００人のクロム層を
成膜する。そして、フォトリソ法により、前記金属５ｂ
のパターンと重ね合わせて、８本／ ＋ｎ＋ａ、１７２
８本のクロム層のパターンからなる下部電極２をパター
ニングする。（第１図（ｅ））
そして、通常の方法により、光導電体層３としての水素
化アモルファスシリコン層、透光性の上部電極４として
の１７０層を順次積層し、センサ部Ｓを形成した後、ワ
イヤボンディング法によりＭＯＳトランジスタチップを
実装し、日本工業層ｍＡ列４番（Ａ４）幅の密着型イメ
ージセンサを作製した。（第１図（ｆ））
このようにして形成された密着型イメージセンサによれ
ば、１７２８本すべての配線で下部電極２との接続が良
好に行なわれており、全ビットで安定した出力を得るこ
とができた。Thereafter, the resist pattern R is peeled off using acetone or the like, and a chromium layer having a thickness of 1500 nm is formed by vacuum evaporation. Then, by photolithography, the metal 5b is
Overlay with the pattern of 8 / +n+a, 172
A lower electrode 2 consisting of a pattern of eight chromium layers is patterned. (Fig. 1(e)) Then, a hydrogenated amorphous silicon layer as the photoconductor layer 3 and 170 layers as the translucent upper electrode 4 were sequentially laminated by a conventional method to form the sensor section S. Thereafter, a MOS transistor chip was mounted using a wire bonding method, and a contact type image sensor having a width of No. 4 (A4) in Japanese Industrial Layer mA row was fabricated. (Fig. 1(f)) According to the contact image sensor formed in this way, all 1728 wirings are well connected to the lower electrode 2, and all bits have stable output. I was able to get it.
なお、実施例では下層導体すなわち接着層としてニクロ
ム層を用いたが、この他チタン（Ｔｉ）、クロム（Ｃｒ
）等、他の導体を用いても良いことはいうまでもない。In the examples, a nichrome layer was used as the lower conductor, that is, as an adhesive layer, but titanium (Ti), chromium (Cr)
It goes without saying that other conductors such as ) may also be used.
また、配線密度についても８本／ ｍｍ以上でも形成可
能であり、下層導体のパターン端部からの」二層導体の
後退寸法は、必ずしも３頭とする必要はなく０．２ｍ以
上であればよい。In addition, it is possible to form a wiring density of 8 wires/mm or more, and the recess dimension of the double-layer conductor from the pattern end of the lower layer conductor does not necessarily have to be 3 wires, but may be 0.2 m or more. .
加えて、本発明は、密着型イメージセンサのみならず、
サーマルヘッドやその他の電子部品にも適用可能である
ことはいうまでもない。In addition, the present invention is applicable not only to contact type image sensors, but also to
Needless to say, it is also applicable to thermal heads and other electronic components.
以上説明してきたように、本発明によれば、二層構造の
導体パターン上に他の導体パターンを所定の部分で重ね
て接続するようにした配線基板において、前記二層構造
の導体パターンは、パターン端部において下層導体パタ
ーンが上層導体パターンよりも突出するように構成され
ているため、他の導体パターンとの確実な接続が可能と
なり、信頼性を高めることができる。As described above, according to the present invention, in a wiring board in which a two-layer structure conductor pattern is overlapped with another conductor pattern at a predetermined portion, the two-layer structure conductor pattern is Since the lower layer conductor pattern is configured to protrude more than the upper layer conductor pattern at the pattern end, reliable connection with other conductor patterns is possible, and reliability can be improved.
また、本発明の方法によれば、所定の部分から二層構造
の導体パターン上に他の導体パターンを重ね合わせ、両
パターンを接続するようにした配線基板における二層構
造の導体パターンの形成に際し、レジストパターンをマ
スクとして上層導体および下層導体を順次エツチングし
た後、レジストパターンをそのままにして再び上層導体
パターンをエツチングし、上層導体のパターン端部を退
出せしめるようにしているため、極めて容易に信頼性の
高い配線基板の形成が可能となる。Further, according to the method of the present invention, when forming a two-layer conductor pattern on a wiring board in which another conductor pattern is superimposed on the two-layer conductor pattern from a predetermined portion and the two patterns are connected, , the upper layer conductor and the lower layer conductor are sequentially etched using the resist pattern as a mask, and then the upper layer conductor pattern is etched again with the resist pattern left as it is, and the pattern ends of the upper layer conductor are removed, making it extremely easy and reliable. This makes it possible to form a wiring board with high performance.
第１図（ａ）乃至（ｆ）は、本発明実施例の密着型イメ
ージセンサの製造工程図、
第２図は、従来例の密着型イメージセンサを示す図、
第３図（ａ）乃至（ｅ）は、従来例の密着型イメージセ
ンサにおける配線部の形成工程を示す図である。
１・・・ガラス基板、２・・・下部電極、３・・・光導
電体層、４・・・上部電極、５・・・導体パターン、５
ａ・・・ニクロム層、５ｂ・・・金層、６・・・ワイヤ
、７・・・ＭＯＳトランジスタ。
第１図（（１）
第１図（ｂ）
口
第１図（Ｃ）
を
第１図（ｄ）
第１図（ｅ）
第１図（＋）
旦
第２図1(a) to (f) are manufacturing process diagrams of a contact type image sensor according to an embodiment of the present invention. FIG. 2 is a diagram showing a conventional contact type image sensor. e) is a diagram showing a process of forming a wiring part in a conventional contact type image sensor. DESCRIPTION OF SYMBOLS 1... Glass substrate, 2... Lower electrode, 3... Photoconductor layer, 4... Upper electrode, 5... Conductor pattern, 5
a... Nichrome layer, 5b... Gold layer, 6... Wire, 7... MOS transistor. Figure 1 ((1) Figure 1 (b) Figure 1 (C) Figure 1 (d) Figure 1 (e) Figure 1 (+) Figure 2
Claims (4)
導体パターンが重ねられて接続されるようにした配線基
板において、 前記二層構造の導体パターンは、下層導体のパターン端
部が上層導体のパターン端部よりも突出した構造をなす
ようにしたことを特徴とする配線基板。(1) In a wiring board in which another conductor pattern is overlapped and connected at a predetermined portion on a conductor pattern with a two-layer structure, the conductor pattern with a two-layer structure has a pattern end portion of a lower layer conductor. A wiring board characterized in that it has a structure that protrudes beyond the pattern end of an upper layer conductor.
の接着性を高めるための接着層であることを特徴とする
特許請求の範囲第（１）項記載の配線基板。(2) The wiring board according to claim (1), wherein the lower layer conductor pattern is an adhesive layer for increasing adhesiveness between the substrate and the upper layer pattern.
ン端部よりも０．２μｍ以上突出していることを特徴と
する特許請求の範囲第（１）項又は第（２）項記載の配
線基板。(3) The wiring board according to claim (1) or (2), wherein the pattern end of the lower layer conductor protrudes by 0.2 μm or more from the pattern end of the upper layer conductor. .
所定の部分で重ね合わせ両パターンを接続するようにし
た配線基板の製造方法において、前記二層構造の導体パ
ターンの形成工程が、下層導体および上層導体を順次積
層する工程と、レジストパターンを形成し、これをマス
クとして上層導体をエッチングする第１のエッチング工
程と、 前記レジストパターンおよび前記上層導体のパターンを
マスクとして下層導体をエッチングする第２のエッチン
グ工程と、 前記レジストパターンをそのままにして再び上層導体の
パターンをエッチングする第３のエッチング工程とを含
むようにしたことを特徴とする配線基板の製造方法。(4) In a method for manufacturing a wiring board in which another conductor pattern is superimposed on a two-layer conductor pattern at a predetermined portion and both patterns are connected, the step of forming the two-layer conductor pattern is performed on a lower layer. A step of sequentially laminating the conductor and the upper layer conductor, a first etching step of forming a resist pattern and etching the upper layer conductor using the resist pattern as a mask, and etching the lower layer conductor using the resist pattern and the pattern of the upper layer conductor as a mask. A method of manufacturing a wiring board, comprising: a second etching step; and a third etching step of etching the upper conductor pattern again while leaving the resist pattern as it is.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17403286A JPS6329993A (en) | 1986-07-24 | 1986-07-24 | Wiring board and manufacture of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17403286A JPS6329993A (en) | 1986-07-24 | 1986-07-24 | Wiring board and manufacture of the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329993A true JPS6329993A (en) | 1988-02-08 |
Family
ID=15971438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17403286A Pending JPS6329993A (en) | 1986-07-24 | 1986-07-24 | Wiring board and manufacture of the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329993A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003043942A (en) * | 2001-07-30 | 2003-02-14 | Matsushita Electric Ind Co Ltd | Plasma display device |
| JP2007519003A (en) * | 2004-01-21 | 2007-07-12 | ベンタイラ ファーマスーティカルズ．インク． | Sensor that detects air flow |
-
1986
- 1986-07-24 JP JP17403286A patent/JPS6329993A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003043942A (en) * | 2001-07-30 | 2003-02-14 | Matsushita Electric Ind Co Ltd | Plasma display device |
| JP2007519003A (en) * | 2004-01-21 | 2007-07-12 | ベンタイラ ファーマスーティカルズ．インク． | Sensor that detects air flow |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4336295A (en) | Method of fabricating a transparent metal oxide electrode structure on a solid-state electrooptical device | |
| US5472889A (en) | Method of manufacturing large-sized thin film transistor liquid crystal display panel | |
| JPH0580650B2 (en) | ||
| JPS6329993A (en) | Wiring board and manufacture of the same | |
| JPS63316084A (en) | Manufacture of thin film active element array | |
| KR100614459B1 (en) | method for fabricating array substrate for liquid crystal display device | |
| JPS6159389A (en) | Manufacture of display electrode array for active matrix type display unit | |
| JP3208187B2 (en) | Method for manufacturing terminal lead-out part of display element | |
| JPH01297624A (en) | Thin film transistor and its production | |
| JPH11212119A (en) | Tft array substrate, its manufacture and liquid crystal display device provided with the substrate | |
| JP3512573B2 (en) | Display element manufacturing method | |
| JPH07101735B2 (en) | Method of manufacturing image sensor | |
| JPS5897860A (en) | Photosensor | |
| JPS62274747A (en) | Thin film transistor array | |
| JPS6182467A (en) | Manufacture of image sensor | |
| JPS6364081A (en) | Formation of wire electrode | |
| JPH0546708B2 (en) | ||
| JP2001091942A (en) | Liquid crystal device and production of liquid crystal device | |
| JPS61253386A (en) | Method for etching multilayered film | |
| JPS58165213A (en) | Method of forming transparent electrode | |
| JPH1048666A (en) | Liquid crystal display device and its production | |
| JPS62171196A (en) | Matrix wiring board and manufacture of the same | |
| JPH05102160A (en) | Semiconductor device and its manufacture | |
| JPH0267730A (en) | Semiconductor device | |
| JPS61137301A (en) | Manufacture of thermal head |