JPS63298634A - Information processor - Google Patents
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- JPS63298634A JPS63298634A JP13688087A JP13688087A JPS63298634A JP S63298634 A JPS63298634 A JP S63298634A JP 13688087 A JP13688087 A JP 13688087A JP 13688087 A JP13688087 A JP 13688087A JP S63298634 A JPS63298634 A JP S63298634A
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- 238000000034 method Methods 0.000 claims description 16
- 230000010365 information processing Effects 0.000 claims description 12
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- 230000001419 dependent effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100134058 Caenorhabditis elegans nth-1 gene Proteins 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は情報処理装置に間し、特に命令の実行にパイプ
ライン方式が採用されている情報処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing device, and particularly to an information processing device that employs a pipeline method for executing instructions.
［従来の技術］
情報処理装置において命令の実行速度はその性能を左右
する重要な要素の１つである。そのため多くの情報処理
装置において、命令の実行にパイプライン方式を採用す
ることにより実行速度の実質的な向上が図られている。[Prior Art] In an information processing device, the instruction execution speed is one of the important factors that influences its performance. Therefore, in many information processing devices, execution speed is substantially improved by adopting a pipeline method for executing instructions.
パイプライン方式を用いた情報処理装置は、１つの命令
の実行に必要とされる一連の動作が複数の過程（例えば
プログラムカウンタの値設定、命令のフェッチ・デコー
ド、実行）に細分化され、１つの命令の実行に対して全
ての過程が完全に終了するまで待つことなく、先行する
命令の最初の過程が終了して２番目の過程の入ると同時
に次の命令の最初の過程が開始されるものである。パイ
プライン制御方式を用いた情報処理装置では先行する命
令の実１テに要する時間及び実行結果に依存することな
く、その後の命令が実行され得る場合にはスルーブツト
を向上させることができる。In an information processing device using a pipeline method, a series of operations required to execute one instruction is subdivided into multiple processes (for example, setting the value of a program counter, fetching/decoding the instruction, and executing the instruction). The first process of the next instruction starts at the same time the first process of the preceding instruction finishes and the second process starts, without waiting until all processes are completely completed for the execution of one instruction. It is something. In an information processing device using a pipeline control method, throughput can be improved if a subsequent instruction can be executed, regardless of the time required to execute the preceding instruction and the execution result.
し・かじながら、先行する命令の実行結果に従いその後
の命令を実行させる場合は、先行する命令の実行が終了
してその結果が他の命令で利用可能となってから、その
後の命令の実行が開始されるように注意しなければなら
ない。このことを第３図を用いて詳細に説明する。前提
として命令の実行に関して必要とされる一連の動作は、
プログラムカウンタの値設定、命令のフェッチ・デコー
ド、命令の実行の３つの過程に細分化されている一般的
な場合を考える。このとき、プログラムカウンタの値設
定、命令のフェッチ・デコードに要する時間はすべての
命令において共通であるが、実行に要する時間は一般的
に命令毎に異なる。However, when executing a subsequent instruction according to the execution result of a preceding instruction, the execution of the subsequent instruction must be executed after the preceding instruction has finished executing and its result is available for use by other instructions. Care must be taken to get started. This will be explained in detail using FIG. The sequence of operations required for the execution of instructions is as follows:
Consider a general case in which the process is subdivided into three processes: setting the value of the program counter, fetching and decoding instructions, and executing instructions. At this time, the time required for setting the value of the program counter and fetching and decoding the instruction is common to all instructions, but the time required for execution generally differs for each instruction.
第３ａ図は、命令Ａの実行されるタイミングを示し、第
３ｂ図は命令Ｂの実行されるタイミングを示したもので
ある。第３ａ図、第３ｂ図から明きらかなように命令Ａ
Ｓ Ｂは実行に要する時間が異なっており、命令Ａの実
行結果に従い命令Ｂを実行するものとする。かかる状況
でＡ、Ｂの命令を連続して実行すると、第３ｃ図に示さ
れているように命令Ａの実行結果が得られる以前に命令
Ｂが命令への実行結果を参照することになり所望の処理
を行うことができない。FIG. 3a shows the timing at which instruction A is executed, and FIG. 3b shows the timing at which instruction B is executed. As is clear from FIGS. 3a and 3b, the command A
S B has different execution times, and it is assumed that instruction B is executed according to the execution result of instruction A. If instructions A and B are executed consecutively in such a situation, as shown in FIG. 3c, instruction B will refer to the execution result of the instruction before the execution result of instruction A is obtained, which is the desired result. cannot be processed.
従来、命令の実行にパイプライン方式が採用されている
情報処理装置においても、マクロ命令あるいは高級言語
によりプログラムを作成する場合は各命令に対して予め
用意された等価なマイクロプログラムが実行されること
になるので、ユーザーが特にパイプライン動作を意識す
る必要はなかった。しかし処理速度を向上させる等の理
由でユーザーが直接マイクロ命令によりプログラムを作
成する場合は、各マイクロ命令に応答して直接ハードウ
ェアが動作するので、上述したように先行する命令への
実行結果に従いその後の命令Ｂを実行させるにあたり、
各命令の実行タイミングを考慮し、命令Ａの開始から所
定の時間の後、命令Ｂの実行が開始されるようにしなけ
ればならない。Conventionally, even in information processing devices that have adopted a pipeline method for executing instructions, when a program is created using macro instructions or a high-level language, an equivalent microprogram prepared in advance is executed for each instruction. Therefore, users did not need to be particularly aware of pipeline operation. However, when a user creates a program using microinstructions directly for reasons such as improving processing speed, the hardware operates directly in response to each microinstruction, so as mentioned above, the hardware follows the execution results of the preceding instructions. When executing the subsequent instruction B,
The execution timing of each instruction must be considered so that execution of instruction B is started after a predetermined time from the start of instruction A.
［発明が解決しようとする問題点］
上述した従来の命令の実行にパイプライン方式が採用さ
れている情報処理装置では、マイクロ命令によりプログ
ラムを作成する場合、先行する命令への実行結果に従い
その後の命令Ｂを実行させるにあたって、命令への実行
が終了した後に命令Ｂの実行を開始させるべく、パイプ
ライン動作及び各命令の実行タイミングについての十分
な理解が要求されるので、マイクロ命令によるプログラ
ムの作成が著しく困難になるという問題点を有していた
。[Problems to be Solved by the Invention] In the above-mentioned conventional information processing device that employs a pipeline method for executing instructions, when a program is created using micro instructions, subsequent instructions are executed according to the execution results of the preceding instructions. In order to execute instruction B, a sufficient understanding of pipeline operation and the execution timing of each instruction is required in order to start execution of instruction B after the execution of the instruction is completed, so it is necessary to create a program using microinstructions. The problem was that it became extremely difficult.
［問題点を解決するための手段及び作用コ本発明は、命
令の実行にパイプライン方式を用いた情報処理装置にお
いて、複数のアドレスにそれぞれ命令を記憶する命令記
憶手段と、該命令記憶手段から命令を読み出すためのア
ドレスを供給するアドレス指定手段と、前記アドレス指
定手段から供給されるアドレスに従い前記命令記憶手段
から出力される命令を保持する保持手段と、前記保持手
段に保持される命令が、先行する第１の命令の実行結果
に依存する第２の命令であるか否かを判定する判定手段
と、前記保持手段内の第２の命令の出力を第１の命令の
実行終了に必要な所定の時間に対応する数の不実行命令
に置換する置換手段と、前記判定手段の判定結果が第１
の命令の実行結果に対する依存を示しているときは前記
アドレス指定手段の更新を第１の命令の実行に必要な所
定の時間だけ置換手段から供給される不実行命令により
遅延させる手段とを有することを特徴としている。[Means and Operations for Solving the Problems] The present invention provides an information processing device that uses a pipeline method for executing instructions. an addressing means for supplying an address for reading an instruction; a holding means for holding an instruction output from the instruction storage means according to the address supplied from the addressing means; and an instruction held in the holding means; determining means for determining whether the second instruction is dependent on the execution result of the preceding first instruction; and determining means for determining whether the second instruction is dependent on the execution result of the preceding first instruction; a replacement means for replacing with a number of non-executable instructions corresponding to a predetermined time; and a first
and means for delaying the updating of the addressing means by a non-executable instruction supplied from the replacing means by a predetermined time necessary for execution of the first instruction when the first instruction indicates dependence on the execution result of the first instruction. It is characterized by
したがって、上述した従来の命令の実行にパイプライン
方式が採用されている情報処理装置に対し、本発明は先
行する命令への実行結果に従いその後の命令Ｂを実行さ
せるにあたって、命令Ａと命令Ｂが命令メモリ上に連結
した領域に格納されている場合でも、命令Ａの実行結果
が利用可能となった後、命令Ｂが実行されるようにハー
ドウェア的に実行レジスタ（フェッチされる命令が格納
される手段）の出力を不実行命令に置き換えるとともに
、命令レジスタ及びプログラムカウンタの内容を保持す
ることにより、マイクロ命令でプログラムを作成する上
で、先行する命令の実行結果に従いその後の命令を実行
させるにあたって、命令の実行効率を維持しながらユー
ザーをパイプライン動作及び各命令の実行タイミングを
意識する必要性から解放するという独創的内容を有する
。Therefore, in contrast to the above-mentioned conventional information processing apparatus that employs a pipeline system for executing instructions, the present invention provides a method for executing instructions A and B in executing a subsequent instruction B according to the execution result of the preceding instruction. Even if the instruction memory is stored in a concatenated area, the execution register (in which the instruction to be fetched is stored) is configured in hardware so that instruction B is executed after the execution result of instruction A becomes available. By replacing the output of the (means for executing) with non-executable instructions and retaining the contents of the instruction register and program counter, it is possible to create a program using micro instructions and execute subsequent instructions according to the execution results of the preceding instructions. , has the original content of freeing the user from the need to be aware of pipeline operations and the execution timing of each instruction while maintaining instruction execution efficiency.
［実施例コ
以下述へる実施例においては従来技術と同様、命令の実
行に間して必要とされる一連の動作は、プログラムカウ
ンタの値設定、命令のフェッチ・デコード、命令の実行
の３つの過程に細分化されており、プログラムカウンタ
の値設定、命令のフェッチ・デコードに要する時間はす
べての命令において共通であるが、実行に要する時間は
命令毎に異なる場合について扱う。また後述する命令Ａ
、命令Ｂの実行されるタイミングも従来例と同一とする
。[Embodiment] In the embodiment described below, as in the prior art, the series of operations required to execute an instruction consists of three steps: setting the value of the program counter, fetching and decoding the instruction, and executing the instruction. The time required for setting the value of the program counter and fetching and decoding the instruction is common to all instructions, but the time required for execution differs for each instruction. Also, command A, which will be described later.
, instruction B are executed at the same timing as in the conventional example.
第１図は本発明の第１実施例の構成を示すブロック図で
ある。第１図において、１０１はプログラムカウンタ、
１０２は命令メモリ、１０３は命令レジスタ、１０４は
不実行命令（ＮＯＰ命令）発生器、１０５は第１のデコ
ーダ、１０６は第１のセレクタ、１０７は第２のデコー
ダ、１０８は第１の実行ユニット、１０９は第２の実行
ユニット、１１０はインクリメンタ、１１１は第２のセ
レクタである。命令レジスタ１０３にはプログラムカウ
ンタ１０１によりアドレス指定された命令メモリ１０２
のアドレスから取り出された命令がフェッチされる。第
１のデコーダ１０５では、命令レジスタ１０３にフェッ
チされた命令が条件付分岐命令（以下命令Ｂと記す）で
あることがデコードされたときから、先行する命令の（
以下命令Ａと記す）の実行結果が条件判定可能になって
から命令Ｂの実行が開始されるように（すなわち命令Ａ
の実行が終了する１サイクル前まで）「１」を出力する
。第１のセレクタ１０６では第１のデコーダ１０５の出
力が「１」のとき、不実行命令発生器１０４から不実行
命令が選択され、第１のデコーダ１０５の出力が「０」
のとき、命令レジスタ１０３にフェッチされた命令が選
択される。FIG. 1 is a block diagram showing the configuration of a first embodiment of the present invention. In FIG. 1, 101 is a program counter;
102 is an instruction memory, 103 is an instruction register, 104 is a non-executable instruction (NOP instruction) generator, 105 is a first decoder, 106 is a first selector, 107 is a second decoder, and 108 is a first execution unit. , 109 is a second execution unit, 110 is an incrementer, and 111 is a second selector. The instruction register 103 contains an instruction memory 102 addressed by the program counter 101.
The instruction retrieved from the address is fetched. The first decoder 105 decodes that the instruction fetched into the instruction register 103 is a conditional branch instruction (hereinafter referred to as instruction B).
The execution result of the instruction A (hereinafter referred to as instruction A) is set so that the execution of the instruction B is started only after the execution result of the instruction
outputs "1" until one cycle before the end of execution. In the first selector 106, when the output of the first decoder 105 is "1", a non-executable instruction is selected from the non-executable instruction generator 104, and the output of the first decoder 105 is "0".
At this time, the instruction fetched into the instruction register 103 is selected.
第２のデコーダ１０７ては第１のセレクタ１０６て選択
された命令が命令Ｂであるとき、第１の実行ユニット１
０８に対して「１」を出力し、第１のセレクタ１０６で
選択された命令が命令Ａであるとき、第２の実行ユニッ
ト１０９の動作を制御する信号を出力する。第２の実行
ユニット１０９に対して第２のデコーダ１０７から所定
の信号が出力されたどき、第２の実行ユニット１０９て
は命令Ａの実行が行われる。第１の実行ユニット１０８
に対して第２のデコーダ１０７から「１」が出力された
とき、第１の実行ユニット１０８ては命令Ｂの実行くす
なわち第２の実行ユニット１０９の状態を判定して、プ
ログラムカウンタ１０１に値を設定すること）が行われ
る。When the instruction selected by the first selector 106 is instruction B, the second decoder 107
08, and when the instruction selected by the first selector 106 is instruction A, a signal for controlling the operation of the second execution unit 109 is output. When the second decoder 107 outputs a predetermined signal to the second execution unit 109, the second execution unit 109 executes the instruction A. First execution unit 108
When “1” is output from the second decoder 107 for ) is performed.
次に本実施例の動作を説明する。命令Ａの実行結果を参
照して命令Ｂが実行され、命令Ａと命令Ｂは命令メモリ
１０２上で連続した領域に格納されているものとする。Next, the operation of this embodiment will be explained. It is assumed that instruction B is executed with reference to the execution result of instruction A, and that instruction A and instruction B are stored in consecutive areas on the instruction memory 102.
このとき、まず命令レジスタ１０３には命令Ａがフェッ
チされる。第１のデコーダ１０５は条件付分岐命令以外
の命令Ａに対しては「０」の出力を継続するので、第１
のセレクタ１０６では命令レジスタ１０３の出力が選択
される。その結果、第２のデコーダ１０７における解読
結果に基づき第２の実行ユニッ）−１０９では命令への
実行が開始される。At this time, instruction A is first fetched into the instruction register 103. Since the first decoder 105 continues to output "0" for instructions A other than conditional branch instructions, the first decoder 105
The selector 106 selects the output of the instruction register 103. As a result, based on the decoding result in the second decoder 107, the second execution unit 109 starts executing the instruction.
一方、命令Ａの実行が開始されると同時に命令レジスタ
１０３には命令Ｂがフェッチされる。第１のデコーダ１
０５は条件付分岐命令である命令Ｂに対して命令Ａの実
行結果が判定可能になってから命令Ｂの実行が開始され
るように（すなわち先行する命令Ａの実行が終了する１
サイクル前まで）「１」を出力するので、その間プログ
ラムカウンタ１０１の値はフェッチされ、第１のセレク
タ１０６では不実行命令が選択される。先行する命令Ａ
の実行結果が判定可能になったとき、第１のデコーダ１
０５は「０」を出力し、命令レジスタ１０３にフェッチ
されている命令Ｂが第２のデコーダ１０７てデコードさ
れた後、第１の実行ユニット１０８で実行される。On the other hand, instruction B is fetched into the instruction register 103 at the same time as execution of instruction A is started. first decoder 1
05 is a conditional branch instruction, so that the execution of instruction B starts after the execution result of instruction A can be determined (i.e., the execution of the preceding instruction A ends).
During this period, the value of the program counter 101 is fetched, and the first selector 106 selects an unexecuted instruction. Preceding instruction A
When the execution result of
05 outputs "0", and the instruction B fetched into the instruction register 103 is decoded by the second decoder 107 and then executed by the first execution unit 108.
次に図面を参照して本発明の第２実施例を説明する。第
２図は本発明の第２実施例の構成を示すブロック図であ
る。第２図において、２０１はプログラムカウンタ、２
０２は命令メモリ、２０３は命令レジスタ、２０４は不
実行命令発生器、２０５は第１のデコーダ、２０６は第
１のセレクタ、２０７は第２のデコーダ、２０８は第１
の実行ユニット、２０９は第２の実行ユニット、２１０
はインクリメンタ、２１１は第２のセレクタ、２１３は
アンド回路、２１２はフリップフロップである。フリッ
プフロップ２１２の内容は任意に設定できる。またアン
ド回路２１３は第１のデコーダ２０５の出力と、フリッ
プフロップ２１２の内容との論理積を出力する。第１実
施例の構成と第２実施例の構成との差異は、第１実施例
におけるデコーダの出力が第２の実施例ではアンド回路
の出力に置き換えられることにある。よって第２実施例
の動作は第１の実施例の動作と概ね同じである。Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a block diagram showing the configuration of a second embodiment of the present invention. In FIG. 2, 201 is a program counter;
02 is an instruction memory, 203 is an instruction register, 204 is an unexecuted instruction generator, 205 is a first decoder, 206 is a first selector, 207 is a second decoder, 208 is a first
execution unit, 209 is a second execution unit, 210
211 is an incrementer, 211 is a second selector, 213 is an AND circuit, and 212 is a flip-flop. The contents of flip-flop 212 can be set arbitrarily. Further, the AND circuit 213 outputs the logical product of the output of the first decoder 205 and the contents of the flip-flop 212. The difference between the configuration of the first embodiment and the configuration of the second embodiment is that the output of the decoder in the first embodiment is replaced with the output of the AND circuit in the second embodiment. Therefore, the operation of the second embodiment is generally the same as that of the first embodiment.
特徴として保持手段２０６により、第１実施例に示す動
作を行わせることが可能であるほか、従来のようにパイ
プライン動作を理解したうえて、巧妙なプログラムによ
り処理速度の向上を図ることも可能である。As a feature, the holding means 206 allows the operation shown in the first embodiment to be performed, and it is also possible to improve the processing speed by understanding the pipeline operation and using a clever program as in the past. It is.
［発明の効果］
以上説明したように本発明には、先行する命令の実行結
果が得られるまでハードウェア的にレジスタ（フェッチ
される命令が格納される手段）の出力を不実行命令に置
き換えるとともに、命令レジスタ及びプログラムカウン
タの内容を保持することにより、マイクロ命令でプログ
ラムを作成する上で、先行する命令の実行結果に従いそ
の後の命令を実行させるにあたって、命令の実行効率を
維持しながらユーザーをパイプライン動作及び各命令の
実行タイミングを意識する必要性から解放するという効
果がある。[Effects of the Invention] As explained above, the present invention includes replacing the output of a register (means for storing fetched instructions) with a non-executable instruction using hardware until the execution result of the preceding instruction is obtained. By retaining the contents of the instruction register and program counter, when creating a program using microinstructions, it is possible to execute a subsequent instruction according to the execution result of the preceding instruction, while maintaining instruction execution efficiency. This has the effect of relieving the need to be aware of line operations and execution timing of each instruction.
第１図は本発明の第１実施例の構成を示すブロック図、
第２図は本発明の第２実施例の構成を示すブロック図、
第３ａ図、第３ｂ図は命令実行のタイミングをそれぞれ
示すタイミング図、第３ｃ図はパイプライン動作を説明
するタイミング図である。
１０１・・・プログラムカウンタ、
１０２・・・命令メモリ、
１０３・・・命令レジスタ、
１０４・・・不実行命令発生器、
１０５・・・第１のデコーダ、
１０６・・・第１のセレクタ、
１０７・・・第２のデコーダ、
１０８・・・第１の実行ユニット、
１０９・・・第２の実行ユニット、
１１０・・・インクリメンタ、
１１１・・・第２のセレクタ、
２０１・・・プログラムカウンタ、
２０２・・・命令メモ！ハ
２０３・・・命令レジスタ、
２０４・・・不実行命令発生器、
２０５・・・第１のデコーダ、
２０６・・・第１のセレクタ、
２０７・・・第２のデコーダ、
２０８・・・第１の実行ユニット、
２０９・・・第２の実行ユニット、
２１０・φ・インクリメンタ、
２１１・・・第２のセレクタ、
２１２・・・フリップフロップ、
２１３ｍ・・アンド回路。
特許出願人 日本電気株式会社
代理人 弁理士 桑 井 清 −
ｒ￥イ１
第３ａ図
ｉＢｂ図FIG. 1 is a block diagram showing the configuration of a first embodiment of the present invention,
FIG. 2 is a block diagram showing the configuration of a second embodiment of the present invention,
3a and 3b are timing diagrams showing the timing of instruction execution, respectively, and FIG. 3c is a timing diagram illustrating pipeline operation. 101... Program counter, 102... Instruction memory, 103... Instruction register, 104... Non-executable instruction generator, 105... First decoder, 106... First selector, 107 ...Second decoder, 108...First execution unit, 109...Second execution unit, 110...Incrementer, 111...Second selector, 201...Program counter , 202... Instruction memo! C203...Instruction register, 204...Non-executable instruction generator, 205...First decoder, 206...First selector, 207...Second decoder, 208...Nth 1 execution unit, 209... second execution unit, 210... incrementer, 211... second selector, 212... flip-flop, 213m... AND circuit. Patent Applicant NEC Corporation Agent Patent Attorney Kiyoshi Kuwai - r￥I1 Figure 3a Figure iBb
Claims (1)
おいて、複数のアドレスにそれぞれ命令を記憶する命令
記憶手段と、該命令記憶手段から命令を読み出すための
アドレスを供給するアドレス指定手段と、前記アドレス
指定手段から供給されるアドレスに従い前記命令記憶手
段から出力される命令を保持する保持手段と、前記保持
手段に保持される命令が先行する第１の命令の実行結果
に依存する第２の命令であるか否かを判定する判定手段
と、前記保持手段内の第２の命令の出力を第１の命令の
実行終了に必要な所定の時間に対応する数の不実行命令
に置換する置換手段と、前記判定手段の判定結果が第１
の命令の実行結果に対する依存を示しているときは前記
アドレス指定手段の更新を第１の命令の実行に必要な所
定の時間だけ置換手段から供給される不実行命令により
遅延させる手段とを有することを特徴とする情報処理装
置。An information processing device using a pipeline method for executing instructions, comprising: an instruction storage means for storing instructions at a plurality of addresses, an addressing means for supplying an address for reading an instruction from the instruction storage means, and the address. holding means for holding an instruction output from the instruction storage means according to an address supplied from the specifying means; and a second instruction whose instruction held in the holding means depends on the execution result of a preceding first instruction. a determination means for determining whether or not there is an instruction; and a replacement means for replacing the output of the second instruction in the holding means with a number of non-executable instructions corresponding to a predetermined time required to complete execution of the first instruction. , the determination result of the determination means is the first
and means for delaying the updating of the addressing means by a non-executable instruction supplied from the replacing means by a predetermined time necessary for execution of the first instruction when the first instruction indicates dependence on the execution result of the first instruction. An information processing device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13688087A JPS63298634A (en) | 1987-05-29 | 1987-05-29 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13688087A JPS63298634A (en) | 1987-05-29 | 1987-05-29 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63298634A true JPS63298634A (en) | 1988-12-06 |
Family
ID=15185699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13688087A Pending JPS63298634A (en) | 1987-05-29 | 1987-05-29 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298634A (en) |
-
1987
- 1987-05-29 JP JP13688087A patent/JPS63298634A/en active Pending
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