JPS63298453A - プログラム暴走監視回路 - Google Patents
プログラム暴走監視回路Info
- Publication number
- JPS63298453A JPS63298453A JP62134655A JP13465587A JPS63298453A JP S63298453 A JPS63298453 A JP S63298453A JP 62134655 A JP62134655 A JP 62134655A JP 13465587 A JP13465587 A JP 13465587A JP S63298453 A JPS63298453 A JP S63298453A
- Authority
- JP
- Japan
- Prior art keywords
- runaway
- output
- program
- instruction code
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 230000001960 triggered effect Effects 0.000 claims abstract description 4
- 238000012544 monitoring process Methods 0.000 claims description 8
- 238000001514 detection method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 238000013481 data capture Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔゛産業上の利用分野〕
本発明はマイクロコンピュータに関し、特に内蔵ソフト
ウェアが外的あるいは内的要因で暴走した場合これを検
出しシステムイニシャライズを実行する暴走監視回路に
関する。
ウェアが外的あるいは内的要因で暴走した場合これを検
出しシステムイニシャライズを実行する暴走監視回路に
関する。
従来、この種の暴走監視回路は、第４図の回路図に示す
ようにタイマーカウンタ３２１と、命令コードを記憶す
るＲＯＭ３１１．前記ＲＯＭ３１１からの命令をラッチ
するインストラクションラッチ３２５．およびインスト
ラクションデコーダ３２２によって構成され、所定の設
定時間内にタイマーカウンタ３２１が所定の命令コード
によってリセットされない場合、これを暴走状態として
、システムリセット回路３１５によりプログラムカウン
タ３１２をリセットし、システムイニシャライズを実行
する方式となっていた。
ようにタイマーカウンタ３２１と、命令コードを記憶す
るＲＯＭ３１１．前記ＲＯＭ３１１からの命令をラッチ
するインストラクションラッチ３２５．およびインスト
ラクションデコーダ３２２によって構成され、所定の設
定時間内にタイマーカウンタ３２１が所定の命令コード
によってリセットされない場合、これを暴走状態として
、システムリセット回路３１５によりプログラムカウン
タ３１２をリセットし、システムイニシャライズを実行
する方式となっていた。
上述した従来の暴走監視回路ではプログラムが暴走して
も、たまたまその暴走したルーチン内に監視用タイマー
カウンタのリセットを実行する命令コードが含まれてい
ると、当然タイマーカウンタはオーバーフローせず、暴
走を検出できないという欠点がある。
も、たまたまその暴走したルーチン内に監視用タイマー
カウンタのリセットを実行する命令コードが含まれてい
ると、当然タイマーカウンタはオーバーフローせず、暴
走を検出できないという欠点がある。
上述した従来の暴走監視回路に対し、本発明はプログラ
ムの１ステツプで暴走を検出するのではなく、ある所定
のステップ群の命令のシグネチャをあらかじめ求めであ
るシグネチャデータと比較することにより暴走を検出す
るという独創的内容を有する。
ムの１ステツプで暴走を検出するのではなく、ある所定
のステップ群の命令のシグネチャをあらかじめ求めであ
るシグネチャデータと比較することにより暴走を検出す
るという独創的内容を有する。
本発明の暴走監視回路は、実行した命令コードのシグネ
チャを求めるためのリニア・フィード・バック・シフト
レジスタ（以下ＬＦＳＲと称す）と、このレジスタへ取
り込む命令コードがどうかを判断するためのイネーブル
ビットを付加したプログラム・メモリと、ＬＦＳＲのデ
ータを所定のデータと比較する比較器と、比較器の一致
出力を取り込みタイマーカウンタをリセットするジャッ
ジフラグラッチと、タイマーカウンタのキャリー出力に
よってトリガーされるシステムリセット回路を有してい
る。
チャを求めるためのリニア・フィード・バック・シフト
レジスタ（以下ＬＦＳＲと称す）と、このレジスタへ取
り込む命令コードがどうかを判断するためのイネーブル
ビットを付加したプログラム・メモリと、ＬＦＳＲのデ
ータを所定のデータと比較する比較器と、比較器の一致
出力を取り込みタイマーカウンタをリセットするジャッ
ジフラグラッチと、タイマーカウンタのキャリー出力に
よってトリガーされるシステムリセット回路を有してい
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である０本
図はマイクロコンピュータの構成ブロックの内１本発明
に関係の深いもののみを明示した簡略図である。１１１
はプログラムメモリであり１１０はこれに付随するイネ
ーブルビット部。
図はマイクロコンピュータの構成ブロックの内１本発明
に関係の深いもののみを明示した簡略図である。１１１
はプログラムメモリであり１１０はこれに付随するイネ
ーブルビット部。
１１２はプログラムカウンタでプログラムメモリ１１０
のアドレスを保持している。１２４はイネーブルとット
１１０の出力をラッチするフラグラッチ、１１６はフラ
グラッチ１２４の出力でトリガーされこの時点のＲＯＭ
コードデータを取り込むリニア・フィードバック・レジ
スタ（以下ＬＦＳＲと称す）、１１７はコンベアレジス
タと称し、あらかじめハードウェアで設定したコードデ
ータとＬＰＳＲ１１６のデータを比較する。
のアドレスを保持している。１２４はイネーブルとット
１１０の出力をラッチするフラグラッチ、１１６はフラ
グラッチ１２４の出力でトリガーされこの時点のＲＯＭ
コードデータを取り込むリニア・フィードバック・レジ
スタ（以下ＬＦＳＲと称す）、１１７はコンベアレジス
タと称し、あらかじめハードウェアで設定したコードデ
ータとＬＰＳＲ１１６のデータを比較する。
１１８はコンベアレジスタ１１７の一致、不一致出力を
ラッチするジャッジフラグラッチで、この一致出力によ
りタイマーカウンタ１２１をリセットする。１２１はタ
イマーカウンタでありジャッジフラグラッチ１１８の一
致出力によりリセットされる。また、リセットされずキ
ャリーが発生すると、このキャリーはシステムリセット
回路１１５をトリガーする。システムリセット回路１１
５からはリセット出力１１４が発生する。
ラッチするジャッジフラグラッチで、この一致出力によ
りタイマーカウンタ１２１をリセットする。１２１はタ
イマーカウンタでありジャッジフラグラッチ１１８の一
致出力によりリセットされる。また、リセットされずキ
ャリーが発生すると、このキャリーはシステムリセット
回路１１５をトリガーする。システムリセット回路１１
５からはリセット出力１１４が発生する。
以下に第１図を用いてその動作を説明する。
タイマーカウンタ１２１は当該回路を含むマイクロコン
ピュータの外部よりのイニシャライズ（システムリセッ
ト）により初期状態となる。
ピュータの外部よりのイニシャライズ（システムリセッ
ト）により初期状態となる。
゛ システムリセットの終了とともにプログラムカウン
タ１１２はＲＯＭ１１１の最小アドレスからカウントア
ツプを開始する。ここでＲＯＭ１１１の各命令コードに
はＬＦＳＲ１１６への命令コード取り込みを許可するた
めのイネーブルビットが１ビット付加してある。本実施
例ではイネーブルビットが゛１パのときＬＦＳＲへの取
り込みを許可する。任意のＲＯＭアドレスにおいてこの
イネーブルビットが“１°°となると、そのマシンサイ
クル内でフラグラッチ１２４がこのイネーブルビット“
１″をラッチする。このラッチ出力１２３はＬＦＳＲ１
１６の取り込みクロックとなっており当該マシンサイク
ルの命令コードをＬＦＳＲ１１６に取り込む。イネーブ
ルビットが“０′°の ２命令コードはＬＦＳＲ１１６
には取り込まれないものとする。このシーケンスをあら
かじめ設定したプログラムエリアで実行すると、ＬＦＳ
Ｒ１１６は符号理論で定まるイネーブルビットが“１″
′の命令コード群のシグネチャ（Ａ ＋と称す）を保持
している。ここでｉはイネーブルビットが“１′°の命
令コードをｉ回取り込んだことを示す、コンベアレジス
タ１１７は各マシンサイクルごとにあらかじめ設定して
あるシグネチャ（Ａ、）とＬＦＳＲ１１６からのＡＩを
比較しており、あるマシンサイクルでＡＩ ＝Ａ、どな
ると一致出力を発生する。一致出力はジャッジフラグラ
ッチ１１８にラッチされ、カウントを続けていたタイマ
ー・カウンタ１２１をリセットする。
タ１１２はＲＯＭ１１１の最小アドレスからカウントア
ツプを開始する。ここでＲＯＭ１１１の各命令コードに
はＬＦＳＲ１１６への命令コード取り込みを許可するた
めのイネーブルビットが１ビット付加してある。本実施
例ではイネーブルビットが゛１パのときＬＦＳＲへの取
り込みを許可する。任意のＲＯＭアドレスにおいてこの
イネーブルビットが“１°°となると、そのマシンサイ
クル内でフラグラッチ１２４がこのイネーブルビット“
１″をラッチする。このラッチ出力１２３はＬＦＳＲ１
１６の取り込みクロックとなっており当該マシンサイク
ルの命令コードをＬＦＳＲ１１６に取り込む。イネーブ
ルビットが“０′°の ２命令コードはＬＦＳＲ１１６
には取り込まれないものとする。このシーケンスをあら
かじめ設定したプログラムエリアで実行すると、ＬＦＳ
Ｒ１１６は符号理論で定まるイネーブルビットが“１″
′の命令コード群のシグネチャ（Ａ ＋と称す）を保持
している。ここでｉはイネーブルビットが“１′°の命
令コードをｉ回取り込んだことを示す、コンベアレジス
タ１１７は各マシンサイクルごとにあらかじめ設定して
あるシグネチャ（Ａ、）とＬＦＳＲ１１６からのＡＩを
比較しており、あるマシンサイクルでＡＩ ＝Ａ、どな
ると一致出力を発生する。一致出力はジャッジフラグラ
ッチ１１８にラッチされ、カウントを続けていたタイマ
ー・カウンタ１２１をリセットする。
タイマーカウンタ１２１は、ＡＩ ＝Ａ、となる時間間
隔より長いあらかじめ設定してある時間間隔でキャリー
を発生する。ここで、プログラムが暴走した場合、前記
のＡ、とＡｌの一致が発生せずタイマー・カウンタ１２
１はカウントを続はキャリーを発生する。このキャリー
はシステム・リセット回路１１５をトリガーしシステム
リセット出力１１４を発生する。従ってプログラムカウ
ンタはシステムリセットにより初期状態となり暴走状態
から抜は出すことができる。ここでＬＦＳＲ１１６のビ
ット長をＫとすれば、このレジスタのとり得る状態数は
２にとなり前記Ａ＋とＡ、の一致してしまう確率は１／
２にであるがｋを８以上に設定すれば十分な暴走の検出
効果がある。また、プログラムの構成上のポイントは前
記タイマーカウンタのキャリー発生周期より短い周期で
所定の処理ルーチンを順回する点であることは明白であ
る。
隔より長いあらかじめ設定してある時間間隔でキャリー
を発生する。ここで、プログラムが暴走した場合、前記
のＡ、とＡｌの一致が発生せずタイマー・カウンタ１２
１はカウントを続はキャリーを発生する。このキャリー
はシステム・リセット回路１１５をトリガーしシステム
リセット出力１１４を発生する。従ってプログラムカウ
ンタはシステムリセットにより初期状態となり暴走状態
から抜は出すことができる。ここでＬＦＳＲ１１６のビ
ット長をＫとすれば、このレジスタのとり得る状態数は
２にとなり前記Ａ＋とＡ、の一致してしまう確率は１／
２にであるがｋを８以上に設定すれば十分な暴走の検出
効果がある。また、プログラムの構成上のポイントは前
記タイマーカウンタのキャリー発生周期より短い周期で
所定の処理ルーチンを順回する点であることは明白であ
る。
第２図は本発明の第２の実施例を示すブロック図である
。第１図に示す第１の実施例と異なる点はＬＦＳＲ２１
６へ取り込むコードデータがＲＯＭ２１１にストアーし
てある命令コードの一部分である点を除き全て第１の実
施例と同一である０本実施例ではイネーブルビットが“
１パである命令コードの一部分（たとえば上位５ビット
分）がＬＦＳＲ２１６に取り込まれる。この魚具外の動
作は第１の実施例と同一であるため説明を略す。本実施
例はＲＯＭ容量の小さい（〜０．５にステップ）マイク
ロコントローラに適用することによりＬＦＳＲ２１６，
コンベアレジスタ２１７のビット数を削減して第１の実
施例と同様の効果を得ることができる。
。第１図に示す第１の実施例と異なる点はＬＦＳＲ２１
６へ取り込むコードデータがＲＯＭ２１１にストアーし
てある命令コードの一部分である点を除き全て第１の実
施例と同一である０本実施例ではイネーブルビットが“
１パである命令コードの一部分（たとえば上位５ビット
分）がＬＦＳＲ２１６に取り込まれる。この魚具外の動
作は第１の実施例と同一であるため説明を略す。本実施
例はＲＯＭ容量の小さい（〜０．５にステップ）マイク
ロコントローラに適用することによりＬＦＳＲ２１６，
コンベアレジスタ２１７のビット数を削減して第１の実
施例と同様の効果を得ることができる。
第３図は第１図、第２図のＬＦＳＲｌ １６゜２１６の
具体的な例を示すブロック図である。
具体的な例を示すブロック図である。
ＲＯＭ１１１あるいは２１１からの命令コードはコード
入力端子り、−Ｄ、より入力され、クロック４０５，４
０６により４０２に示すレジスタであるＬｌおよび同様
に構成されるし２〜Ｌ８に取り込まれる。レジスタ４０
２は、入力信号Ｄ１をラッチするデータラッチ４０７と
、このラッチ４０７の出力とフィードバック信号との排
他的論理和を出力するＥＸＯＲ４０８と１．：のＥＸＯ
Ｒ４０８出力を格納するＤ型フリップ７０ツブ４０４よ
り構成される。フィードバック信号は、シグネチャ出力
Ｑｏ〜Ｑ？（４０３）の内、予め定めた出力の組合せの
排他的論理和を出力するＥＸＯＲ４０９〜４１１により
得られる。
入力端子り、−Ｄ、より入力され、クロック４０５，４
０６により４０２に示すレジスタであるＬｌおよび同様
に構成されるし２〜Ｌ８に取り込まれる。レジスタ４０
２は、入力信号Ｄ１をラッチするデータラッチ４０７と
、このラッチ４０７の出力とフィードバック信号との排
他的論理和を出力するＥＸＯＲ４０８と１．：のＥＸＯ
Ｒ４０８出力を格納するＤ型フリップ７０ツブ４０４よ
り構成される。フィードバック信号は、シグネチャ出力
Ｑｏ〜Ｑ？（４０３）の内、予め定めた出力の組合せの
排他的論理和を出力するＥＸＯＲ４０９〜４１１により
得られる。
以上説明したように本発明はマイクロコンピュータのプ
ログラムが暴走しているかどうかを、プログラム上の１
ステツプのみで検出するのではなく、複数の分離した任
意ステップの命令コードのシグネチャを得ることにより
暴走状態を検出するためその検出確度が飛躍的に向上す
る効果がある。
ログラムが暴走しているかどうかを、プログラム上の１
ステツプのみで検出するのではなく、複数の分離した任
意ステップの命令コードのシグネチャを得ることにより
暴走状態を検出するためその検出確度が飛躍的に向上す
る効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
本発明の構成要件の１つであるＬＦＳＲの８Ｂｉｔレジ
スタの回路例を示すブロック図、第４図は従来例を示す
ブロック図である。 １１１．２１１．３１１・・・プログラムメモリ（ＲＯ
Ｍ）、１１２，２１２．３１２・・・プログラムカウン
タ、１１５，２１５，３１５・・・システムリセット回
路、１２２，２２２，３２２・・・インストラクション
デコーダ、１１６．１２６・・・ＬＦＳＲ１１１７，２
１７・・・コンベアレジスタ、１１８，２１８・・・ジ
ャッジフラグラッチ、１２１．２２１・・・タイマー・
カウンタ、４０１・・・データ入力端子、４０２・・・
ＬＦＳＲのＩＢｉｔ分のレジスタ、４０３・・・データ
出力端子、４０４・・・データフリップフロップ、４０
５・・・リセット入力端子、４０６・・・データ取り込
みクロック入力端子、４０７・・・データラッチ、４０
８〜４１１・・・ＥＸＯＲ。
図は本発明の第２の実施例を示すブロック図、第３図は
本発明の構成要件の１つであるＬＦＳＲの８Ｂｉｔレジ
スタの回路例を示すブロック図、第４図は従来例を示す
ブロック図である。 １１１．２１１．３１１・・・プログラムメモリ（ＲＯ
Ｍ）、１１２，２１２．３１２・・・プログラムカウン
タ、１１５，２１５，３１５・・・システムリセット回
路、１２２，２２２，３２２・・・インストラクション
デコーダ、１１６．１２６・・・ＬＦＳＲ１１１７，２
１７・・・コンベアレジスタ、１１８，２１８・・・ジ
ャッジフラグラッチ、１２１．２２１・・・タイマー・
カウンタ、４０１・・・データ入力端子、４０２・・・
ＬＦＳＲのＩＢｉｔ分のレジスタ、４０３・・・データ
出力端子、４０４・・・データフリップフロップ、４０
５・・・リセット入力端子、４０６・・・データ取り込
みクロック入力端子、４０７・・・データラッチ、４０
８〜４１１・・・ＥＸＯＲ。
Claims (1)
- マイクロコンピュータにおけるプログラム暴走監視回路
において、プログラムカウンタ出力により読み出される
複数の命令コードを記憶するとともに前記各命令コード
に１ビットのイネーブルビットを付加したプログラムメ
モリと、前記プログラムメモリ出力のイネーブルビット
をラッチするフラグラッチと、前記フラグラッチ出力が
発生するごとに前記命令コードを取り込むリニアフィー
ドバックレジスタと、前記リニアフィードバックレジス
タのデータをあらかじめ設定してあるコードデータと比
較する比較器と、前記比較器出力を取り込むジャッジフ
ラグラッチと、前記ジャッジフラグラッチ出力あるいは
システムリセット回路出力でリセットされるタイマーカ
ウンタと、前記タイマーカウンタのキャリー出力でトリ
ガーされるとともに前記プログラムカウンタのリセット
を行う前記システムリセット回路を含むことを特徴とす
るプログラム暴走監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62134655A JPH0740232B2 (ja) | 1987-05-28 | 1987-05-28 | プログラム暴走監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62134655A JPH0740232B2 (ja) | 1987-05-28 | 1987-05-28 | プログラム暴走監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63298453A true JPS63298453A (ja) | 1988-12-06 |
| JPH0740232B2 JPH0740232B2 (ja) | 1995-05-01 |
Family
ID=15133452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62134655A Expired - Lifetime JPH0740232B2 (ja) | 1987-05-28 | 1987-05-28 | プログラム暴走監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740232B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03214809A (ja) * | 1990-01-19 | 1991-09-20 | Nec Corp | リニアフィードバック・シフトレジスタ |
-
1987
- 1987-05-28 JP JP62134655A patent/JPH0740232B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03214809A (ja) * | 1990-01-19 | 1991-09-20 | Nec Corp | リニアフィードバック・シフトレジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0740232B2 (ja) | 1995-05-01 |
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