JPS63296479A - Image sensing system - Google Patents
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Landscapes
- Automatic Focus Adjustment (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
Description
【発明の詳細な説明】
童呈上少且凪分立
本発明はイメージセンシングシステムに関するものであ
り、より特定的には入射光量に応じて光電変換用受光手
段で生じた電荷を蓄積（積分）して利用する形式のイメ
ージセンシングシステムに関する。[Detailed Description of the Invention] The present invention relates to an image sensing system, and more specifically, the present invention relates to an image sensing system that accumulates (integrates) charges generated in a light receiving means for photoelectric conversion according to the amount of incident light. This invention relates to a type of image sensing system used in the field.
盗】四υ支丑
このようなイメージセンシングシステムは例えばカメラ
の自動焦点検出装置に使用される。そして、そのような
自動焦点検出装置に使用されるイメージセンシングシス
テムではオートフォーカスの高速化と、被写体の低輝度
時の性能向上が要求される。そのため受光手段の受光面
積を拡大したり、光電変換効率をアップさせたりして高
感度化を計っている。しかし、そのようにした場合には
被写体が高輝度の時に、すぐに蓄積電荷が飽和してしま
う。そのため、システムに設定する積分時間が非常に短
くなる。従って、短時間積分制御法の開発が必要となる
。Such an image sensing system is used, for example, in an automatic focus detection device of a camera. Image sensing systems used in such automatic focus detection devices are required to have faster autofocus and improved performance when the subject has low brightness. Therefore, efforts are being made to increase sensitivity by expanding the light-receiving area of the light-receiving means and increasing the photoelectric conversion efficiency. However, if this is done, the accumulated charge will quickly become saturated when the subject is of high brightness. Therefore, the integration time set in the system becomes very short. Therefore, it is necessary to develop a short-time integral control method.
しかるに昭和５６年に発行された“東芝レビュー”３６
巻１０号に記載されているように従来のシステムでは、
積分時間は−たんレジスタに移送された電荷が全て読み
出される間隔、即ちシフトパルスの間隔を制御すること
によってコントロールするようになっていた。However, “Toshiba Review” 36 published in 1982
In the conventional system, as described in Volume 10,
The integration time is controlled by controlling the interval at which all charges transferred to the register are read out, that is, the interval between shift pulses.
■が”しよ゛と る。 占
しかしながら、このようなコントロールでは、シフトパ
ルスの間隔が受光手段の画素数×転送周期で制約を受け
るため短時間の積分制御を行うことが実質的に不可能で
あった。However, with this kind of control, it is virtually impossible to perform short-term integral control because the interval between shift pulses is limited by the number of pixels of the light receiving means x the transfer period. Met.
本発明はこのような点に鑑み、短時間積分制御可能なイ
メージセンシングシステムを提供することを目的とする
。In view of these points, it is an object of the present invention to provide an image sensing system capable of short-time integral control.
口 占を °するための
上記の目的を達成するため、本発明のイメージセンシン
グシステムは以下のものから構成される。In order to achieve the above-mentioned purpose of fortune-telling, the image sensing system of the present invention is comprised of the following.
入射光強度に応じた電気信号を出力する複数の受光素子
アレイからなる光電変換用受光手段；前記光電変換用受
光手段からの電気信号をそれぞれ蓄積する複数の蓄積部
を有する蓄積手段；前記光電変換用受光手段と蓄積手段
との間に接続された複数のゲートからなる第１ゲート手
段；前記蓄積手段に蓄積された電気信号を受け所定のク
ロック信号に応じたタイミングでこれを順次出力するシ
フトレジスタ手段；
前記蓄積手段とシフトレジスタ手段との間に接続された
複数のゲートからなる第２ゲート手段；所定の蓄積開始
信号に応答して前記第１ゲート手段を作動させると共に
前記第２ゲート手段を不作動として前記光電変換用受光
手段が出力する電気信号を前記蓄積手段に蓄積させ所定
の蓄積終了信号に応答して前記第１ゲート手段を不作動
にすると共に、その後に前記第２ゲート手段を一瞬パル
ス的に作動させて前記蓄積手段に蓄積された電気信号を
前記シフトレジスタ手段に移すように第１゜ゲート手段
と第２ゲート手段を制御する制御手段。A light receiving means for photoelectric conversion consisting of a plurality of light receiving element arrays that output electrical signals according to the intensity of incident light; a storage means having a plurality of storage sections that respectively accumulate electrical signals from the light receiving means for photoelectric conversion; said photoelectric conversion a first gate means consisting of a plurality of gates connected between the light receiving means and the storage means; a shift register that receives the electrical signals accumulated in the storage means and sequentially outputs them at a timing according to a predetermined clock signal; means; second gate means comprising a plurality of gates connected between the storage means and the shift register means; actuating the first gate means and activating the second gate means in response to a predetermined storage start signal; The electric signal outputted by the light receiving means for photoelectric conversion is stored in the storage means as a deactivation, and the first gate means is deactivated in response to a predetermined accumulation end signal, and then the second gate means is deactivated. Control means for controlling the first gate means and the second gate means so as to momentarily act in a pulse manner to transfer the electric signal stored in the storage means to the shift register means.
詐−■
このような構成によると、第１ゲート手段が作動してか
ら光電変換用受光素子で発生した電荷は蓄積部に蓄積さ
れることにより蓄積（積分）動作が行われる。そして、
その蓄積（積分）動作の完了は第１ゲート手段が不作動
になったときである。よって、時間遅れがなくリアルタ
イムな蓄積（積分）完了動作となる。False-■ According to such a configuration, the charge generated in the photoelectric conversion light receiving element after the first gate means is activated is accumulated in the accumulation section, thereby performing an accumulation (integration) operation. and,
The accumulation (integration) operation is completed when the first gate means is deactivated. Therefore, the accumulation (integration) is completed in real time without any time delay.
これは被写体が高輝度の時に積分制御を迅速に行えるこ
とを意味する。This means that integral control can be quickly performed when the subject is of high brightness.
災」Ｌ糎
以下、本発明をカメラの自動焦点検出装置に適用するイ
メージセンシングシステムとして構成した実施例につい
て説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an embodiment in which the present invention is configured as an image sensing system applied to an automatic focus detection device of a camera will be described.
第１図に示すように、カメラの焦点検出装置を構成する
焦点検出用光学系（ＯＦ）は操影レンズ（１）の後方の
予定焦点面（Ｆ）よりも後方に設けられた赤外光カット
フィルタ（１０） 、コンデンサレンズ（２）、さらに
その後方に位置する絞りマスク（３）を配した一対の再
結像レンズ（４ａ） （４ｂ）、それらの再結像レンズ
（４ａ） （４ｂ）の結像面に設けられた電荷結合素子
（ＣＣＤ）を受光素子として有する、焦点検出用受光部
（ＲＦ）の構成要素としてのＡＦ（オートフォーカス）
用ホトセンサアレイの主要部分（６）（７）等から構成
されている。As shown in Figure 1, the focus detection optical system (OF) that constitutes the focus detection device of the camera is an infrared light beam provided behind the planned focal plane (F) behind the imaging lens (1). A cut filter (10), a condenser lens (2), a pair of re-imaging lenses (4a) (4b) with an aperture mask (3) located behind them, and these re-imaging lenses (4a) (4b). AF (autofocus) as a component of the focus detection light receiving section (RF), which has a charge-coupled device (CCD) provided on the imaging plane of ) as a light receiving element.
The photo sensor array consists of the main parts (6), (7), etc.
上記ＡＦ用ホトセンサアレイとして、例えばシリコンの
ように可視光（Ｖ）内で比較的フラットな分光感度を有
するものを用いた場合には、撮影レンズ（１）による可
視光中の長波長成分（例えばλ−７２０ｎｍ） （Ｕ）
の結像点が、 ｆ！影レンズ（１）のもつ軸上色収差に
起因して予定焦点面（Ｆ）よりも後方に移動するので、
一般にこのような反射光成分を多く含む被写体に対応す
る像間隔（ＩｌＵ ）は可視光（Ｖ）〔重心（λ＝５６
０ｎｍ） ）の反射光成分を多く含む被写体に対応する
像間隔（ｆ！ｖ ）（焦点位置検出信号に相当する）よ
り大きくなる。When using a photo sensor array for AF that has a relatively flat spectral sensitivity within visible light (V), such as silicon, for example, the long wavelength component ( For example, λ-720nm) (U)
The imaging point of f! Due to the axial chromatic aberration of the shadow lens (1), it moves behind the planned focal plane (F), so
In general, the image interval (IlU) corresponding to such a subject that contains many reflected light components is visible light (V) [center of gravity (λ = 56
0nm)) is larger than the image interval (f!v) (corresponding to the focal position detection signal) corresponding to an object containing a large number of reflected light components.
第２図に、上述した焦点検出装置・を一体化したＡＦセ
ンサモジュール（ＭＰ）の構成を示す。このＡＦセンサ
モジュール（肝）は、光路変換用ミラー（８）を内蔵し
、このミラー（８）の上方に前述したコンデンサレンズ
（２）、視野マスク（９）、及び、はぼ７５０ｎｍ以上
の波長域の赤外光をカットする赤外光カットフィルタ（
１０）を配している。FIG. 2 shows the configuration of an AF sensor module (MP) that integrates the above-mentioned focus detection device. This AF sensor module (main part) has a built-in optical path conversion mirror (8), and above this mirror (8) is the above-mentioned condenser lens (2), field mask (9), and a wavelength of 750 nm or more. Infrared light cut filter (
10) are arranged.
ここで、赤外光カットフィルタ（１０）は、単に不要な
赤外光を除去して色収差の悪影響を最小限におさえるだ
けでなく、ＣＣＤなどの半導体ラインセンサに見られる
、長波長入射光に対する各画素の光感度バラツキの増大
による金魚信号の信頼性の劣化をも防ぐものである。Here, the infrared light cut filter (10) not only eliminates unnecessary infrared light to minimize the adverse effects of chromatic aberration, but also protects against long wavelength incident light, which is seen in semiconductor line sensors such as CCDs. This also prevents the reliability of the goldfish signal from deteriorating due to increased variations in the light sensitivity of each pixel.
そして、それら各構成要素は、レンズホルダ（１１）に
支持されるとともに、光路変換用ミラー（８）で変換さ
れた光軸に対して垂直に、絞りマスク（３）、一対の再
結像レンズ（４ａ） （４ｂ）を有する基板（５）、及
び、前述したホトセンサアレイを内蔵する光電変換素子
（１２）が支持された基本構造を有している。Each of these components is supported by a lens holder (11), and is arranged perpendicularly to the optical axis converted by the optical path conversion mirror (8), including an aperture mask (3) and a pair of re-imaging lenses. It has a basic structure in which a substrate (5) having (4a) and (4b) and a photoelectric conversion element (12) containing the aforementioned photosensor array are supported.
第３図にＡＦセンサモジュール（肝）のうちの光電変換
素子（１２）の構成を示す。FIG. 3 shows the configuration of the photoelectric conversion element (12) in the AF sensor module (liver).
光電変換素子（１２）において、焦点検出用受光部（Ｒ
Ｆ）を構成するためのホトセンサアレイ（第３図におい
ては、第１図の原理図で示した２つのホトセンサアレイ
の主要部分（６） （７）を連続したものとして示しで
ある）に、一対の色温度検出用ホトダイオード（１３）
（１４）がほぼ平行に隣接されて並んでいる。そして
、２つの再結像レンズ（４ａ） （４ｂ）によって、ホ
トセンサアレイ及び色温度検出用ホトダイオード（１３
） （１４）上に被写体像が形成されるようになってい
る。In the photoelectric conversion element (12), a focus detection light receiving part (R
F) for configuring the photo sensor array (in Fig. 3, the main parts (6) and (7) of the two photo sensor arrays shown in the principle diagram of Fig. 1 are shown as continuous). , a pair of color temperature detection photodiodes (13)
(14) are lined up almost parallel to each other. Then, the two re-imaging lenses (4a) and (4b) are used to detect the photo sensor array and color temperature detection photodiode (13).
) (14) A subject image is formed above.
第４図は横軸に波長を、縦軸に相対分光感度をとって色
温度検出用ホトダイオード（１３） （１４）を構成す
るホトダイオード（ＰＤ ’ ”）と、その上に配され
る色素フィルタの分光感度特性を示しである。Figure 4 shows the photodiodes (PD''') that make up the color temperature detection photodiodes (13) and (14), and the dye filter placed above them, with wavelength on the horizontal axis and relative spectral sensitivity on the vertical axis. This shows the spectral sensitivity characteristics.
ここで、（１３’ ）が黄色素フィルタ、 （１４’
）が赤色素フィルタの分光感度特性を示す。従って、色
温度検出用ホトダイオード（１３） （１４）の分光感
度特性は第４図の（ＰＤ ’ ）に（１３’ ）（１４
” ）をそれぞれ掛けたものになる。Here, (13') is the yellow pigment filter, (14'
) shows the spectral sensitivity characteristics of the red dye filter. Therefore, the spectral sensitivity characteristics of the color temperature detection photodiodes (13) and (14) are (PD'), (13'), and (14) in Figure 4.
” ), respectively.
前記色温度検出用ホトダイオードは各別の再結像レンズ
によって、略同−の被写体をみている。The color temperature detecting photodiodes view approximately the same subject through separate re-imaging lenses.
各種光源からの光の分光エネルギー分布とともに描いた
のが、第５図のグラフである。横軸は波長、縦軸は相対
的な分光感度又はエネルギーである。The graph in FIG. 5 is drawn together with the spectral energy distribution of light from various light sources. The horizontal axis is wavelength, and the vertical axis is relative spectral sensitivity or energy.
図中（Ａ） 、 （Ｂ） 、 （Ｃ）の曲線は、夫々、
タングステンランプ等の標準光源Ａからの光、太陽光、
白色の蛍光灯からの光の分光エネルギー分布を示してい
る。また、図中（１３’）、 （１４’）及び（ＰＤ’
）の曲線は第４図に準じている。The curves (A), (B), and (C) in the figure are, respectively,
Light from standard light source A such as a tungsten lamp, sunlight,
It shows the spectral energy distribution of light from a white fluorescent lamp. Also, in the figure (13'), (14') and (PD'
) is based on Figure 4.
なお、図中、７５０ｎｍの位置の二点鎖線（Ｉｌ’ｌ）
は、前述した赤外光カットフィルタ（１０）によるカッ
ト波長を示している。In addition, in the figure, the two-dot chain line (Il'l) at the position of 750 nm
indicates the cut wavelength by the infrared light cut filter (10) described above.
そして、後述するが、この一対の色温度補正用受光部で
ある色温度検出用ホトダイオード（１３）（１４）から
の出力電流に基づいて、具体的には、その比に基づいて
、焦点検出用測定光の分光エネルギー分布を検出するよ
うになっている。As will be described later, based on the output currents from the color temperature detection photodiodes (13) and (14), which are the pair of color temperature correction light receiving sections, specifically, based on the ratio, the focus detection It is designed to detect the spectral energy distribution of the measurement light.
即ち、両ホトダイオード（１３） （１４）からの出力
差が顕著にあられれるのは、グラフから分かるように、
およそ６００ｎｍ以上の領域であるから、両者の面積を
１：１に設計すると白色蛍光灯からの光に対して、両ホ
トダイオード（１３） （１４）からの出力はほぼ同一
であり、その比は略１．０である。また、標準光源Ａの
光の下では、光エネルギーが６００ｎｍ以上で顕著にな
るから両ホトダイオード（１３） （１４）からの出力
は、その比が大きく、約２．０となる。さらに、太陽光
は赤外光領域の光のエネルギーの分布が、白色の蛍光灯
からの光、及び、標準光源Ａからの光のほぼ中間であり
、両ホトダイオード（１３） （１４）からの出力の比
は約１．５である。That is, as can be seen from the graph, the difference in output from both photodiodes (13) and (14) is significant.
Since the area is about 600 nm or more, if the area of both is designed to be 1:1, the output from both photodiodes (13) and (14) will be almost the same for light from a white fluorescent lamp, and the ratio will be approximately It is 1.0. Further, under the light of the standard light source A, the light energy becomes significant at wavelengths of 600 nm or more, so the ratio of the outputs from both photodiodes (13) and (14) is large, and is approximately 2.0. Furthermore, the distribution of light energy in the infrared light region of sunlight is approximately between the light from a white fluorescent lamp and the light from standard light source A, and the output from both photodiodes (13) (14) The ratio is approximately 1.5.
また、第１の色温度検出用ホトダイオード（１３）と、
第２の色温度検出用ホトダイオード（１４）は後述する
ホトダイオードアレイ部の基準部と参照部に隣接して同
一チップ上に設けられており、その基準部及び参照部と
略同−の被写体をみている。Further, a first color temperature detection photodiode (13),
The second color temperature detection photodiode (14) is provided on the same chip adjacent to a reference part and a reference part of the photodiode array section, which will be described later. There is.
次に第６図〜第１３図を用いて前記光電変換素子の構成
について説明する。まず、第６図に示すように光電変換
素子（１２）は照射された光の量に応じて光電荷を発生
するホトダイオードやシフトレジスタ等を有する光電変
換部（１５）と、そのホトダイオード側からシフトレジ
スタ側への電荷転送、シフトレジスタでの電荷転送の制
御、及び後述のアナログ処理部の信号処理タイミングの
制御などを行なうデータ出力制御部（１６）、前記光電
変換部（１５）の積分時間等を制御する積分時間制御部
（１７）、光電変換部（１５）からのアナログ信号を処
理するアナログ処理部（１８）、温度変化に感応して温
度情報を後述するシステムコントローラに供給するため
の温度検出部（１９）、及びｉ１０コントロール部（２
０）から構成されている。そして、この光電変換素子（
１２）は１つの基板上に前記各構成部分を設けた１チツ
プＩＣとして形成されている。Next, the structure of the photoelectric conversion element will be explained using FIGS. 6 to 13. First, as shown in FIG. 6, the photoelectric conversion element (12) includes a photoelectric conversion section (15) having a photodiode, a shift register, etc. that generates a photocharge according to the amount of irradiated light, and a photoelectric conversion element (15) that has a photoelectric conversion section (15) that has a photodiode, a shift register, etc. that generates a photoelectric charge according to the amount of irradiated light. A data output control section (16) that controls charge transfer to the register side, charge transfer in the shift register, and signal processing timing of the analog processing section (to be described later), integration time of the photoelectric conversion section (15), etc. an analog processing section (18) that processes analog signals from the photoelectric conversion section (15), and a temperature control section (18) that processes analog signals from the photoelectric conversion section (15); Detection unit (19) and i10 control unit (2
0). And this photoelectric conversion element (
12) is formed as a one-chip IC with each of the above-mentioned components provided on one substrate.
光電変換部（１５）は前述した一対の色温度検出用ホト
ダイオード（１３） （１４）と、ホトダイオードアレ
イ部（２１）、バリアゲート（２２）、電荷を一時的に
蓄える蓄積部（２３）、蓄積部クリアゲート（２４）、
シフトゲート（２５）、シフトレジスタ（２６）の各メ
イン要素から構成されると共に、それらの各出カバ７フ
ア、即ち、シフトレジスタ（２６）の出力用バッファ（
２７）と、後述するようにホトダイオードアレイ中に挿
入配置されたモニター用ホトダイオード（ＭＰＤ）用の
出力バッファ（２８）、色温度検出用ホトダイオード（
１３） （１４）の出力用バッファ（２９） （３０）
、並びにモニター用ホトダイオード（？１ＰＤ）の出力
を暗時補正するためのモニター出力補償信号の出力用バ
ッファ（３１）、色温度検出信号（ＯＳＹ） （ＯＳＲ
）のための基準電圧用バッファ （３１”）を具備して
いる。The photoelectric conversion section (15) includes the pair of color temperature detection photodiodes (13) and (14) described above, a photodiode array section (21), a barrier gate (22), an accumulation section (23) for temporarily accumulating charges, and an accumulation section. Department clear gate (24),
It is composed of each main element of a shift gate (25) and a shift register (26), and each output buffer 7, that is, an output buffer (
27), an output buffer (28) for a monitor photodiode (MPD) inserted into the photodiode array as described later, and a color temperature detection photodiode (28).
13) (14) output buffer (29) (30)
, a monitor output compensation signal output buffer (31) for dark-time correction of the monitor photodiode (?1PD) output, and a color temperature detection signal (OSY) (OSR).
) is equipped with a reference voltage buffer (31'').
更に、色温度検出用ホトダイオード（１３） （１４）
とバッファ（２９） （３０）の間、並びにモニター用
ホトダイオード（ＭＰＤ）とバッファ（２８）との間、
更にバッファ（３１） （３１”）の前段に、それぞれ
コンデンサとスイッチ用トランジスタが設けられている
が、これらのコンデンサ及びトランジスタについては第
７図に示す光電変換部（１５）の具体的回路構成に関す
る説明の際に付言することにする。データ出力制御部（
１６）は信号処理タイミング発生部と転送りロック発生
部とから構成され、後述するシステムコントローラから
Ｉ１０コントロール部（２０）を通して与えられる信号
を基にしてシフトレジスタ駆動用の転送りロック（φｌ
） （φｔ）を生成する他に、シフトゲート（２５）へ
のシフトゲートパルス（ＳＨ）を発生する。またサンプ
リング信号や光電変換素子（１２）から外部へ出力され
る信号の切換えを行うためのタイミング信号作成に役立
つ信号をアナログ処理部（１８）に与えたりする。Furthermore, photodiodes for color temperature detection (13) (14)
and the buffer (29) (30), and between the monitor photodiode (MPD) and the buffer (28),
Furthermore, capacitors and switching transistors are provided in the preceding stages of the buffers (31) (31''), and these capacitors and transistors will be explained in detail regarding the specific circuit configuration of the photoelectric conversion section (15) shown in FIG. I would like to add this to the explanation: The data output control section (
16) is composed of a signal processing timing generation section and a transfer lock generation section, and generates a transfer lock (φl) for driving the shift register based on a signal given from the system controller (described later) through the I10 control section (20).
) (φt), it also generates a shift gate pulse (SH) to the shift gate (25). It also provides the analog processing section (18) with a signal useful for creating a timing signal for switching the sampling signal and the signal output from the photoelectric conversion element (12) to the outside.
積分時間制御部（１７）は光電変換部（１５）のモニタ
ー用ホトダイオード（ＭＰＤ）からバッファ（２８）を
通して与えられる信号（ＡＧＣＯ５）をモニターし、そ
のモニター結果に応じてバリアゲート（２２）、蓄積部
（２３）、蓄積部クリアゲ−） （２４）をそれぞれ制
御する制御信号（ＢＧ） （ＳＴ） （ＳＴＩＣＧ）を
適宜出力して積分時間の制御を行なう。そのモニターの
際に、積分時間制御部（１７）はモニター信号（ＡＧＣ
Ｏ３）をバッファ（３１）から与えられるモニター出力
補償信号（ＡＧＣＤＯ５）で暗時補償する。積分時間制
御部（１７）は、また■へコントロール部（２０）を介
してシステムコントローラとの間で信号の交信を行なう
が、そのうちシステムコントローラへ与えるものとして
は積分完了信号（ＴＩＮＴ）が挙げられる。更に、この
積分時間制御部（１７）は光電変換部（１５）での積分
値が所定時間内に、予め定めた所定積分値まで達しなか
った場合に、システムコントローラからの指令信号（Ｓ
ＨＭ）で強制的に積分完了をなすが、それに付随する積
分出力の不充分状態をアナログ処理の段階で補正するべ
（、積分値に応じた自動利得制御信号（ＡＧＣ）を発生
してアナログ処理部（１８）へ与えることも行なう、ア
ナログ処理部（１８）は基本的機能としてはシフトレジ
スタ（２６）からの信号（Ｏ５）及び色温度検出用ホト
ダイオード（１３） （１４）からの出力信号（ＯＳＹ
） （ＯＳＲ）からノイズ成分を除去したり、暗時出力
信号補償、自動利得制御など各種のアナログ処理を行な
うものである。尚、後で詳述するように、このアナログ
処理部（１８）は出力信号をシステムコントローラの＾
／Ｄ変換部のダイナミックレンジに合致させ、るための
基準電圧クランプを行なう構成も備えている。The integration time control section (17) monitors the signal (AGCO5) given from the monitoring photodiode (MPD) of the photoelectric conversion section (15) through the buffer (28), and controls the barrier gate (22) and the accumulation according to the monitoring result. The integration time is controlled by appropriately outputting control signals (BG) (ST) (STICG) for controlling the storage section (23) and the storage section (24). During the monitoring, the integral time control section (17) controls the monitor signal (AGC
O3) is compensated for in the dark using a monitor output compensation signal (AGCDO5) given from a buffer (31). The integration time control section (17) also communicates signals with the system controller via the control section (20), among which an integration completion signal (TINT) is given to the system controller. . Furthermore, this integral time control section (17) controls a command signal (S
HM), but the accompanying insufficient state of the integral output must be corrected at the analog processing stage (by generating an automatic gain control signal (AGC) according to the integral value, The basic function of the analog processing section (18) is to input the signal (O5) from the shift register (26) and the output signal (O5) from the color temperature detection photodiodes (13) and (14). OSY
) It performs various analog processing such as removing noise components from (OSR), dark output signal compensation, and automatic gain control. As will be explained in detail later, this analog processing section (18) sends the output signal to the system controller.
It also includes a configuration for clamping a reference voltage to match the dynamic range of the /D conversion section.
１１０コントロ一ル部（２０）は第１４図に示す信号処
理タイミング発生部（１６Ｂ） 、積分時間制御回路（
１７ｂ）、転送りロック発生部（１６Ａ）にそれぞれ分
散されている人出力バッファをさす。第６図においてｉ
１０コントロール部（２０）に結合した外付は端子（Ｔ
Ｉ） 〜（Ｔ＆）及び（Ｔ＋＋）（Ｌｘ）のうち、（Ｔ
Ｉ）（Ｔｚ）は積分開始モード、低輝度積分モード、高
譚度積分モード、システムコントローラへ積分出力を与
えるデータダンプモードを選択的に指定するモード信号
（ＭＤ＋） （ＭＤｚ）を受信する入力端子、（Ｔ、）
は積分開始に係る積分クリア信号（ＩＣＳ）の入力端子
、（Ｔ４）は強制的に積分を終了させてシフトレジスタ
（２６）からのデータを要求するためのデータ要求端子
、（Ｔ、）はデータダンプモードのときに外部（システ
ムコントローラ）へＡ／Ｄ変換開始信号（ＡＤＴ）を出
力する端子、（Ｔ、）は基本クロック（ＣＰ）の入力端
子である。更に、（Ｔ、）は積分完了信号（ＴＩＮＴ）
を出力する端子、（↑１□）は自動利得制御用のデータ
くＡＧＣ）を出力する端子群である。また、Ｉ１０コン
トロール部（２０）とは離れた位置に示されている端子
（Ｔｙ） （Ｔｓ）はそれぞれ電源（Ｖｃｃ）の入力端
子とアース用端子である。また（Ｔ、）はアナログ信号
出力端子、（ＴＩ。）は基準電圧（Ｖｒｅｆ）の入力端
子である。110 control section (20) includes a signal processing timing generation section (16B) and an integral time control circuit (16B) shown in FIG.
17b) refers to the human output buffers distributed in the transfer lock generation unit (16A). In Figure 6, i
10 The external device connected to the control section (20) is connected to the terminal (T
I) ~(T&) and (T++)(Lx), (T
I) (Tz) is an input terminal that receives a mode signal (MD+) (MDz) that selectively specifies integration start mode, low brightness integration mode, high intensity integration mode, and data dump mode that provides integral output to the system controller. ,(T,)
is the input terminal for the integration clear signal (ICS) related to the start of integration, (T4) is the data request terminal for forcibly ending the integration and requesting data from the shift register (26), (T, ) is the data A terminal (T,) is an input terminal for a basic clock (CP), which outputs an A/D conversion start signal (ADT) to the outside (system controller) in the dump mode. Furthermore, (T,) is the integration completion signal (TINT)
(↑1□) is a group of terminals that output automatic gain control data (AGC). Further, terminals (Ty) and (Ts) shown at positions apart from the I10 control section (20) are an input terminal for a power supply (Vcc) and a terminal for grounding, respectively. Further, (T,) is an analog signal output terminal, and (TI.) is an input terminal for a reference voltage (Vref).
次に、前記光電変換素子（１２）の各部の具体的構成に
ついて詳述する。まず、光電変換部（１５）の全体は第
７図に示すように構成されているが、このうちホトダイ
オードやシフトレジスタ等のメイン要素を有する部分に
ついて第８図〜第１３図を用いて説明する。第８図に示
すように、ホトダイオードアレイ部（２１）は複数の画
素ホトダイオード（ＰＤ）と、その間に配されたモニタ
ー用ホトダイオード（ＭＰＤ）とを交互に有する形を成
している。各画素ホトダイオードの長手方向の一端は解
放されているが、他端はパリアゲ−） （２２）を形成
する第１ＭＯ８トランジスタ（ＴＲＩ）のソースに結合
されている。Next, the specific configuration of each part of the photoelectric conversion element (12) will be described in detail. First, the entire photoelectric conversion section (15) is configured as shown in FIG. 7, and the portion including main elements such as photodiodes and shift registers will be explained using FIGS. 8 to 13. . As shown in FIG. 8, the photodiode array section (21) has a plurality of pixel photodiodes (PD) and monitor photodiodes (MPD) arranged therebetween alternately. One longitudinal end of each pixel photodiode is open, while the other end is coupled to the source of a first MO8 transistor (TRI) forming a barrier gate (22).
このＭＯＳトランジスタ（ＴＲｌ ）のドレインは次段
の蓄積部（２３）に結合され、ゲートはバリアゲート信
号供給端子（３２）に結合される。蓄積部（２３）はア
ルミニウム膜で遮光されており、光の照射を受けないが
、所謂暗時電荷を生じる。蓄積部（２３）の出力端は蓄
積部クリアゲート（２４）を形成する第２の間Ｓ トラ
ンジスタ（ＴＲｚ）のソースと、シフトゲート（２５）
を形成する第３のＭＯＳ ）ランジスタ（ＴＲｓ）の
ソースに結合されており、その第２Ｍ０３）ランジスタ
（ＴＲＹ）のドレインは電源（νＣＣ）が与えられる電
源端子（Ｔ？）に結合され、ゲートは蓄積部クリアゲー
ト信号供給端子（３３）に接続されている。一方、第３
Ｍ０Ｓトランジスタ（ｒｉｉｓ）のドレインはシフトレ
ジスタ（２６）を構成するセグメント（２６ａ）に結合
され、ゲートはシフトゲート信号供給端子（３４）に結
合されている。The drain of this MOS transistor (TRl) is coupled to the next stage storage section (23), and the gate is coupled to the barrier gate signal supply terminal (32). Although the storage section (23) is shielded from light by an aluminum film and is not irradiated with light, so-called dark charges are generated. The output end of the storage section (23) is connected to the source of the second S transistor (TRz) forming the storage section clear gate (24) and the shift gate (25).
The drain of the second M03) transistor (TRY) is coupled to the power supply terminal (T?) to which the power supply (νCC) is applied, and the gate is connected to the source of the third MOS transistor (TRs) forming the It is connected to the storage unit clear gate signal supply terminal (33). On the other hand, the third
The drain of the M0S transistor (riis) is coupled to the segment (26a) constituting the shift register (26), and the gate is coupled to the shift gate signal supply terminal (34).
モニター用のホトダイオード（ＭＰＤ）は図の上端部側
でホトダイオードによって互いに接続されており、従っ
て、モニター出力は接続された複数のモニター用ホトダ
イオード（ＭＰＤ）の総合出力となる。The monitor photodiodes (MPDs) are connected to each other by photodiodes at the upper end of the figure, so the monitor output is the total output of the plurality of connected monitor photodiodes (MPDs).
このように複数個のモニター用ホトダイオードを結合す
ることによって広範囲の視野を有する被写体輝度モニタ
ーホトダイオードデバイスを実現することになる。By combining a plurality of monitoring photodiodes in this way, a subject brightness monitoring photodiode device having a wide field of view can be realized.
前記ホトダイオードアレイ部（２１）の物理的構造の概
略は第８図におけるＡ−Ａ’線断面を示す第９図の如く
、シリコン基板（３５）に拡散法によって形成されたＰ
壁領域（３６）と注入法によるｎ型領域（３７）と、画
素ホトダイオード（ＰＯ）及びモニター用ホトダイオー
ド（ＭＰＤ）を区切るために上部ｎ型領域（３７）に施
されたＰｌよりなるチャンネルストッパ（３８）と、各
ホトダイオードの暗時出力を抑制するために表面に設け
られて表面空乏層の抑制を行なうＰ′″膜（３９）とか
ら成っている。基板（３５）には外部からプラス電位が
与えられ、中間のＰ壁領域（３６）にはアース電位が与
えられる。尚、ｎ型領域（３７）はリン注入により、ま
たＰ壁領域（３６）はホウ素の拡散により形成される。The physical structure of the photodiode array section (21) is schematically illustrated in FIG. 9, which shows a cross section taken along the line A-A' in FIG.
A channel stopper (made of Pl) applied to the upper n-type region (37) to separate the wall region (36), the n-type region (37) formed by implantation, and the pixel photodiode (PO) and monitor photodiode (MPD). 38) and a P''' film (39) which is provided on the surface to suppress the dark output of each photodiode and suppresses the surface depletion layer.The substrate (35) is connected to a positive potential from the outside. is applied, and a ground potential is applied to the intermediate P-wall region (36).The n-type region (37) is formed by phosphorus implantation, and the P-wall region (36) is formed by boron diffusion.
ところで、前述の画素ホトダイオード（Ｐｏ）で蓄積さ
れた電荷をパリアゲ−） （２２）を通して蓄積部（２
３）へ移送するのに要する時間は画素ホトダイオード（
ＰＯ）の長さくＩｌ）の２乗に略比例することが知られ
ている。一方、合焦検出装置としては、かなり低輝度の
被写体に対しても動作するように長さくｆｆ１）を大き
くすることで各画素ホトダイオード（ＰＤ）の総面積を
大きくとって発生電荷量を大きくすることが望ましい。By the way, the charge accumulated in the pixel photodiode (Po) mentioned above is transferred to the accumulation section (22) through the barrier gate (22).
3) The time required to transfer the data to the pixel photodiode (
It is known that the length of PO) is approximately proportional to the square of Il). On the other hand, as a focus detection device, the total area of each pixel photodiode (PD) is increased by increasing the length ff1) so that it can operate even for subjects with considerably low brightness, and the amount of generated charge is increased. This is desirable.
ここで画素ホトダイオード（ＰＤ）の幅を大きくすると
合焦検出装置の精度を悪化させるので好ましくない。こ
の相反する要求を充足させるために、本発明者は前述の
Ｐ゛膜（３９）のすぐ下のｎ型領域（３７）の深さを長
手方向に沿って変えることを考えた。即ち、第１０図（
ａ）の平面的な構成図において点線（４０）で示す方向
に断面した同図（ｃ）にその要部（表面に近い部分）の
構造を示すように、Ｐ３膜（３９）の下のｎ型領域作成
に関し、リンのイオン注入量を長手方向（第１Ｏ図の左
右方向）に沿って変えることによってｎ−領域（３７ａ
）とｎ６１域（３７ｂ）とを形成する。こうすれば、同
図（ｂ）に示すように画素ホトダイオード（ＰＤ）のポ
テンシャルはバリアゲート（２２）に向けて順次低くな
っていき、電荷が左方向（バリアゲート側）へ移動し易
くなる。このことは、画素ホトダイオード（ＰＤ）で蓄
積された電荷を移送するのに要する時間が短縮されるこ
とを意味する。それ故、画素ホトダイオード（ＰＤ）の
長手力向長（ｉ！、）を大きくとってホトダイオードの
発生電荷を多くすると共に、蓄積部へ向けてその発生電
荷を迅速に移送するという課題を解決できる。尚、第１
０図において、（４１） （４２） （４３） （４４
）は、それぞれバリアゲート（２２）、蓄積部（２３）
、シフトゲート（２５）、シフトレジスタ（２６）の電
極であり、これらの電極の形成には通常アルミニウム材
料が用いられる。（４５）はＳｉ島等で形成された絶縁
膜である。In this case, increasing the width of the pixel photodiode (PD) is not preferable because it deteriorates the accuracy of the focus detection device. In order to satisfy these conflicting demands, the inventor considered changing the depth of the n-type region (37) just below the aforementioned P film (39) along the longitudinal direction. That is, Fig. 10 (
Figure (c), which is a cross-section in the direction shown by the dotted line (40) in the planar configuration diagram of (a), shows the structure of the main part (portion close to the surface) of the n below the P3 film (39). Regarding the formation of the mold region, the n- region (37a
) and the n61 region (37b). By doing this, the potential of the pixel photodiode (PD) gradually decreases toward the barrier gate (22), as shown in FIG. 2(b), and the charge easily moves to the left (towards the barrier gate). This means that the time required to transfer the charge accumulated in the pixel photodiode (PD) is reduced. Therefore, it is possible to solve the problem of increasing the length (i!,) of the pixel photodiode (PD) in the longitudinal direction to increase the amount of charge generated by the photodiode and quickly transferring the generated charge toward the storage section. Furthermore, the first
In figure 0, (41) (42) (43) (44
) are the barrier gate (22) and the storage section (23), respectively.
, shift gate (25), and shift register (26), and aluminum material is usually used to form these electrodes. (45) is an insulating film formed of Si islands or the like.
次に光電変換部全体の構成を第７図を参照して説明する
。Next, the structure of the entire photoelectric conversion section will be explained with reference to FIG.
前述した第８図の画素ホトダイオード（ＰＯ）、モニタ
ー用ホトダイオード（ＭＰＤ） 、バリアゲート（２２
）、蓄積部（２３）、蓄積部クリアゲート（２４）、シ
フトゲート（２５）、シフトレジスタ（２６）の縦続結
合体が横方向に多数配列されており、例えばシフトレジ
スタ（２６）のセグメント数でいえば１２８個存在する
。ただし、前記配列の右端にみられるように画素ホトダ
イオード（ＰＤ）、モニター用ホトダイオード（ＭＰＤ
） 、バリアゲート（２２）、蓄積部（２３）、蓄積部
クリアゲート（２４）及びシフトゲート（２５）のセグ
メント数は右端側においてシフトレジスタ（２６）に比
べて５個少ない、逆にいえば、シフトレジスタ（２６）
のセグメント数だけが右端側で５個多く形成されている
ことになるが、これは次の理由による。The pixel photodiode (PO), monitor photodiode (MPD), and barrier gate (22
), a storage section (23), a storage section clear gate (24), a shift gate (25), and a shift register (26). In other words, there are 128 of them. However, as seen at the right end of the array, the pixel photodiode (PD), monitor photodiode (MPD)
), the number of segments of the barrier gate (22), storage section (23), storage section clear gate (24), and shift gate (25) is 5 fewer than that of the shift register (26) on the right end side. , shift register (26)
The number of segments is 5 more on the right end side, and this is due to the following reason.
シフトレジスタ（２６）の出力を受けるコンデンサ（Ｃ
Ｉ）はシフトレジスタ（２６）と一体に形成されるよう
になっており、具体的には第１１図（ａ）の従来例に示
すように拡散形成されたｎ″領域４６）とＰ型頭域（４
７）との間に生じる接合容量で形成される。ところが、
絶縁膜（４８）を介して表面に被膜された遮光用のアル
ミニウム膜（４９）と前記ｎ′″領域（４６）との間で
も分布容量（Ｃ′）を生じる。この不所望な分布容量（
Ｃ′）は第１１図（ｃ）に示すように接合容量で形成さ
れた本来のコンデンサ（−）に対し並列に入って出力容
量を増大させ結果として光感度を低下させることになる
。しかも、前記遮光用アルミニウム膜（４９）とｎ″領
域４６）の間に生じる前記分布容量（Ｃ′）はバラツキ
が多く製品ごとの光感度のバラツキの原因となり、好ま
しくない。そこで、第１１図（ｂ）に示すように出力段
部に位置する部分のアルミニウム膜（４９）を削除（５
０）することを行なう。こうすると、前記分布容量（Ｃ
′）は殆どなくなり１、出力用のコンデンサ（ＣＩ）が
殆ど影響されなくなり、光感度は上昇する。一方、その
削除した部分の遮光は第２図に示した視野マスク（９）
によって行なうようにする。即ち、前記コンデンサ（Ｃ
Ｉ）としての接合容量部分を視野マスク（９）の窓から
、それた位置に配するのである。これは、シフトレジス
タ（２６）の出力段に設けられたコンデンサ（Ｃυに限
られるものはなく、各出力段に設けられているコンデン
サ（Ｃ２）〜（Ｃ６）の上部のアルミニウム膜も削除さ
れている。A capacitor (C) receives the output of the shift register (26).
I) is formed integrally with the shift register (26), and specifically, as shown in the conventional example of FIG. Area (4
7) is formed by the junction capacitance generated between However,
Distributed capacitance (C') also occurs between the light-shielding aluminum film (49) coated on the surface via the insulating film (48) and the n'' region (46).This undesired distributed capacitance (
As shown in FIG. 11(c), C') is connected in parallel to the original capacitor (-) formed of a junction capacitance, increasing the output capacitance and resulting in a decrease in photosensitivity. Furthermore, the distributed capacitance (C') generated between the light-shielding aluminum film (49) and the n'' region 46) varies widely, which is undesirable as it causes variations in photosensitivity from product to product. As shown in (b), the aluminum film (49) located in the output stage section is removed (5).
0) Do what you do. In this way, the distributed capacitance (C
') is almost eliminated 1, the output capacitor (CI) is hardly affected, and the photosensitivity increases. On the other hand, the removed part is blocked by the visual field mask (9) shown in Figure 2.
Let's do it by. That is, the capacitor (C
The junction capacitance portion I) is arranged at a position away from the window of the visual field mask (9). This is not limited to the capacitor (Cυ) provided at the output stage of the shift register (26), and the aluminum film on the top of the capacitors (C2) to (C6) provided at each output stage is also removed. There is.
第１２図は、この構成を視野マスク側から見た光電変換
部（１５）の概略形状で示しており、（５１）はホトダ
イオードアレイ（２１）や色温度検出用ホトダイオード
（１３） （１４）からなる受光部分であり、（５２）
は視野マスク（９）の窓の投影を顕わす。前記：Ｉンデ
ンサ（Ｃ１）〜（Ｃ６）は前記窓の投影像からは離れた
位置、従って光の当たらない位置に配置される。ここで
コンデンサ（Ｃ８）〜（Ｃ６）の開口面積は互いに等し
く設定されている。このように構成することによって、
同一の大きさの受光素子からの同一の出力に対して、コ
ンデンサ（Ｃ５）〜（Ｃ６）の出力電圧を等しくするこ
とができる。これらのコンデンサ（ＣＩ）〜（Ｃ４）の
うちでコンデンサ（Ｃ１）のみが受光部分に対応するシ
フトレジスタのセグメントよりも離れた位置に存するた
め、その間を連結するためのセグメントが必要となる訳
であり、そのセグメントが第７図で示す１番目から５番
目までのセグメントである。従って、これら５個のセグ
メントは単に光電荷の転送路として機能するに過ぎない
ものである。コンデンサ（Ｃ２）〜（Ｃ６）は受光部の
出力を直接入力するので、上述のような余分なセグメン
トを必要としない。シフトレジスタ（２６）の出力はリ
セット信号（Ｏ３Ｒ５Ｔ）によって瞬時オンするトラン
ジスタ（０，）のオフ時に転送りロック（φｌ）（φ２
）によって前記コンデンサ（Ｃ，）に与えられバッファ
（２７）を通して出力される。Figure 12 shows this configuration as a schematic shape of the photoelectric conversion section (15) seen from the field mask side, and (51) is connected to the photodiode array (21) and color temperature detection photodiodes (13) and (14). (52)
reveals the projection of the window of the field mask (9). The :I indensors (C1) to (C6) are arranged at a position away from the projected image of the window, and therefore at a position not exposed to light. Here, the opening areas of the capacitors (C8) to (C6) are set equal to each other. By configuring like this,
The output voltages of the capacitors (C5) to (C6) can be made equal for the same output from the light receiving elements of the same size. Among these capacitors (CI) to (C4), only the capacitor (C1) is located at a position further away from the shift register segment corresponding to the light receiving part, so a segment is required to connect them. The segments are the first to fifth segments shown in FIG. Therefore, these five segments merely function as photo-charge transfer paths. Since the capacitors (C2) to (C6) directly input the output of the light receiving section, they do not require the above-mentioned extra segments. The output of the shift register (26) is transferred and locked (φl) (φ2
) is applied to the capacitor (C, ) and output through the buffer (27).
第７図において、画素ホトダイオード（ＰＤ）、モニタ
ー用ホトダイオード（ＭＰＤ）のうち、右端の５個、及
び左端の３個にはアルミニウム膜による遮光が施されて
いる。これらの遮光されたホトダイオードは例えば画素
ホトダイオードの出力の暗時補正に用いられる暗時電荷
を発生する。ホトダイオードアレイ（２１）は、その一
部分が基準部（ＭＯ）、他の一部分が参照部（Ｍｌ）と
して割り当てられる。In FIG. 7, of the pixel photodiodes (PD) and the monitor photodiodes (MPD), five on the right end and three on the left end are shielded from light by an aluminum film. These light-shielded photodiodes generate a dark charge that is used, for example, for dark correction of the output of the pixel photodiode. A part of the photodiode array (21) is assigned as a reference part (MO) and another part as a reference part (Ml).
例えば基準部（Ｍ。）は４０個分、参照部（Ｍｌ）は５
０個分の画素ホトダイオードとモニター用ホトダイオー
ドの組合せ体を含む。ただし、構造的には基準部（Ｍ。For example, there are 40 reference parts (M.) and 5 reference parts (Ml).
It includes a combination of 0 pixel photodiodes and a monitor photodiode. However, structurally speaking, the standard part (M.
）と参照部（Ｍｌ）の区別はなく、後述するシステムコ
ントローラでのソフト処理により、それらの区別をする
。) and the reference part (Ml), and they are distinguished by software processing in the system controller, which will be described later.
前記基準部（Ｍ。）と参照部（阿、）との間の不要と考
えられる部分については、シフトレジスタ（２６）のみ
残し、他の画素ホトダイオード、モニター用ホトダイオ
ード、バリアゲート、蓄積部、蓄積部クリアゲート、シ
フトゲートは図面上削除されている。この削除部分を（
Ｓ）で示す。削除部分＜Ｓ＞に対応するシフトレジスタ
の各セグメント（２６ａ）は、全画素出力の転送に必要
な転送りロック数を減少させて総電荷転送時間を短縮す
るためピッチが他の部分のピンチより大きくなるように
形成している。Regarding unnecessary parts between the standard part (M.) and the reference part (A,), only the shift register (26) is left, and other pixel photodiodes, monitor photodiodes, barrier gates, storage parts, and storage parts are removed. The clear gate and shift gate have been deleted from the drawing. This deleted part (
Shown as S). Each segment (26a) of the shift register corresponding to the deleted portion <S> has a pitch smaller than that of other portions in order to reduce the number of transfer locks required to transfer all pixel outputs and shorten the total charge transfer time. It is formed to grow larger.
モニター用ホトダイオード（ＭＰＤ）は基準部（Ｍ。）
と参照部（Ｌ）に位置するもののみが利用されるように
互いに接続されており、他の部分に存在するものは利用
されない。ただし、その不使用のモニター用ホトダイオ
ード（ＭＰＤ）も第１３図に示す如く電源端子（Ｔ、）
に接続して安定化しておくのが望ましい。これは電気的
に浮いていると、他の画素ホトダイオードからの誘導を
受けたり、他の画素へ誘導を起したりして、結局他の画
素ホトダイオードへ影響を与えるからである。モニター
用ホトダイオードの出力はコンデンサ（Ｃよ）に−たん
与えられ、ここで保持されてバッファ（２８）を介して
モニター信号（ＡＧ（：Ｏ５）として出力される。この
モニター信号（八ＧＣＯ５）の電源変動並びに温度依存
成分除去のため、前記コンデンサ（Ｃ２）の初期化トラ
ンジスタ（Ωりと同一構成のトランジスタ（Ｑ、）によ
って初期化されるコンデンサ（Ｃ１）からの出力（ＡＧ
ＣＤＯＳ）が同時に用意される。このコンデンサ（Ｃ１
）にはアルミニウム膜で遮光された、モニター用ホトダ
イオード（ＭＰＤ） と略同−サイズのホトダイオー
ド（Ｄｌ）が図示のように接続される。トランジスタ（
Ｏ２）（Ｑ、）は積分クリアゲート信号（ＩＣＧ）の印
加期間に同時にオンされる。The monitor photodiode (MPD) is in the reference section (M.)
and the reference part (L) are connected to each other so that only those located in the reference part (L) are used, and those located in other parts are not used. However, the unused monitor photodiode (MPD) is also connected to the power supply terminal (T,) as shown in Figure 13.
It is desirable to stabilize it by connecting it to This is because if it is electrically floating, it will receive induction from other pixel photodiodes or cause induction to other pixels, eventually affecting other pixel photodiodes. The output of the monitor photodiode is applied to a capacitor (C), where it is held and output as a monitor signal (AG (:O5)) via a buffer (28). In order to remove power supply fluctuations and temperature-dependent components, the output from the capacitor (C1) (AG
CDOS) is prepared at the same time. This capacitor (C1
) is connected to a photodiode (Dl) of approximately the same size as the monitor photodiode (MPD), which is shielded from light by an aluminum film, as shown in the figure. Transistor (
O2) (Q, ) are turned on simultaneously during the application period of the integral clear gate signal (ICG).
次に、一対の色温度検出用ホトダイオード（１３）（１
４）は図示のように基準部（Ｍ。）と参照部（Ｍ、）に
それぞれ配されており、これら２つのホトダイオード（
１３） （１４）の出力は積分クリアゲート信号（ＩＣ
Ｇ）でオンするトランジスタ（Ｑａ） （Ｑ？）によっ
て初期設定されるコンデンサ（Ｃ４）（Ｃ８）と、色温
度検出ゲート信号（ＰＤＳ）で導通するトランジスタ（
Ｑ、） （Ｑｓ）によって、それぞれ黄色温度検出信号
（Ｏ５Ｙ） 、赤色温度検出信号（ＯＳＲ）として出力
される。これらの色温度検出用ホトダイオード（１３）
（１４）の表面には色フィルタ（不図示）が設けられ
ている。ここで、シフトレジスタ（２６）に後続する出
力バッファと赤色温度検出信号の出カバソファ、黄色温
度検出信号の出力バッファを同一に形成すると共に、画
素ホトダイオード（ＰＤ）と色温度検出用ホトダイオー
ド（１３） （１４）との大きさを略同−に設定してお
くことにより、黄色温度検出信号（Ｏ３Ｙ） 、赤色温
度倹小信号（ＯＳＲ）の出力電圧は基準部（Ｍ。）、参
照部（Ｍｌ）の画素ホトダイオードの平均出力と前記色
フィルタの透過率の積となって出力される。そこで、こ
の赤色温度検出信号（ＯＳＲ）と黄色温度検出信号（Ｏ
ＳＹ）は画素ホトダイオード（ＰＤ）の出力電圧と略等
しいダイナミックを有することになり、後段のアナログ
処理部で時分割で処理することで画素信号（Ｏ８）の処
理回路を兼用することができる。また、前記色温度検出
用ホトダイオード（１３） （１４）のサイズは遮光さ
れた画素ホトダイオード（ＯＰＤ）のサイズとも同一に
なるので、その遮光画素ホトダイオード（ＯＰＤ）の出
力電圧との差動をとることにより暗時出力の補償も可能
である。また、第７図には、色温度検出信号（ＯＳＹ）
（ＯＳＲ）の電源ノイズ等を除去するための出力（Ｐ
ＤＤＯ３）を発生するコンデンサ（Ｃ１）、スイッチ用
トランジスタ（口、）も設けられている。Next, a pair of color temperature detection photodiodes (13) (1
4) are respectively arranged in the standard part (M.) and the reference part (M,) as shown in the figure, and these two photodiodes (
13) The output of (14) is the integral clear gate signal (IC
The capacitors (C4) (C8) are initialized by the transistor (Qa) (Q?) that is turned on by G), and the transistor (C8) is turned on by the color temperature detection gate signal (PDS).
Q, ) (Qs) are output as a yellow temperature detection signal (O5Y) and a red temperature detection signal (OSR), respectively. These color temperature detection photodiodes (13)
A color filter (not shown) is provided on the surface of (14). Here, the output buffer following the shift register (26), the output buffer for the red temperature detection signal, and the output buffer for the yellow temperature detection signal are formed in the same manner, and a pixel photodiode (PD) and a color temperature detection photodiode (13) are formed. (14), the output voltages of the yellow temperature detection signal (O3Y) and the red temperature reduction signal (OSR) can be adjusted to the standard part (M) and the reference part (Ml). ) is output as the product of the average output of the pixel photodiode and the transmittance of the color filter. Therefore, the red temperature detection signal (OSR) and the yellow temperature detection signal (OSR)
SY) has approximately the same dynamic as the output voltage of the pixel photodiode (PD), and can be used as a processing circuit for the pixel signal (O8) by processing it in a time-division manner in a subsequent analog processing section. Furthermore, since the size of the color temperature detection photodiodes (13) and (14) is the same as the size of the light-shielded pixel photodiode (OPD), the difference between the output voltage of the light-shielded pixel photodiode (OPD) must be taken. It is also possible to compensate for dark output. In addition, Fig. 7 shows the color temperature detection signal (OSY).
Output (P
A capacitor (C1) for generating DDO3) and a switching transistor (2) are also provided.
第７図では、色温度検出用ホトダイオード（１３）（１
４）の出力信号（ＯＳＹ） （ＯＳＲ）を別設のトラン
ジスタ（Ｏ４） （ＱＳ）、コンデンサ（Ｃ４） （Ｃ
５）、バッファ（２９） （３０）等を通して出力する
ように構成されているが、このように出力系を別設する
ことなしに画素出力（Ｏ３）の出力系を利用して取り出
すことも可能である。In Fig. 7, color temperature detection photodiodes (13) (1
4) output signal (OSY) (OSR) is connected to a separate transistor (O4) (QS) and capacitor (C4) (C
5), buffers (29), (30), etc., but it is also possible to take out using the output system of the pixel output (O3) without installing a separate output system like this. It is.
第１３図は、このような観点に沿った実施例を示してお
り、第７図の左端側に配される３個の遮光画素ホトダイ
オード（ＯＰＤ）のいずれか１つ（図示の場合左から２
番目）と、それに順次結合されたバリアゲート、蓄積部
、シフトゲートを利用してシフトレジスタ（２６）に赤
色温度検出用ホトダイオード（１４）の出力信号を送る
。この出力信号は通常の画素ホトダイオードの出力信号
と同様にシフトレジスタ（２６）からコンデンサ（Ｃ＋
）に送られ、更にバッファ（２７）を介して出力される
。第１３図は上述の通り参照部（Ｍｌ）に対応する赤色
温度検出用ホトダイオード（１４）に関して示しており
、アルミニウム膜で遮光された左端から２番目の遮光画
素ホトダイオード（ＯＰＤ）の一端を他の画素ホトダイ
オードよりも長く形成して赤色温度検出用ホトダイオー
ド（１４）の出力端と結合しているが、基準部（Ｍ。）
に対応する黄色温度検出用ホトダイオード（１３）の出
力端は第７図の右端側の５個の遮光画素ホトダイオード
（ＯＰＤ）のいずれか１つを同様に長く形成して、それ
と結合する。FIG. 13 shows an embodiment based on this viewpoint, in which any one of the three light-shielding pixel photodiodes (OPDs) arranged on the left side of FIG.
), and the output signal of the red temperature detection photodiode (14) is sent to the shift register (26) using the barrier gate, storage section, and shift gate sequentially coupled thereto. This output signal is transferred from the shift register (26) to the capacitor (C+
) and further output via a buffer (27). FIG. 13 shows the red temperature detection photodiode (14) corresponding to the reference part (Ml) as described above, and one end of the second light-shielded pixel photodiode (OPD) from the left end that is shielded with an aluminum film is connected to the other end. The reference part (M) is formed longer than the pixel photodiode and is connected to the output end of the red temperature detection photodiode (14).
The output end of the yellow temperature detecting photodiode (13) corresponding to the yellow temperature detecting photodiode (13) is similarly formed long and connected to any one of the five light-shielding pixel photodiodes (OPD) on the right end side in FIG.
次に、第１４図は前記光電変換部（１５）を１つのブロ
ックで示すと共に光電変換素子（１２）における、その
他の部分を詳細に示し、併せてシステムコントローラ（
５３）と、その周辺回路を開示している。Next, FIG. 14 shows the photoelectric conversion section (15) as one block, and also shows other parts of the photoelectric conversion element (12) in detail, and also shows the system controller (
53) and its peripheral circuits.
システムコントローラ（５３）は１チツプのマイクロコ
ンピュータで形成され、その中に前記光電変換素子（１
２）からのアナログ信号（Ｖｏｕｔ）をディジタル信号
に変換するＡ／Ｄ変換部（５４）と、逼影レンズ（交換
レンズ）のＲＯＭを含むレンズデータ出力部（６１）か
ら、それぞれのレンズで異なるディフォーカス量、レン
ズ繰出し量変換係数（ＫＬ）、色温度ディフォーカス量
（ｄＦｔ ）等のデータを予め入力し、且つＡ／Ｄ変換
部（５４）からのディジタルデータを逐一格納する、Ｒ
ＡＭで形成されたメモリ部（５５）と、前記メモリ部（
５５）の出力に基づいて焦点を検出する焦点検出部（５
６）と、前記検出された焦点データとレンズデータ等か
ら補正量を算出する補正演算部（５７）と、その補正量
に基づいてレンズを駆動するための信号をレンズ駆動回
路（６３）に送出すると共に、レンズの移動状況のデー
タをモーターエンコーダ部（６４）から受けるレンズ駆
動コントロール部（５８）と、光電変換部（１５）での
積分値が所定時間に所定値まで達する否か監視するため
の計時用タイマー回路（５９）と、光電変換素子（１２
）と信号の送受を行なうセンサーコントロール部（６０
）とを有する。尚、（６５）はレンズ駆動モーター、（
６２）はシステムコントローラ（５３）によって制御さ
れる表示回路である。光電変換素子（１２）と前記シス
テムコントローラ（５３）は、それぞれ１チツプずつ別
個に形成されており、従ってイメージセンシングシステ
ムとしては合計２チツプで構成されていることになる。The system controller (53) is formed by a one-chip microcomputer, and includes the photoelectric conversion element (1).
2) from the A/D converter (54) that converts the analog signal (Vout) into a digital signal, and the lens data output unit (61) that includes the ROM of the interchangeable lens (interchangeable lens). R inputs data such as defocus amount, lens extension amount conversion coefficient (KL), color temperature defocus amount (dFt), etc. in advance, and stores digital data from the A/D converter (54) one by one.
A memory part (55) formed of AM, and the memory part (55)
a focus detection section (55) that detects the focus based on the output of the
6), a correction calculation unit (57) that calculates a correction amount from the detected focus data and lens data, etc., and sends a signal for driving the lens to a lens drive circuit (63) based on the correction amount. In addition, to monitor whether the integral value at the lens drive control section (58) that receives data on the movement status of the lens from the motor encoder section (64) and the photoelectric conversion section (15) reaches a predetermined value in a predetermined time. A timer circuit (59) for measuring time and a photoelectric conversion element (12)
) and the sensor control section (60
). In addition, (65) is the lens drive motor, (
62) is a display circuit controlled by the system controller (53). The photoelectric conversion element (12) and the system controller (53) are formed separately with one chip each, so that the image sensing system is composed of two chips in total.
第６図の積分時間制御部（１７）は、その中に輝度判定
回路と積分時間制御回路を含んでいるが、第１４図では
、この輝度制御回路（１７ａ）と積分時間制御回路（１
７ｂ）を分離して示している。また、第１４図に示され
る信号処理タイミング発生部（１６Ｂ）は第６図で示す
データ出力制御部（１６）に含まれているものである。The integral time control section (17) in FIG. 6 includes a brightness determination circuit and an integral time control circuit, and in FIG. 14, this brightness control circuit (17a) and the integral time control circuit (1
7b) is shown separately. Further, the signal processing timing generation section (16B) shown in FIG. 14 is included in the data output control section (16) shown in FIG.
第６図のＩ１０コントロール部（２０）は第１４図の信
号処理タイミング発生部（１６Ｂ）、積分時間制御回路
（１７ｂ）及び転送りロック発生部（１６＾）に分散さ
れている。システムコントローラ（５３）は光電変換素
子（１２）に対し、まず基本タロツク（ＣＰ）を与える
。この基本クロック（ＣＰ）は転送りロック発生部（１
６Ａ）及び積分時間制御回路（１７ｂ）にそれぞれ与え
られる。システムコントローラ（５３）は、また光電変
換素子（１２）に対してモード信号（Ｍｏ＋）０＋ｏｔ
）を与える。モード信号は２ビツトで構成されていて、
光電変換素子（１２）のイニシャライズモード、低輝度
積分モード、高輝度積分モード、データダンプモードの
４つのモードを表現でき、２本のラインを使って送信さ
れる。The I10 control section (20) in FIG. 6 is distributed into the signal processing timing generation section (16B), the integral time control circuit (17b), and the transfer lock generation section (16^) in FIG. 14. The system controller (53) first gives a basic tarok (CP) to the photoelectric conversion element (12). This basic clock (CP) is used by the transfer lock generation unit (1
6A) and an integral time control circuit (17b), respectively. The system controller (53) also sends a mode signal (Mo+) 0+ot to the photoelectric conversion element (12).
)give. The mode signal consists of 2 bits,
Four modes can be expressed: initialization mode, low-luminance integration mode, high-luminance integration mode, and data dump mode of the photoelectric conversion element (12), and are transmitted using two lines.
イニシャライズモードのとき、転送りロック発生部（１
６Ａ）から光電変換部（１５）へは転送りロック（φ、
）（φ２）が高周波で供給され、転送りロック供給以前
にシフトレジスタ（２６）！不要に蓄積された電荷をシ
フトレジスタ（２６）の出力側のコンデンサ（Ｃ１）に
排出する。このコンデンサ（Ｃ１）に排出された電荷は
第７図でトランジスタ（Ｑ＋）がリセット信号（Ｏ５Ｒ
５Ｔ）でオンしたとき電源（Ｖｃｃ）へ排出される。ま
た、イニシャライズモードではアナログ処理部（１８）
のイニシャライズも行なわれる。In the initialization mode, the transfer lock generation section (1
6A) to the photoelectric conversion unit (15) is a transfer lock (φ,
) (φ2) is supplied at high frequency, and the shift register (26!) is supplied before the transfer lock is supplied. Unnecessarily accumulated charges are discharged to the capacitor (C1) on the output side of the shift register (26). The charge discharged to this capacitor (C1) is transferred to the reset signal (O5R) by the transistor (Q+) in Figure 7.
5T), it is discharged to the power supply (Vcc). In addition, in the initialization mode, the analog processing section (18)
is also initialized.
次に、システムコントロー′う（５３）は、まず低輝度
積分モードを指令すると共に、第１６図に示す積分クリ
ア信号（ＩＣＳ）を積分時間制御回路（１７ｂ）に供給
する。この積分クリア信号（ＩＣ５）の入力により積分
時間制御回路（１７ｂ）は、この積分クリア信号（ＩＣ
Ｓ）に同期した積分クリアゲート信号（ＩＣＧ）、バリ
アゲート信号（ＢＧ） 、蓄積部クリアゲート信号（Ｓ
ＴＩＣＧ）を発生し、それぞれ第７図に示した光電変換
部（１５）の所定部分へ与える。積分クリアゲート信号
（ＩＣＧ）はモニター出力信号（八ＧＣＯＳ）、モニタ
ー出力補償信号（ＡＧＣＤＯＳ）、色温度検出出力信号
（ＯＳＲ） （Ｏ５Ｙ）、色温度検出補償信号（ＰＤＤ
ＯＳ）をそれぞれ初期化し、一方、バリアゲート信号（
ＢＧ）と蓄積部クリアゲート信号（ＳＴｒＣＧ）は画素
ホトダイオード（ＰＤ）及び蓄積部（２３）を初期化す
る。Next, the system controller (53) first instructs the low brightness integration mode and supplies an integration clear signal (ICS) shown in FIG. 16 to the integration time control circuit (17b). By inputting this integral clear signal (IC5), the integral time control circuit (17b) controls this integral clear signal (IC5).
Integral clear gate signal (ICG), barrier gate signal (BG), storage section clear gate signal (S) synchronized with S)
TICG) is generated and applied to a predetermined portion of the photoelectric conversion unit (15) shown in FIG. The integral clear gate signal (ICG) is the monitor output signal (8GCOS), the monitor output compensation signal (AGCDOS), the color temperature detection output signal (OSR) (O5Y), and the color temperature detection compensation signal (PDD).
OS), and on the other hand, the barrier gate signal (
BG) and the storage section clear gate signal (STrCG) initialize the pixel photodiode (PD) and the storage section (23).
前記積分クリア信号（ＩＣ５）が消えると、積分クリア
ゲート信号（ＩＣＧ） 、バリアゲート信号（ＢＧ）、
蓄積部クリアゲート信号（ＳＴＩＣＧ）も消える。その
結果、トランジスタ（Ｏ２）（Ｏ３）がオフとなって、
初期時に電源電圧（Ｖｃｃ）まで充電されたコンデンサ
（Ｃ２）はモニター用ホトダイオード（ＭＰＤ）の発生
電荷に比例して電圧降下を開始し、コンデンサ（Ｃ３）
は遮光されたホトダイオード（Ｄ、）の少量の発生電荷
に応じて僅かに電圧を降下する。また、（ＰＤＳ）がト
ランジスタ（口ａ） （Ｑｓ）に与えられていることと
相俟ってコンデンサ（Ｃ４）（Ｃ５）も初期時の電源電
圧（Ｖｃｃ）から色温度検出用ホトダイオード（１３）
（１４）の電荷発生量に応じて電圧を降下させていく
。一方、バリアゲート（２２）並びに蓄積部クリアゲー
ト（２４）はオフとなり、その結果、画素ホトダイオー
ド（ＰＤ）では照射光に応じて光電荷発生とその蓄積を
開始し、遮光ホトダイオード（ＭＰＤ）では微小な暗時
出力電荷の蓄積を開始する。更に、蓄積部（２３）では
、自身で発生する暗時出力電荷の蓄積を行なう。When the integral clear signal (IC5) disappears, the integral clear gate signal (ICG), barrier gate signal (BG),
The storage unit clear gate signal (STICG) also disappears. As a result, transistors (O2) (O3) are turned off,
The capacitor (C2), which was initially charged to the power supply voltage (Vcc), starts to drop in voltage in proportion to the charge generated by the monitor photodiode (MPD), and the capacitor (C3)
drops the voltage slightly in response to a small amount of charge generated by the photodiode (D,) which is shielded from light. In addition, since (PDS) is applied to the transistor (port a) (Qs), the capacitors (C4) and (C5) are also connected to the color temperature detection photodiode (13) from the initial power supply voltage (Vcc).
The voltage is lowered according to the amount of charge generated (14). On the other hand, the barrier gate (22) and the storage section clear gate (24) are turned off, and as a result, the pixel photodiode (PD) starts generating and accumulating photocharges in response to the irradiation light, and the light-shielding photodiode (MPD) starts generating and accumulating photocharges. The dark output charge starts to accumulate. Furthermore, the storage section (23) stores the dark output charge generated by itself.
第１６図（ａ）から窺知できるように、積分クリア信号
（ＩＣＳ）に対し、前述の（ＢＧ） （ＳＴＩＣＧ）
（ＩＣＧ）は同一のパルス幅となっている。そこで、（
ＩＣＳ）のパルス幅は画素ホトダイオード（ＰＤ）にお
いて、それ以前に（即ち初期化以前に）Ｍ積されていた
全電荷をバリアゲート（２２）、Ｉ積部（２３）、及び
蓄積部クリアゲート（２４）を通して電源（Ｖｃｃ）へ
排出するのに要する時間で制限を受ける。そして、具体
的には５０μｓ〜１００ ｕｓ 若しくは、それ以上
のパルス幅に選ばれる。As can be seen from FIG. 16(a), for the integral clear signal (ICS), the aforementioned (BG) (STICG)
(ICG) have the same pulse width. Therefore,(
The pulse width of the pixel photodiode (PD) is determined by the pulse width of the pixel photodiode (PD) to transfer all the charges that were previously M-producted (that is, before initialization) to the barrier gate (22), the I-product section (23), and the storage section clear gate ( 24) to the power supply (Vcc). Specifically, the pulse width is selected to be 50 μs to 100 us or more.
光電変換部（１５）の積分動作はいつまでも行なう必要
はなく、むしろそれをどこかで完了させなければならな
い。積分値が所定レベルに達したら、それ以上継続して
積分を行なう必要はないからであり、また、積分値が所
定レベルに達するのに長時間を要する場合にはシャッタ
ー１口の押し込みからレリーズできるまでの時間が著し
く長くなるので、途中で積分を完了させて、その積分値
の不足分を信号処理の段階で補正してやる方がよいから
である。The integration operation of the photoelectric conversion unit (15) does not need to be performed forever, but rather must be completed at some point. This is because once the integral value reaches a predetermined level, there is no need to continue integrating the shutter any longer, and if it takes a long time for the integral value to reach a predetermined level, the shutter can be released by pressing the shutter once. This is because the time taken to complete the calculation is significantly longer, so it is better to complete the integration midway through and correct the shortfall in the integral value at the signal processing stage.
輝度判定回路（１７ａ）は、モニター用ホトダイオード
（ＭＰＤ）のモニター出力信号（ＡＧＣＯＳ）とモニタ
ー出力補正信号（ＡＧＣＤＯＳ）とから積分状態を判定
し、所定の値に達している場合には、それを指示する指
示信号（ＶＦＬＧ）を発生して前記積分時間制御回路（
１７ｂ）に与えると共に、積分値の不足分に応じた利得
制御信号（ＡＧＣ）を出力する。その利得制御信号（Ａ
ＧＣ）はＡＧＣ減算回路（７１）へ供給される。The brightness determination circuit (17a) determines the integration state from the monitor output signal (AGCOS) of the monitor photodiode (MPD) and the monitor output correction signal (AGCDOS), and when it reaches a predetermined value, Generates an instruction signal (VFLG) to instruct the integration time control circuit (
17b), and also outputs a gain control signal (AGC) corresponding to the shortfall in the integral value. Its gain control signal (A
GC) is supplied to an AGC subtraction circuit (71).
ＡＧＣ減算回路（７１）は入力される画素出力信号（Ｏ
５）や色温度検出出力信号（ＯＳＲ） （Ｏ５Ｙ）のゲ
インを補正する。ＡＧＣ減算回路（７１）は後述するよ
うに画素出力信号（Ｏ３）の暗時出力補償を行なう機能
も有している。 ＡＧＣデータはシステムコントローラ
（５３）へも供給される。不図示の補助光発光の要否を
ＡＧＣデータに基づいてシステムコントローラ（５３）
で判断できるようにするためである。前記輝度判定回路
（１７ａ）の具体的構成は第１５図に示される。第１５
図において、点線（１７ａ）で示すブロックが輝度判定
回路であり、他の点線ブロックはＡＧＣ減算回路（７１
）である。輝度判定回路（１７ａ）では、モニター出力
補償信号（八ＧＣＤＯＳ）を抵抗値が１倍、２倍、４倍
、８倍の抵抗（Ｒ） （２Ｒ） （４Ｒ） （８Ｒ）を
通して演算増幅器（ＡＩ） （Ｉｈ） （Ａ３） （Ａ
４）のプラス入力（＋）に印加している。このとき、各
抵抗には定電流源（Ｂ）によって一定の電流（１）が流
れるので、抵抗による電圧降下はそれぞれ１倍、２倍、
４倍、８倍の関係となる。演算増幅器（Ａ、）〜（Ａ、
）のマイナス入力端子（−）にはモニター出力信号（Ａ
ＧＣＯＳ）が供給され、出力には（ＡＧＣＯＳ）と（八
ＧＣＤＯ５）の差電圧が生じるが、第７図に示したよう
に同一チップ上にコンデンサ（Ｃ２）と（Ｃ３）、トラ
ンジスタ（Ｏ２）と（Ｏ３）、バッファ（２８）と（３
１）がそれぞれ同一に設計しであるので、その両信号（
ＡＧＣＯＳ）と（ＡＧＣＤＯＳ）は積分クリアゲート信
号（ＩＣＧ）印加直後は同電位で、そのうちモニター出
力信号（ＡＧＣＯＳ）はモニター用ホトダイオード（Ｍ
ＰＤ）での光電荷の発生と共に低下していき、一方モニ
ター出力補償信号（ＡＧＣＤＯＳ）は、そのままの状態
を保ち、常時モニター出力信号の初期電位を保持してい
る。従って、それらの信号の差をとることで電荷の蓄積
！（積分値）のモニターが可能となる。しかも、前記両
信号の差をとることにより、電源電圧の変動をキャンセ
ルでき、更に温度上昇によって暗時出力が増大する場合
には遮光ホトダイオード（ＤＩ）がそれに悪心するので
、モニター出力補償信号（ＡＧＣＤＯＳ）には、その暗
時出力の温度変動分が含まれていることになり、前記両
信号の差電圧は温度影響も除去された正しいモニター情
報信号となる。画素ホトダイオード（ＰＤ）での積分値
が所定の値に達したと考えられるときには、モニター用
ホトダイオード（ＭＰＤ）からのモニター出力信号（Ａ
ＧＣＯＳ）が、初期電位よりもＩ×８Ｒ降下するので、
演算増幅器（Ａ４）から指示信号（ＶＰＬ（１）が発生
する。この指示信号（ＶＦＬＧ ）は積分時間制御回路
（１７ｂ）に供給される。積分時間制御回路（１７ｂ）
は、指示信号（ＶＦＬＧ）若しくは強制積分完了信号（
ＳＨＭ）のいずれかを受けると充電変換部（１５）に対
し積分完了動作を行なわせると共に、ラッチ信号（ＬＣ
Ｋ）を発生し、このラッチ信号（ＬＣＫ）を前記輝度判
定回路（１７ａ）のＤフリップフロップ（ＦＦ１１）〜
（ＦＦ３）のクロック端子（ＣＰ）に供給する、Ｄフリ
ップフロップ（ＦＦ、）〜（ＦＦ３）はそれぞれ前段の
演算増幅器（ＡＩ）〜（Ａ、）に対しデータ端子（Ｄ）
が接続されているので、モニター出力信号（ＡＧＣＯＳ
）の値に依存したラッチ状態となる。The AGC subtraction circuit (71) receives the input pixel output signal (O
5) and the gain of the color temperature detection output signal (OSR) (O5Y). The AGC subtraction circuit (71) also has a function of performing dark output compensation of the pixel output signal (O3), as will be described later. AGC data is also supplied to the system controller (53). The system controller (53) determines whether or not to emit an auxiliary light (not shown) based on AGC data.
This is to enable judgment to be made. A specific configuration of the brightness determination circuit (17a) is shown in FIG. 15. 15th
In the figure, the block indicated by the dotted line (17a) is the brightness determination circuit, and the other dotted line blocks are the AGC subtraction circuits (71
). In the brightness determination circuit (17a), the monitor output compensation signal (8GCDOS) is passed through the operational amplifier (AI ) (Ih) (A3) (A
4) is applied to the positive input (+). At this time, a constant current (1) flows through each resistor due to the constant current source (B), so the voltage drop due to the resistor is 1 times, 2 times, and 2 times, respectively.
The relationship is 4x and 8x. Operational amplifier (A,) ~ (A,
) is connected to the negative input terminal (-) of the monitor output signal (A
GCOS) is supplied, and a differential voltage between (AGCOS) and (8GCDO5) is generated at the output, but as shown in Figure 7, capacitors (C2) and (C3) and transistor (O2) are connected on the same chip. (O3), buffer (28) and (3
1) are designed identically, so both signals (
AGCOS) and (AGCDOS) are at the same potential immediately after the integral clear gate signal (ICG) is applied, and the monitor output signal (AGCOS) is the monitor photodiode (M
PD), the monitor output compensation signal (AGCDOS) remains unchanged and always maintains the initial potential of the monitor output signal. Therefore, by taking the difference between those signals, charge is accumulated! (integral value) can be monitored. Moreover, by taking the difference between the two signals, fluctuations in the power supply voltage can be canceled.Furthermore, if the dark output increases due to temperature rise, the light shielding photodiode (DI) will be concerned about this, so the monitor output compensation signal (AGCDOS) will be used. ) includes the temperature fluctuation of the dark output, and the difference voltage between the two signals becomes a correct monitor information signal from which temperature effects are also removed. When it is considered that the integral value at the pixel photodiode (PD) has reached a predetermined value, the monitor output signal (A
GCOS) drops by I×8R from the initial potential, so
An instruction signal (VPL(1)) is generated from the operational amplifier (A4). This instruction signal (VFLG) is supplied to the integral time control circuit (17b).
is the instruction signal (VFLG) or the forced integration completion signal (
SHM), it causes the charge converter (15) to perform an integration completion operation, and also outputs a latch signal (LC
K) and sends this latch signal (LCK) to the D flip-flops (FF11) of the luminance determination circuit (17a).
The D flip-flops (FF, ) to (FF3) supply data terminals (D) to the clock terminals (CP) of (FF3), respectively, to the operational amplifiers (AI) to (A, ) in the previous stage.
is connected, the monitor output signal (AGCOS
) is in a latched state depending on the value of
各Ｄフリップフロップ（ＦＦ、） （ＦＦ、） （ＦＦ
、）の出力端はＡＮＤゲート（Ｎ＋）（Ｎｄに図示の如
く接続されており、その結果、輝度判定回路（１７ａ）
の出力路（７２）（７３） （７４） （７５）には１
倍、２倍、４倍、８倍の割合の補正量に対応する利得制
御信号（ＡＧＣ）が出力されることになる。因みに、シ
ステムコントローラ（５３）によって管理される所定時
間内に指示信号（ＶＦＬＧ）が出力される状況下では、
（ＡＧＣ）は出力路（７２）に生じる。Each D flip-flop (FF,) (FF,) (FF
, ) are connected to the AND gate (N+) (Nd as shown in the figure), and as a result, the brightness determination circuit (17a)
1 in the output paths (72), (73), (74), and (75).
Gain control signals (AGC) corresponding to correction amounts of times, times, times, four times, and eight times are output. Incidentally, under a situation where the instruction signal (VFLG) is output within a predetermined time managed by the system controller (53),
(AGC) occurs on the output path (72).
しかしながら、前記所定時間内に指示信号（ＶＦＬＧ
）が発生しない状況下では、後でも述べるように強制的
に積分完了が行なわれるので、出力路（７２） （７３
） （７４） （７５）のいずれか１つにへＧＧ信号が
生じることになる。However, within the predetermined time, the instruction signal (VFLG
) does not occur, the integration is forcibly completed as described later, so the output path (72) (73
) (74) A GG signal will be generated in one of (75).
第１６図（ａ）のタイムチャートで低輝度積分モードに
おいての説明を加える。積分クリア信号（ＩＣ３）が消
滅した時点から光電変換部（１５）で積分動作が始まり
、しばらくしてモニター出力信号（ＡＧＣＯＳ）が所定
の積分値に対応するレベルにまで降下すると指示信号（
ＶＦＬＧ）が輝度判定回路（１７ａ）から発生する。こ
れを受けて積分時間制御回路（１７ｂ）は蓄積部クリア
ゲート信号（ＳＴＩＣＧ）を発生して蓄積部クリアゲー
ト（２４）を開き蓄積部（２３）で不要に蓄積された僅
かな暗時電荷を電源（Ｖｃｃ）側へ排出させる。続いて
、この蓄積部クリアゲート信号が消えることによって蓄
積部クリアゲート（２４）が閉じる。この後、すぐに積
分時間制御回路（１７ｂ）はバリアゲート信号（ＢＧ）
を発生してバリアゲート（２２）を開き、画素ホトダイ
オード（ＰＤ）の蓄積電荷を蓄積部（２３）へ移送させ
る。前記指示信号（ＶｒｔＧ）が発生してから、この蓄
積部（２３）への移送動作が完了するまで約５０〜１０
０μｓの時間（，１）が必要となる。このようにして各
画素ホトダイオード（ＰＤ）で蓄積された電荷を蓄積部
（２３）に移送せしめた後、積分時間制御回路（１７ｂ
）はシステムコントローラ（５３）に対し積分の完了信
号（ＴＩＮＴ）を与える。本実施例では（ＴＩＮＴ）に
おけるハイレベルからローレベルへの変遷が積分の完了
を表している。An explanation of the low luminance integration mode will be added using the time chart of FIG. 16(a). The integration operation starts in the photoelectric conversion unit (15) from the time when the integration clear signal (IC3) disappears, and after a while, when the monitor output signal (AGCOS) drops to a level corresponding to a predetermined integral value, the instruction signal (
VFLG) is generated from the brightness determination circuit (17a). In response to this, the integration time control circuit (17b) generates a storage section clear gate signal (STICG) to open the storage section clear gate (24) and remove the small amount of dark charge that was unnecessarily accumulated in the storage section (23). Discharge to the power supply (Vcc) side. Subsequently, the accumulation section clear gate (24) is closed by the disappearance of this accumulation section clear gate signal. After this, the integral time control circuit (17b) immediately outputs the barrier gate signal (BG).
is generated to open the barrier gate (22) and transfer the accumulated charge in the pixel photodiode (PD) to the accumulation section (23). It takes approximately 50 to 10 minutes from the generation of the instruction signal (VrtG) until the transfer operation to the storage section (23) is completed.
A time (,1) of 0 μs is required. After the charges accumulated in each pixel photodiode (PD) are transferred to the accumulation section (23) in this way, the integration time control circuit (17b
) gives an integration completion signal (TINT) to the system controller (53). In this embodiment, the transition from high level to low level in (TINT) represents the completion of integration.
この積分完了信号（ＴＩＮＴ）はシステムコントローラ
（５３）において割込み信号として受け入れられ、シス
テムコントローラ（５３）が他の処理を行なっている間
も、その処理が重要なものでなく、従って割込み禁止で
の処理でない限り、即座に積分完了信号（ＴＩＮＴ）の
認識処理を行なう。また、他の処理が割込み禁止処理で
ある場合には、その処理を終了した時点で前記積分完了
信号（ＴＩＮＴ）の処理を行なう。システムコントロー
ラ（５３）は、この積分完了信号（ＴＩＮＴ）に基づい
て、メモリ部（５５）の画情報データ格納のためのアド
レス等のセットを行なった後に、光電変換素子（１２）
内の転送りロック発生部（１６Ａ）に対してシフトパル
ス発生信号（Ｓ）ＩＭ）を供給する。その結果、転送り
ロック発生部（１６Ａ）はシフトパルス（ＳＨ）を発生
し、このシフトパルス（ＳＨ）を光電変換部（１５）の
シフトゲート（２５）へ与えて蓄積部（２３）に既に移
送されている、適正積分レベルまで蓄積された電荷のシ
フトレジスタ（２６）への移送を実行する。その後、す
ぐにシステムコントローラ（５３）はモード信号（ＭＤ
＋） （ＭＤｚ）としてデータダンプモード信号を光電
変換素子（１２）に与えて、光電変−素子（１２）をデ
ータダンプモードにセットする。 尚、上記においてシ
ステムコントローラ（５３）が積分完了信号（ＴＩＮＴ
）の受信後１０ｍ５程度割込み禁止処理によって積分の
完了を認識しえない場合においても、既に光電変換部（
１５）では画素ホトダイオード（Ｆ’Ｄ）と蓄積部（２
３）間がバリアゲート信号（ＢＧ）の消滅によるバリア
ゲート（２２）の不導通により遮断されているため、前
記１０＋ｎｓ間に画素ホトダイオード（ＰＯ）内に蓄積
される電荷が蓄積部（２３）に蓄積されている所望電荷
に何ら影響を与えることはないし、また、そのｌｈｓ間
に蓄積部のポテンシャル準位を持ち上げるべく信号（Ｓ
Ｔ）をローレベルにしている（詳細は後述する）ので、
蓄積部（２３）自身で発生して前記所望電荷に加算され
る暗時電荷は極めて微小であり、問題にならない。第１
６図（ａ）において積分完了信号（ＴＩＮＴ）がローレ
ベルへ反転した時点からシフトパルス発生信号（Ｓ＋１
旧並びに該（ＳＨＭ）に略同期するシフトパルス（ＳＨ
）の発生が少し遅れているのはシステムコントローラ（
５３）における上記積分完了信号（ＴＩＮＴ）の処理が
遅れていることを表している。This integration completion signal (TINT) is accepted as an interrupt signal in the system controller (53), and even while the system controller (53) is performing other processing, the processing is not important and therefore interrupts are disabled. Unless processing is required, recognition processing of the integration completion signal (TINT) is immediately performed. Further, if the other processing is an interrupt prohibition processing, the integration completion signal (TINT) is processed at the time when that processing is completed. Based on this integration completion signal (TINT), the system controller (53) sets the address etc. for storing image information data in the memory section (55), and then sets the address etc. of the photoelectric conversion element (12).
A shift pulse generation signal (S)IM) is supplied to the transfer lock generation section (16A) inside. As a result, the transfer lock generation section (16A) generates a shift pulse (SH), and applies this shift pulse (SH) to the shift gate (25) of the photoelectric conversion section (15) to transfer the shift pulse (SH) to the storage section (23). Transferring the charges accumulated to the appropriate integration level to the shift register (26) is carried out. Thereafter, the system controller (53) immediately sends the mode signal (MD
+) A data dump mode signal is given to the photoelectric conversion element (12) as (MDz) to set the photoelectric conversion element (12) to the data dump mode. In addition, in the above, the system controller (53) receives the integration completion signal (TINT
) after reception of the photoelectric conversion unit (
15), the pixel photodiode (F'D) and the storage section (2
3) Since the barrier gate (22) is disconnected due to the disappearance of the barrier gate signal (BG), the charges accumulated in the pixel photodiode (PO) during the 10+ns period are transferred to the accumulation section (23). It does not have any effect on the desired charge stored, and the signal (S
T) is set to low level (details will be explained later), so
The dark charge generated in the storage section (23) itself and added to the desired charge is extremely small and does not pose a problem. 1st
In Figure 6(a), the shift pulse generation signal (S+1
A shift pulse (SH
) is slightly delayed in the system controller (
This indicates that the processing of the integration completion signal (TINT) in step 53) is delayed.
前記積分時間制御回路（１７ｂ）はバリアゲート信号（
ＢＧ）に同期して立ち上がり、２個目のバリアゲート信
号の終了に同期して、立下る色温度検出ゲート信号（Ｐ
ＤＳ）も発生する。この色温度検出ゲート信号（ＰＤＳ
）は積分クリアゲート信号（ＩＣＧ）に対応する期間に
は、それ以前に色温度検出用ホトダイオード（１３）
（１４）で不要蓄積されていた電荷をコンデンサ（Ｃ４
） （Ｃｓ）へ排出するために色温度検出用ホトダイオ
ード（１３） （１４）とコンデンサ（Ｃ４） （Ｃ５
）間のスイッチ用トランジスタ（Ｃ４） （Ｑ％）をオ
ン状態にし積分クリアゲート信号（ＩＣＧ）が消滅した
後もハイレベルを保持してトランジスタ（Ｃ４） （ａ
ｓ）をオン状態になし、各色温度検出用ホトダイオード
（１３）（１４）で発生した電荷をそれぞれのコンデン
サ（Ｃ４）（Ｃ３）に蓄積させる。そして、指示信号（
ＶＦＬＧ）の発生から蓄積部クリアゲート信号（ＳＴＩ
ＣＧ）の発生を経てバリアゲート信号（ＢＧ）の発生立
下り時に色温度検出ゲート信号（ＰＤＳ）は立下り、前
記トランジスタ（Ｃ４）（ＱＳ）をオフ状態とする。こ
れにより、各色温度検出用ホトダイオード（１３） （
１４）で発生する電荷の前記コンデンサ（Ｃａ） （Ｃ
ｓ）での積分動作は完了し、次の積分開始まで、この完
了時点での電位が色温度検出出力信号（Ｏ５Ｒ） （Ｏ
ＳＹ）として保持される。The integration time control circuit (17b) receives a barrier gate signal (
The color temperature detection gate signal (P
DS) also occurs. This color temperature detection gate signal (PDS
) is the color temperature detection photodiode (13) during the period corresponding to the integral clear gate signal (ICG).
(14) The charge that was unnecessary accumulated in the capacitor (C4
) (Cs), color temperature detection photodiodes (13) (14) and capacitors (C4) (C5
) is turned on, and even after the integral clear gate signal (ICG) disappears, it remains at a high level and the transistor (C4) (a
s) is turned on, and charges generated in the color temperature detection photodiodes (13) and (14) are accumulated in the respective capacitors (C4) and (C3). Then, the instruction signal (
From the generation of VFLG), the storage section clear gate signal (STI
After the generation of the barrier gate signal (CG), the color temperature detection gate signal (PDS) falls at the fall of the barrier gate signal (BG), turning off the transistors (C4) (QS). As a result, each color temperature detection photodiode (13) (
14) The capacitor (Ca) (C
The integration operation at step s) is completed, and the potential at the time of completion is the color temperature detection output signal (O5R) until the start of the next integration.
SY).
以上の説明は被写体が比較的明るい場合の低輝度積分モ
ードであるが、被写体が極めて暗い場合における低輝度
積分モードでは積分完了動作等が少し異なる。このとき
の各信号のタイムチャートは第１６図（ｂ）に示される
。システムコントローラ（５３）は前述の積分開始後、
積分完了信号（ＴＩＮＴ）の受信待ち状態においてタイ
マー回路（５９）を用いて積分時間の計時を行なう、そ
して、積分開始後１００＋ｍｓ経過後も積分が継続され
、積分完了信号（ＴＩＮＴ）が受信されない場合、シス
テムコントローラ（５３）は光電変換素子（１２）に強
制的に積分を完了させるためシフトパルス発生信号（Ｓ
ＨＭ）を与える。このシフトパルス発生信号（ＳＩＩＭ
）を入力した光電変換素子（１２）の積分時間制御回路
（１７ｂ）は光電変換部（１５）に対して前述の蓄積部
クリアゲート信号（ＳＴＩＣＧ）を与えて、蓄積部（２
３）の不要電荷を排出した後、バリアゲート信号（ＢＧ
）を与えて画素ホトダイオード（ＰＤ）の蓄積電荷を蓄
積部（２３）に移す。これによって積分は完了する。尚
、このときに蓄積部のポテンシャル準位を持ち上げるべ
（信号（ＳＴ）をローレベルにしないのは、この蓄積部
の蓄積時間が殆どないからである。各蓄積部（２３）の
電荷は引き続いて転送りロック発生部（１６Ａ）から与
えられるシフトパルス（ＳＲ）によってシフトレジスタ
（２６）にシフトされ、続いて送られてくる転送りロッ
ク（φ＋） （φｔ）によって順次コンデンサ（Ｃ１）
側へ転送される。このようにシステムコントローラ側か
らの指令に基づく強制的な積分完了では、適正な積分レ
ベルまで電荷蓄積が行なわれていないので、その出力レ
ベルは小さく Ｓ／Ｎ比の低下の原因となったり、シス
テムコントローラ（５３）のＡ／Ｄ変換部（５４）にお
けるダイナミックレンジに対し不適になったりする。そ
こで、このような場合、アナログ処理部（１８）でゲイ
ン補正をしてやるのが望ましい。The above explanation is about the low-luminance integration mode when the subject is relatively bright, but the integration completion operation etc. are slightly different in the low-luminance integration mode when the subject is extremely dark. A time chart of each signal at this time is shown in FIG. 16(b). After starting the above-mentioned integration, the system controller (53)
When the timer circuit (59) is used to measure the integration time while waiting for the reception of the integration completion signal (TINT), and the integration continues even after 100+ms have passed after the start of integration, and the integration completion signal (TINT) is not received. , the system controller (53) sends a shift pulse generation signal (S) to force the photoelectric conversion element (12) to complete the integration.
HM). This shift pulse generation signal (SIIM
), the integration time control circuit (17b) of the photoelectric conversion element (12) supplies the above-mentioned storage section clear gate signal (STICG) to the photoelectric conversion section (15) to clear the storage section (2).
3) After discharging unnecessary charges, the barrier gate signal (BG
) to transfer the accumulated charge of the pixel photodiode (PD) to the accumulation section (23). This completes the integration. At this time, it is necessary to raise the potential level of the storage section (the signal (ST) is not set to low level because there is almost no accumulation time in this storage section.The charge in each storage section (23) continues to increase. is shifted to the shift register (26) by the shift pulse (SR) given from the transfer lock generating section (16A), and then the capacitor (C1) is sequentially shifted by the transfer lock (φ+) (φt) sent subsequently.
transferred to the side. In this way, when the integration is forced to complete based on a command from the system controller, the charge is not accumulated to the appropriate integration level, so the output level is small, which may cause a decrease in the S/N ratio or cause the system The dynamic range of the A/D converter (54) of the controller (53) may become inappropriate. Therefore, in such a case, it is desirable to perform gain correction in the analog processing section (18).
このゲイン補正量の決定を行なうのが、先に第１５図で
述べた輝度判定回路（１７’ａ）であり、ゲイン不足量
に応じて×１、×２、×４、×８の出力路（７２） （
７３） （７４） （７５）のいずれかが選択（ハイレ
ベル化）される。その選択された状態は次の積分が完了
しモニター出力信号が処理されるまでの間、保持される
。The brightness determination circuit (17'a) previously described in FIG. (72) (
73), (74), and (75) is selected (set to high level). The selected state is held until the next integration is completed and the monitor output signal is processed.
以上で低輝度積分モードの積分動作についての説明を終
えるが、低輝度積分モードで積分開始し１ｍｓ以前に積
分完了信号（ＴＩＮＴ）が検知された場合には低輝度積
分モードでは過剰積分成分が多くなって画素出力信号の
アナログ処理や＾／Ｄ変換処理において飽和してしまう
ため、システムコントローラ（５３）は高輝度積分モー
ドへモード信号（ＭＯ，）（ＭＤＺ）を切換える。This concludes the explanation of the integration operation in the low-brightness integration mode. However, if integration is started in the low-brightness integration mode and the integration completion signal (TINT) is detected before 1ms, there will be many excessive integral components in the low-brightness integration mode. Therefore, the system controller (53) switches the mode signal (MO, ) (MDZ) to the high-luminance integration mode because the analog processing and ^/D conversion processing of the pixel output signal become saturated.
次に、この高輝度積分モード時の積分動作を第１７図（
ａ）のタイムチャートを参照して説明する。Next, the integration operation in this high brightness integration mode is shown in Figure 17 (
This will be explained with reference to the time chart of a).
まず低輝度積分モード時と同様にシステムコントローラ
（５３）は積分クリア信号（夏ＣＳ）を発生する。First, the system controller (53) generates an integral clear signal (summer CS) as in the low luminance integral mode.
このパルス幅は低輝度積分モード時と同一に選ばれる。This pulse width is chosen to be the same as in the low brightness integration mode.
この積分クリア信号（ＩＣＳ）を受けて積分時間制御回
路（１７ｂ）は光電変換部（１５）の初期化のため積分
クリアゲート信号（ＩＣＧ） 、蓄積部クリアゲート信
号（ＳＴＩＣＧ） 、バリアゲート信号（ＢＧ）を発生
する０次に、積分クリア信号（ＩＣＳ）の消滅と共に低
輝度積分モード時と同様に積分の開始が行なわれるが、
今回は高輝度積分であるため第１７図（ａ）に示す如く
バリアゲート信号（ＢＧ）は積分開始から終了までハイ
レベルの信号として積分時間制御回路（１７ｂ）から出
力されている。このことは画素ホトダイオード（ＰＤ）
と蓄積部（２３）間のバリアゲート（２２）をオン状態
としたまま積分を行ない、始めから蓄積部（２３）で画
素ホトダイオードに生じた電荷を蓄積させることを意味
する。尚、この積分時に蓄積部クリアゲート（２４）は
オフとなる。こうして積分が開始し低輝度積分モード時
と同様にモニター出力信号（ＡＧＣＯ３）が、その初期
電位に相当するモニター出力補償信号（ＡＧＣＤＯＳ）
のレベルから所定量Ｖｔｈ （＝ Ｉ ｘ８Ｒ）だけ低
下した時点で指示信号（ＶＦＬＧ）が輝度判定回路（１
７ａ）から発生され積分時間制御回路（１７ｂ）へ供給
される。積分時間制御回路（１７ｂ）は、この指示信号
（ＶＦＬＧ）を受けてバリアゲート信号（ＢＧ）をロー
レベルになし、その時点までオン状態であったパリアゲ
−） （２２）をオフ状態とする。これによって画素ホ
トダイオード（ＰＤ）から蓄積部（２３）への電荷流入
をストップすると共に、システムコントローラ（５３）
へ積分完了信号（ＴＩＮＴ）を送出する。このように高
輝度積分モードでは低輝度積分モードでみられた画素ホ
トダイオード（ＰＤ）から蓄積部（２３）への電荷の転
送は行なう必要はなく、単にバリアゲート（２２）をオ
ン状態からオフ状態へ切換えるだけで積分完了動作を終
了することができるため、指示信号（ＶＦＬＧ）に対す
る積分完了は第１７図（ａ）にみられるように遅れをな
くすことができる。これに対し低輝度積分モードでは前
述したように５０〜１００μｓの時間の遅れ（ｔ）〔第
１６図（ａ）参照〕が生じる。そして、バリアゲート（
２２）がオフ状態となると、信号（ＳＴ）をローレベル
にして蓄積部の電位を持ち上げて暗時電荷の発生を少な
くする。こうして電位の高くなった蓄積部（２３）に蓄
えられた適正積分レベルまで積分された電荷は低輝度積
分モード時と同様にシステムコントローラ（５３）から
のシフトパルス発生信号（ＳＩＩＭ）を入力してシフト
パルス（ＳＨ）と転送りロック（φ１）（φ２）を形成
する転送りロック発生部（１６Ａ）の制御によってシフ
トレジスタ（２６）ヘシフトされ順次シフトレジスタ（
２６）の出力コンデンサ（Ｃ＋）へ転送される。上記信
号（ＳＴ）はシフトパルス（ＳＨ）の消滅と同期してハ
イレベルとなり、これによって蓄積部の電荷はもとの状
態に戻る。尚、色温度検出用ホトダイオード（１３）
（１４）の出力の積分を制御する色温度検出ゲート信号
（ＰＤＳ）は、ここではバリアゲート信号（ＢＧ）と同
値の信号として出力されバリアゲート信号（ＢＧ）の立
下りで立下って画素ホトダイオード（ＰＤ）の積分完了
時点での色温度検出出力信号（Ｏ３Ｒ） （Ｏ３Ｙ）の
出力を保持する。Upon receiving this integral clear signal (ICS), the integral time control circuit (17b) sends an integral clear gate signal (ICG), an accumulation section clear gate signal (STICG), and a barrier gate signal ( At the 0th order, which generates BG), the integration clear signal (ICS) disappears and the integration starts as in the low-luminance integration mode.
Since this time is a high-intensity integration, the barrier gate signal (BG) is output from the integration time control circuit (17b) as a high-level signal from the start to the end of the integration, as shown in FIG. 17(a). This means that the pixel photodiode (PD)
This means that integration is performed with the barrier gate (22) between the and the storage section (23) kept in an on state, and the charge generated in the pixel photodiode is stored in the storage section (23) from the beginning. Note that during this integration, the storage section clear gate (24) is turned off. Integration starts in this way, and the monitor output signal (AGCO3) changes to the monitor output compensation signal (AGCDOS) corresponding to its initial potential as in the low-luminance integration mode.
When the level of the instruction signal (VFLG) decreases by a predetermined amount Vth (= I x 8R), the brightness determination circuit (1
7a) and supplied to the integral time control circuit (17b). The integral time control circuit (17b) receives this instruction signal (VFLG) and sets the barrier gate signal (BG) to a low level, thereby turning off the barrier gate (22) which had been on until that point. This stops the charge flow from the pixel photodiode (PD) to the storage section (23), and also causes the system controller (53) to
The integration completion signal (TINT) is sent to In this way, in the high-brightness integration mode, there is no need to transfer charge from the pixel photodiode (PD) to the storage section (23), which was seen in the low-brightness integration mode, and the barrier gate (22) is simply changed from the on state to the off state. Since the integration completion operation can be completed simply by switching to , it is possible to eliminate the delay in the completion of integration with respect to the instruction signal (VFLG) as shown in FIG. 17(a). On the other hand, in the low-luminance integration mode, a time delay (t) of 50 to 100 μs (see FIG. 16(a)) occurs as described above. And the barrier gate (
22) is turned off, the signal (ST) is set to low level to raise the potential of the storage section and reduce the generation of dark charges. The charge integrated to the appropriate integration level accumulated in the accumulation section (23) with a high potential in this way is inputted with the shift pulse generation signal (SIIM) from the system controller (53) in the same way as in the low-luminance integration mode. The signals are shifted to the shift register (26) and sequentially transferred to the shift register (26) under the control of the transfer lock generation unit (16A) that forms transfer locks (φ1) (φ2) with the shift pulse (SH).
26) is transferred to the output capacitor (C+). The signal (ST) becomes high level in synchronization with the disappearance of the shift pulse (SH), thereby returning the charge in the storage section to its original state. In addition, the color temperature detection photodiode (13)
The color temperature detection gate signal (PDS) that controls the integration of the output in (14) is output here as a signal with the same value as the barrier gate signal (BG), and falls at the falling edge of the barrier gate signal (BG), and is output to the pixel photodiode. The output of the color temperature detection output signal (O3R) (O3Y) at the time when the integration of (PD) is completed is held.
尚、上記高輝度積分モードにおいて被写体の輝度が極め
て低い場合は第１７図（ｂ）のタイムチャートに示しで
ある。この場合、システムコントローラ（５３）のタイ
マー回路による所定の計時時間内に積分完了信号が発生
しないので、第１６図（ｂ）の低輝度積分モードでの極
低輝度時と同様にシステムコントローラ側から（ＴＩＮ
Ｔ）の受信よりも先に（ＳＨ酌が発生し、積分動作を完
了させる。積分動作の完了の動作は第１７図（ａ）と同
じである。Incidentally, a case where the brightness of the subject is extremely low in the high brightness integration mode is shown in the time chart of FIG. 17(b). In this case, since the integration completion signal is not generated within the predetermined time measured by the timer circuit of the system controller (53), the system controller side (TIN
(SH) is generated before receiving T), and the integral operation is completed. The operation for completing the integral operation is the same as that shown in FIG. 17(a).
以上において、光電変換部（１５）の積分動作について
低輝度積分モード時、高輝度積分モード時の各々につい
て説明したが、第１９図と第２０図は光電変換部の画素
ホトダイオード（ＰＤ）、バリアゲート（２２）、蓄積
部（２３）、シフトゲート（２５）、シフトレジスタ（
２６）の物理的動作を模式的に示している。In the above, the integration operation of the photoelectric conversion unit (15) has been explained in the low-intensity integration mode and the high-intensity integration mode. Gate (22), storage section (23), shift gate (25), shift register (
26) is schematically shown.
また、これらの図において画素ホトダイオード（ＰＤ）
以外の部分は印加信号の記号で示している。尚、（ＯＧ
）は画素ホトダイオード（ＰＤ）の端部に添設されたア
ウトゲートを示しており、必要な場合、例えば第２０図
（ｂ） （ｃ）の如く画素ホトダイオード（ＰＤ）に不
要な電荷が著しく生じた場合に、このアラトゲ−） （
ＯＧ）を通して不要電荷を排出することができる。第１
９図は低輝度積分モード、第２０図は高輝度積分モード
の場合をそれぞれ表わす。Also, in these figures, the pixel photodiode (PD)
Other parts are indicated by symbols of applied signals. Furthermore, (OG
) shows an outgate attached to the end of the pixel photodiode (PD), and if necessary, for example, as shown in FIGS. If this is the case, this aratogame) (
Unnecessary charges can be discharged through OG). 1st
FIG. 9 shows the low-brightness integration mode, and FIG. 20 shows the high-brightness integration mode.
第１９図において、（ａ）は積分中。（ｂ）は積分完了
動作（ｉ）として画素ホトダイオード（ＰＤ）の電荷を
移送する前に蓄積部（２３）の電荷を蓄積部クリアゲー
ト（２４）を通して電ｆｉ（Ｖｃｃ）へ排出する動作を
示している。（Ｃ）は積分完了動作（ｉｉ）として画素
ホトダイオードの電荷を蓄積部（２３）へ移送する動作
を示す、（ｄ）は積分完了時点の状態を示すが、ここで
蓄積部の電位制御信号（ＳＴ）をハイレベルからローレ
ベルに変えて蓄積部のポテンシャル準位を上げているが
、これは次の理由による。画素ホトダイオードＣＰ＋）
）からの電荷を保持する状態では、蓄積部（２３）は深
いポテンシャルはど蓄積部自身での暗時電荷が生じ易く
なって蓄積電荷量が変化するのでポテンシャルを浅くす
ることによって、蓄積部自身での暗時電荷の発生を抑え
るためである。この点に関しては第２０図の高輝度積分
モードの場合でも同じである。第１９図（ｅ）は初期化
、即ち積分のクリア動作を示す。In FIG. 19, (a) is during integration. (b) shows an operation in which the charge in the storage section (23) is discharged to the electric fi (Vcc) through the storage section clear gate (24) before transferring the charge in the pixel photodiode (PD) as the integration completion operation (i). ing. (C) shows the operation of transferring the charge of the pixel photodiode to the storage section (23) as the integration completion operation (ii). (d) shows the state at the time of completion of the integration, where the potential control signal of the storage section ( ST) is changed from a high level to a low level to raise the potential level of the storage section, and this is for the following reason. Pixel photodiode CP+)
), the storage part (23) is at a deep potential.Dark charges are likely to occur in the storage part itself, and the amount of stored charge changes.By making the potential shallow, the storage part itself This is to suppress the generation of dark charges. Regarding this point, the same applies to the high brightness integration mode shown in FIG. 20. FIG. 19(e) shows the initialization, that is, the clearing operation of the integral.
高輝度積分モードでは、第２０図（ａ）が積分中を、（
ｂ）が積分完了時を、そして（ｃ）がシフトレジスタへ
の電荷転送を示す。この場合でも、積分クリア動作につ
いては第１９図（ｅ）のように行なわれる。In the high-intensity integration mode, Fig. 20(a) shows that during integration, (
b) shows the completion of integration, and (c) shows charge transfer to the shift register. Even in this case, the integral clearing operation is performed as shown in FIG. 19(e).
次に第１４図に示すアナログ処理部（１８）について、
第１６図〜第１８図のタイムチャートを参照しながら説
明する。第７図に示すようにシフトレジスタ（２６）の
うち右から１番目〜５番目のセグメントは対応する画素
ホトダイオードを有しない。従って、バッフアク２７）
を通して出力される画素出力信号（Ｏ３）の最初の５個
はホトダイオードを有しないレジスタ・セグメントの出
力であり、続いて遮光画素ホトダイオード（ＯＰＤ）の
出力が６番目〜１０番目に出力され、しかる後、基準部
（Ｍ。）における画素ホトダイオードの出力、不要部（
Ｓ）に対応するレジスタ・セグメントの出力、参照部（
Ｍ、）のホトダイオードの出力、そして最後に左端側の
遮光画素ホトダイオード（ＯＰＤ）の出力、という順序
で続くようになっている。その出力波形を第１８図で（
Ｏ３）として示す。Next, regarding the analog processing section (18) shown in FIG.
This will be explained with reference to the time charts of FIGS. 16 to 18. As shown in FIG. 7, the first to fifth segments from the right of the shift register (26) do not have corresponding pixel photodiodes. Therefore, Buffaku27)
The first five of the pixel output signals (O3) outputted through are the outputs of the register segment without photodiode, followed by the output of the shaded pixel photodiode (OPD) from the 6th to the 10th, and then , the output of the pixel photodiode in the reference part (M.), the unnecessary part (
The output of the register segment corresponding to S), the reference part (
M, ), and finally the output of the light-blocking pixel photodiode (OPD) on the left side. The output waveform is shown in Figure 18 (
O3).
画素出力信号（Ｏ３）の初期化は第７図においてコンデ
ンサ（Ｃ１）をリセットすることにより行なう。Initialization of the pixel output signal (O3) is performed by resetting the capacitor (C1) in FIG.
その際、リセットパルス（ＯＳＲＳＴ）をトランジスタ
（Ｑｌ）のゲートに加え、該トランジスタ（Ｑ、）を導
通させてコンデンサ（Ｃ１）を電源電圧（Ｖｃｃ）に充
電するが、そのリセットパルス（ＯＳＲＳＴ）の印加時
にＭＯＳ型のトランジスタ（Ｑ、）のクロックフィール
ドスルー効果により誘導を受けた信号が発生し、このリ
セットパルス（ＯＳＲＳＴ）が終わった時にコンデンサ
（Ｃ１）は略電源電圧まで充電され、本来の基準レベル
を示す。ただし、この基準レベルは前記リセットパルス
（ＯＳＲＳＴ）印加時の電源電圧変動により変動する。At that time, a reset pulse (OSRST) is applied to the gate of the transistor (Ql) to make the transistor (Q, ) conductive and charge the capacitor (C1) to the power supply voltage (Vcc). When applied, a signal induced by the clock field-through effect of the MOS transistor (Q,) is generated, and when this reset pulse (OSRST) ends, the capacitor (C1) is charged to approximately the power supply voltage, and the original standard Indicates level. However, this reference level fluctuates due to fluctuations in the power supply voltage when the reset pulse (OSRST) is applied.
次に、転送りロック（φｌ）の立下りでシフトレジスタ
（２６）が１位相転送し、コンデンサ（−）に次の画素
ホトダイオードの蓄積電荷が流入され、出力される。こ
のときの電圧降下量が、その画素ホトダイオードの入射
光量に比例した画素出力信号Ｖ ｏｓ （ｎ）である。Next, at the falling edge of the transfer lock (φl), the shift register (26) transfers one phase, and the accumulated charge of the next pixel photodiode flows into the capacitor (-) and is output. The amount of voltage drop at this time is the pixel output signal V os (n) that is proportional to the amount of light incident on the pixel photodiode.
次に、またリセットパルス（Ｏ３Ｉ？Ｓ？）がトランジ
スタ（Ｑ、）に印加されてコンデンサ（Ｃ３）がリセッ
トされ、次の転送りロック（φ、）で次の画素ホトダイ
オードの画素出力信号Ｖ ｏｓ （ｎ ＋ １）が得ら
れる。順次、斯様にして画素出力信号が出力されていく
。そして、このようにして出力された一連の画素出力信
号は第１サンプルホールド回路（６６）において第１８
図の（ＲＳＳ／Ｉ＋）のタイミングでサンプリング且つ
ホールドされた（ＶＲ３）との差動を減算回路（６７）
でとることによって、その差動出力（ＯＳｄｉｒ）のリ
セットレベルが一定値に揃えられ、そのレベルからの電
圧低下が画素出力信号の値となる。この電源ノイズ除去
方法は一般に２重すンプリング方式と呼ばれる。Next, another reset pulse (O3I?S?) is applied to the transistor (Q,) to reset the capacitor (C3), and at the next transfer lock (φ,), the pixel output signal V os of the next pixel photodiode (n + 1) is obtained. Pixel output signals are sequentially output in this manner. Then, the series of pixel output signals output in this way is sent to the 18th pixel output signal in the first sample and hold circuit (66).
A circuit (67) that subtracts the differential with (VR3) sampled and held at the timing of (RSS/I+) in the figure.
By taking this value, the reset level of the differential output (OSdir) is adjusted to a constant value, and the voltage drop from that level becomes the value of the pixel output signal. This power supply noise removal method is generally called a double sampling method.
次に、こうして得られた前記差動出力（ＯＳｄｉｒ）を
用いて同じ減算回路（６７）に設けられている第２サン
プルホールド回路（不図示）でサンプルホールドを行な
う。これは、後段のシステムコントローラ（５３）内の
Ａ／Ｄ変換部（５４）に対して入力アナログ量を一定に
保つ時間を確保するためである。前記減算回路（６７）
でサンプルホールドされた画素出力信号は第１８図の（
ＶｏｓＳ／Ｈ）から、それぞれＶｏｓ（ｎ） 、Ｖｏｓ
（ｎ＋１） 、Ｖｏｓ（ｎ＋２）下がった値の信号とな
る。Next, using the differential output (OSdir) thus obtained, a second sample and hold circuit (not shown) provided in the same subtraction circuit (67) performs sample and hold. This is to ensure time for keeping the input analog amount constant for the A/D converter (54) in the system controller (53) at the subsequent stage. The subtraction circuit (67)
The pixel output signal sampled and held is shown in Figure 18 (
VosS/H), Vos(n) and Vos, respectively.
(n+1), Vos becomes a signal with a value lowered by (n+2).
こうして処理された画素出力信号（Ｖｏｓ）のうち７番
目〜９番目に出力される暗時画素出力信号が次の第３サ
ンプルホールド回路（７０）でサンプルホールドされる
。このときのサンプリングパルス（ＯＢＳ／Ｈ）は第１
６図に示されるように、丁度画素出力信号（Ｖ ｏｓ）
のうち７番目〜９番目のアルミニウム膜によって遮光さ
れた遮光画素ホトダイオード（ＯＰＤ）の出力信号を抽
出するようなパルスとなっている。尚、６番目の信号は
サンプリングされず、従って使用されないことなるが、
これは次の理由による。即ち、６番目の画素出力信号は
第７図に示すように遮光画素ホトダイオード（ＯＰＩ）
）のうち、最端部に位置するものであるため、外部から
のノイズの影響を受け易く、従ってその出力は必ずしも
正確な暗時画素出力とならないからである。前記（ＯＢ
Ｓ／ＩＩ）によりサンプリングされた７番目〜９番目の
暗時画素出力は、少なくとも一連の画素ホトダイオード
の出力が終わるまで（シフトレジスフのセグメントでい
う１２８２８番目力が処理されるまで）保持されるもの
とする。Among the pixel output signals (Vos) processed in this way, the seventh to ninth dark pixel output signals are sampled and held in the next third sample and hold circuit (70). The sampling pulse (OBS/H) at this time is the first
As shown in Figure 6, just the pixel output signal (V os)
The pulse is such as to extract the output signal of the light-shielding pixel photodiode (OPD) that is shielded from light by the seventh to ninth aluminum films. Note that the sixth signal is not sampled and therefore is not used.
This is due to the following reason. That is, the sixth pixel output signal is output from the light-shielded pixel photodiode (OPI) as shown in FIG.
), it is easily affected by external noise, and therefore its output is not necessarily an accurate dark pixel output. Said (OB
The 7th to 9th dark pixel outputs sampled by S/II) shall be held at least until the output of the series of pixel photodiodes ends (until the 12828th force in the shift register segment is processed). do.
このように、サンプルホールドされた暗時画素出力（Ｖ
ｏｌｌ）と前述の１１番目以降に出力される画素出力信
号（Ｖ ｏｓ）との差動を次段のＡＧＣ減算回路（７１
）でとることによって暗時出力の除去された光電荷出力
のみによる画素出力信号（Ｖｏｓ）を得ることができる
。この減算は先に第１５図に示したＡＧＣ減算回路（７
１）で行なわれる。第１５図において、（八、）は端子
（７７）から入力される暗時画素出力（Ｖａｔ）と端子
（７６）から入力される画素出力信号（Ｖ ｏｓ）との
差動をとる演算増幅器である。尚、この演算増幅器（Ａ
、）の出力端とマイナス入力端子（−）間に接続される
抵抗（ｒｌ）（ｒｚ） （ｒｓ） （ｒ４）及び基準電
圧（Ｖｒｅｆ）とプラス入力端子（＋）間に接続される
抵抗（ｒ＝） （ｒ＝） （ｒ−） （ｒｅ）を前述の
利得制御信号（ＡＧＣ）によりアナログスイッチ（Ｓｌ
）〜（Ｓｓ）を介して切換えることによって、低輝度時
における積分の強制停止に基づく画像出力信号のゲイン
不足分を補正する。このＡＧＣ減算回路（７１）を通っ
た信号は光電変換素子（１２）からシステムコントロー
ラ（５３）へ出力される。そのためシステムコントロー
ラ（５３）内のＡ／Ｄ変換部（５４）のダイナミックレ
ンジ（１／３ Ｖ ｒｅｆ≦ＤＲ≦Ｖ ｒｅｆ）に出力
レベルを調整し、暗時画素出力を（Ｖ ｒｅｆ）とし、
画素出力（Ｖｏｓ）が増大すれば、Ｖｒｅｆ−Ｖｏｓと
する出力形態をとることができるように前記ＡＧＣＫ算
回路（７１）は構成されている。即ち、端子（７７）に
入力される暗時出力電圧（■。８）に等しい電圧の画素
出力電圧（Ｖｏｓ）が端子（７６）に入力された場合に
は演算増幅器（Ａ、）の出力はＶ ｒｅｆとなり、入力
の（Ｖ。In this way, the sampled and held dark pixel output (V
oll) and the above-mentioned pixel output signal (Vos) output from the 11th onwards, the next stage AGC subtraction circuit (71
), it is possible to obtain a pixel output signal (Vos) based only on the photocharge output with the dark output removed. This subtraction is performed by the AGC subtraction circuit (7) shown in FIG.
1). In FIG. 15, (8) is an operational amplifier that takes the difference between the dark pixel output (Vat) input from the terminal (77) and the pixel output signal (Vos) input from the terminal (76). be. Furthermore, this operational amplifier (A
, ) connected between the output terminal and the negative input terminal (-) (rl) (rz) (rs) (r4) and the resistor ( r=) (r=) (r-) (re) is connected to the analog switch (Sl) by the aforementioned gain control signal (AGC).
) to (Ss), the gain deficiency of the image output signal due to the forced stop of integration at low luminance is corrected. The signal passing through this AGC subtraction circuit (71) is output from the photoelectric conversion element (12) to the system controller (53). Therefore, the output level is adjusted to the dynamic range (1/3 V ref≦DR≦V ref) of the A/D converter (54) in the system controller (53), and the dark pixel output is set to (V ref).
The AGCK arithmetic circuit (71) is configured so that when the pixel output (Vos) increases, it can take an output form of Vref-Vos. That is, when the pixel output voltage (Vos) equal to the dark output voltage (■.8) input to the terminal (77) is input to the terminal (76), the output of the operational amplifier (A, ) is V ref and the input (V.
Ｓ）が（Ｖ ＯＳ）よりも低くなると、演算増幅器（Ａ
Ｓ）の出力はＶｒｅｆ−Ｖｏｓとなる。When S) becomes lower than (VOS), the operational amplifier (A
The output of S) becomes Vref-Vos.
一方、色温度検出出力信号（ＯＳＲ） （ＯＳＹ）は第
２、第３減算回路（６８） （６９）で基準電圧出力と
して作用する色温度検出補償信号（ＰＤＤＯＳ）との差
動をとる。On the other hand, the color temperature detection output signal (OSR) (OSY) is differentiated from the color temperature detection compensation signal (PDDOS) which acts as a reference voltage output in second and third subtraction circuits (68) and (69).
更に、その差動出力を暗時出力補償し、且つ適正なゲイ
ンになすと共に基準電圧に調整するために前述のＡＧＣ
減算回路（７１）に供給する。このときＡＧＣ：＄ｉ算
回路（７１）への供給タイミングは減算回路（６７）
（６８） （６９）に後続するアナログスイッチ（八Ｎ
＋）（ＡＮｔ） （ＡＮｓ）に対し、信号処理タイミン
グ発生部（１６Ｂ）から与えられる、第１６図、第１７
図に示す制御信号（八ＮＳ＋）（ＡＮｈ） （ＡＮＳ３
）によって行なわれる。Furthermore, the above-mentioned AGC is used to compensate the differential output in the dark, to make it an appropriate gain, and to adjust it to the reference voltage.
The subtraction circuit (71) is supplied with the subtraction circuit (71). At this time, the timing of supply to the AGC: $i calculation circuit (71) is determined by the subtraction circuit (67).
(68) Analog switch (8N) following (69)
+)(ANt) (ANs) given from the signal processing timing generation unit (16B) in FIGS. 16 and 17.
The control signal shown in the figure (8NS+) (ANh) (ANS3
) is carried out by
その結果、本実施例では第１６図及び第１７図の画素出
力信号（Ｖ ｏｓ）に示されるように、暗時出力のサン
プリングが終わった直後の１０番目の画素出力信号の出
力中に、それに代わって黄色温度検出信号（ＯＳＹ）が
、１１番目の画素出力信号の出力中にそれに代わって赤
色温度検出信号（ＯＳＲ）がそれぞれＡＧＣ減算回路（
７１）へ供給される。尚、色温度検出信号（ＯＳＲ）
（ＯＳＹ）を光電変換部（１５）において別設の出力バ
ッファを用いて出力させる方法でなく、第１３図に示し
たように遮光画素ホトダイオード（ＯＰＤ）を利用して
通常の画素出力信号と同一の経路で出力させるようにし
た場合には、１０番目及び１２７２７番目素出力信号と
してバッファ（２７）から出力される。そこで、これら
の出力は前述の２重サンプリングでノイズ成分の除去、
暗時出力サンプリング値との差をとるによって暗時出力
補償された後、前記ＡＣ；Ｃｉ４算回路（７１）へ供給
される。この場合には、第２、第３減算回路（６８）
（６９）やアナログスイッチ（ＡＮＩ） （ＡＮｚ）
（ＡＮ３）は不要となる。As a result, in this embodiment, as shown in the pixel output signal (V os) in FIGS. 16 and 17, during the output of the 10th pixel output signal immediately after the sampling of the dark output, Instead, the yellow temperature detection signal (OSY) and the red temperature detection signal (OSR) are output from the AGC subtraction circuit (while the 11th pixel output signal is being output).
71). In addition, the color temperature detection signal (OSR)
Instead of outputting (OSY) using a separate output buffer in the photoelectric conversion unit (15), a light-shielded pixel photodiode (OPD) is used as shown in FIG. In the case of outputting through the path, the signals are outputted from the buffer (27) as the 10th and 12727th elementary output signals. Therefore, these outputs are subjected to the aforementioned double sampling to remove noise components,
After the dark time output is compensated by taking the difference from the dark time output sampling value, it is supplied to the AC; Ci4 arithmetic circuit (71). In this case, the second and third subtraction circuits (68)
(69) and analog switch (ANI) (ANz)
(AN3) becomes unnecessary.
以上でアナログ処理部（１８）の説明を終え、次に温度
検出部（１９）について説明する。第２図に示すオート
フォーカス検出機構のうち、例えばレンズホルダ（９）
のアクリル材料部分や再結像レンズ（４ａ） （４ｂ）
を保持する基板（５）等は温度によって膨張して所定部
分の寸法を微妙に変化させたりする。This concludes the explanation of the analog processing section (18), and next the temperature detection section (19) will be explained. Among the autofocus detection mechanisms shown in Fig. 2, for example, the lens holder (9)
acrylic material part and re-imaging lens (4a) (4b)
The substrate (5) etc. that hold the holder expand depending on the temperature, causing slight changes in the dimensions of a predetermined portion.
これは温度によるオートフォーカス誤差を生じる。This causes autofocus errors due to temperature.
このような点から、温度補償を電気的に行なうべく温度
検出部（１９）が設けられるが、この温度検出部（１９
）は第２１図に示すように電源（Ｖｃｃ）−から所定電
位低い値の前記基準電圧（Ｖｒｅｆ）とアース間に抵抗
（１（Ｒｇ）を直列に接続し、その接続中点を演算増幅
器（Ａ６）のプラス入力端子（＋）に接続している。マ
イナス入力端子（−）と出力端は直かに接続する。ここ
で、抵抗（Ｒ１）は温度係数βＲＩ＝５０００ｐｐｎ＋
のイオン注入型抵抗、（Ｒ２）は温度係数βＲ２−５０
０ｐｐｎ＋のポリシリコン抵抗であり、２５°Ｃにおけ
る抵抗値は（Ｒ＋）（Ｒｚ）とも１０ ＫΩである。そ
して、第２１図で電源電圧Ｖｃｃ−１３Ｖ 、基準電圧
Ｖｒｅｆ ＝５ｖとしたときの温度検出部の出力特性を
第２２図に示す。検出出力は抵抗（Ｒ１）の両端電圧で
表わされる。From this point of view, a temperature detection section (19) is provided to electrically perform temperature compensation;
21, a resistor (1 (Rg)) is connected in series between the reference voltage (Vref), which is a predetermined potential lower than the power supply (Vcc)-, and the ground, and the midpoint of the connection is connected to an operational amplifier ( A6) is connected to the positive input terminal (+).The negative input terminal (-) and output terminal are directly connected.Here, the resistance (R1) has a temperature coefficient βRI = 5000ppn+
ion implanted resistance, (R2) is the temperature coefficient βR2-50
It is a polysilicon resistor of 0 ppn+, and the resistance value at 25°C is 10 KΩ for both (R+) and (Rz). FIG. 22 shows the output characteristics of the temperature detection section when the power supply voltage Vcc-13V and the reference voltage Vref =5V in FIG. 21. The detection output is represented by the voltage across the resistor (R1).
第１６図及び第１７図のタイムチャートにおいて、ＡＧ
Ｃ減算回路（７１）から出力される画素出力信号（Ｖｏ
ｓ）のうち、９番目の出力までは、光電変換素子（１２
）の出力信号としてシステムコントローラ（５３）へ与
える必要は存しない。システムコントローラ（５３）へ
供給すべき信号としては１０番目に位置する黄色温度検
出信号（ＯＳＹ）からである。従って９番目までは画素
出力信号に代わって前記温度検出信号（ＶＴ□）を同一
の出力ラインを通してシステムコントローラ（５３）へ
与える。このためＡＧＣ減算回路（７１）と温度検出回
路（１９）の結合点（イ）の手前にそれぞれアナログス
イッチ（ＡＮＤ） （ＡＮ、）が設けられていて、これ
らのアナログスイッチ（八Ｎ４） （ＡＮＳ）に信号処
理タイミング発生部（２０ａ）から、それぞれ第１６図
（及び第１７図）に示されるゲート信号（ＡＮＳ４）
（ＡＮＳＳ）が供給される。In the time charts of FIGS. 16 and 17, AG
The pixel output signal (Vo
s), up to the 9th output are photoelectric conversion elements (12
) does not need to be given to the system controller (53) as an output signal. The signal to be supplied to the system controller (53) is the yellow temperature detection signal (OSY) located at the tenth position. Therefore, up to the ninth pixel output signal, the temperature detection signal (VT□) is supplied to the system controller (53) through the same output line instead of the pixel output signal. For this reason, analog switches (AND) (AN,) are provided in front of the connection point (A) between the AGC subtraction circuit (71) and the temperature detection circuit (19), and these analog switches (8N4) (ANS ) and the gate signal (ANS4) shown in FIG. 16 (and FIG. 17) from the signal processing timing generator (20a), respectively.
(ANSS) is supplied.
次に、転送りロック発生部（１６Ａ）の具体的構成を第
２６図（ａ） と第２６図（ｂ）に示す。そのうち、第
２６図（ａ）はシフトパルス（Ｓ）ｌ）を形成する部分
を、第２６図（ｂ）は転送りロック（φｌ） （φ２）
をはじめ、（Ｏ５Ｒ５Ｔ） （ＲＳＳ／Ｈ） （ＯＳＳ
／Ｈ） （ＡＤＳ）等を発生する部分を示す。第２６図
（ａ）において、（１６ａ）はシステムコントローラ（
５３）からの基本クロック（ＣＰ）を分周する第１分周
器であり、その分周出力は（ＳＩＩＭ） （ＩＣＳ）（
ＴＩＮＴ）のロジックによりシフトパルス（ＳＨ）を形
成するシフトパルス形成部（１６ｂ）の出力でリセット
される第２分周器（１６ｃ）で分周され、（Ｑｌ）０）
（Ｑｌ）１）（ＱＤ２）を発生する。これらの出力は
第２６図（ｂ）のデコーダ部（１６ｄ）でデコードされ
デコーダ部（１６ｄ）に後続する回路を通して（φ＋）
（φｚ） （Ｏ５Ｒ３Ｔ）等が作成される。Next, the specific structure of the transfer lock generating section (16A) is shown in FIGS. 26(a) and 26(b). Of these, Fig. 26(a) shows the part forming the shift pulse (S)l), and Fig. 26(b) shows the part forming the shift pulse (φl) (φ2).
including (O5R5T) (RSS/H) (OSS
/H) Indicates the part that generates (ADS) etc. In FIG. 26(a), (16a) is the system controller (
This is the first frequency divider that divides the basic clock (CP) from 53), and its divided output is (SIIM) (ICS) (
The frequency is divided by the second frequency divider (16c) which is reset by the output of the shift pulse forming section (16b) which forms the shift pulse (SH) according to the logic of (Ql)0).
(Ql)1) (QD2) is generated. These outputs are decoded by the decoder section (16d) in Fig. 26(b) and passed through the circuit following the decoder section (16d) (φ+).
(φz) (O5R3T) etc. are created.
第２７図は信号処理タイミング発生部（２０ａ）の具体
例を示しており、（φ＋） （ＳＨ） （ＩＣ３）を入
力して、（ＡＮＳ＋）〜（ＡＮＳｓ）と（ＯＢＳ／Ｈ）
（八〇Ｔ）を発生する。 （ＡＤＴ）はシステムコン
トローラ（５３）のＡ／Ｄ変換をトリガーする制御信号
である。FIG. 27 shows a specific example of the signal processing timing generation section (20a), in which (φ+) (SH) (IC3) is input, (ANS+) to (ANSs) and (OBS/H) are input.
(80T) is generated. (ADT) is a control signal that triggers A/D conversion of the system controller (53).
次に、システムコントローラ（５３）の説明を行なう。Next, the system controller (53) will be explained.
システムコントローラ（５３）内のＡ／Ｄ変換部（５４
）は第２３図に示すように形成されており、端子（７８
）に前述の光電変換素子（１２）からの画素出力信号（
Ｖｏｕｔ）が入力され、端子（７９）に基準電圧（Ｖｒ
ｅｆ）、端子（８０）に（ＡＤＴ）が入力される。そし
て端子（０＋ ） （ｏ□）・・・（Ｏｎ）からＡ／Ｄ
変換出力が導出される。A/D converter (54) in the system controller (53)
) is formed as shown in Fig. 23, and the terminal (78
) is the pixel output signal (
Vout) is input, and the reference voltage (Vr
ef), (ADT) is input to the terminal (80). And from terminal (0+) (o□)...(On) to A/D
A transformation output is derived.
システムコントローラ（５３）は、こうしてＡ／Ｄ変換
した色温度検出信号（ＯＳＲ） （ＯＳＹ）のディジタ
ル値（ｖｏ３，１）（ｖｏ、Ｖ）の比Ｒを算出すること
で被写体の色温度を検出し、その色温度に応じた補正を
行なう訳であるが、そのフローチャートを第２４図に示
す。第２４図には合焦検出動作全体のフローを、第２５
図（ａ） （ｂ） （ｃ） （ｄ）には、そのうちの特
に色温度補正のフローを示す。The system controller (53) detects the color temperature of the subject by calculating the ratio R of the digital values (vo3, 1) (vo, V) of the color temperature detection signal (OSR) (OSY) thus A/D converted. Then, correction is performed according to the color temperature, and a flow chart thereof is shown in FIG. Figure 24 shows the overall flow of the focus detection operation, and Figure 25 shows the flow of the entire focus detection operation.
Figures (a), (b), (c), and (d) particularly show the flow of color temperature correction.
まず、第２４図を用いて合焦検出動作の概要を説明する
。カメラにおけるシャッター釦の押下により合焦検出動
作がスタートすると、システムコントローラ（５３）は
フラグをリセットしてレンズデータ出力部（６１）から
色温度補正データを含むレンズデータを人力する。シス
テムコントローラ（５３）は積分モードとして、蓄積部
に蓄積を行なわせる積分モード（ＳＴ）を設定しく信号
ＭＤ１＝ローレベル、Ｍｎ２ ＝ハイレベル）、最大積
分時間を２０ｍ５ｅｃに設定する。そして、積分クリア
信号（ＩＣ３）を発生して積分を開始させる。その際色
温度検出用ホトダイオード（１３） （１４）の積分も
同時に実行させる。そして、積分終了を示す積分終了信
号（ＴＩＮＴ）がローレベルになるのを待ち、ローレベ
ルになれば積分終了とし、それに要する時間を判定する
。その時間が１ｍ５ｅｃ以内であれば次回の積分モード
を蓄積部への積分を行なうモード（ＳＴモード）とすべ
く高輝度フラグ（）ＩＬＦ）をセットし、時間が１ｍ５
ｅｃ〜２０ｍ５ｅｃであれば次回の積分モードは、今回
と同じとし、２０ｍ５ｅｃ以内に積分終了信号（ＴＩＮ
Ｔ）がローレベルにならなければ次回の積分モードを受
光部への積分を行なうモード（ＰＤモード）とすべく低
輝度フラグ（Ｌ Ｌ Ｆ ）をセットする。そして、い
ずれの場合にも、積分完了動作を示すべく信号（Ｓ）Ｉ
Ｍ）を出力し、積分終了信号（ＴＩＮＴ）がローレベル
になるのを待つ。これによって低輝度積分モードで２０
ｍ５ｅｃ以内に積分が柊了しなかった場合だけ、積分終
了信号がローレベルになるのを待つことになり、それ以
外はすでにローレベルとなっている。尚、ハード的にシ
フトパルスにより、画素データはシフトレジスタに送ら
れる。そして、積分終了信号（ＴＩＮＴ）カローレベル
であるとシステムコントローラ（５３）は、データ入力
モードを設定し、ディジタル信号のＡＧＣデータを入力
する。次に温度データを入力するが、このアナログデー
タに対するＡＩＤ変換が信号（ＡＤＴ）のパルスにより
開始され、この、Ａ／Ｄ変換が終了するのを待つ。Ａ／
Ｄ変換が終了した時点で温度データ（ＳＢＴ）を入力し
、所定のレジスタに格納する。上述したように、この温
度データ入力は、シフトレジスタ（２６）の９番目のデ
ータ入力のタイミング（タイムチャート参照）で゛ある
（シフトレジスタのデータは入力しない）。First, an outline of the focus detection operation will be explained using FIG. 24. When the focus detection operation is started by pressing the shutter button on the camera, the system controller (53) resets the flag and manually inputs lens data including color temperature correction data from the lens data output section (61). The system controller (53) sets an integration mode (ST) in which the storage unit performs storage (signal MD1 = low level, Mn2 = high level), and sets the maximum integration time to 20 m5ec. Then, an integration clear signal (IC3) is generated to start integration. At this time, the integration of the color temperature detection photodiodes (13) and (14) is also performed at the same time. Then, it waits for the integration end signal (TINT) indicating the end of integration to become low level, and when it becomes low level, it is determined that the integration has ended, and the time required for this is determined. If the time is within 1m5ec, the high-intensity flag ()ILF) is set to set the next integration mode to the mode for integrating into the storage section (ST mode), and the time is 1m5ec.
ec~20m5ec, the next integration mode will be the same as this time, and the integration end signal (TIN) will be sent within 20m5ec.
If T) does not become a low level, a low luminance flag (L L F ) is set so that the next integration mode will be a mode (PD mode) for integrating into the light receiving section. In either case, the signal (S)I is used to indicate the completion of integration.
M) and waits for the integration end signal (TINT) to become low level. This allows 20% in low brightness integration mode.
Only when the integration is not completed within m5ec, it is waited for the integration end signal to become low level; otherwise, it is already low level. Note that pixel data is sent to the shift register by a shift pulse in terms of hardware. If the integration end signal (TINT) is at the low level, the system controller (53) sets the data input mode and inputs the AGC data of the digital signal. Next, temperature data is input, but AID conversion for this analog data is started by a pulse of the signal (ADT), and the completion of this A/D conversion is waited. A/
When the D conversion is completed, temperature data (SBT) is input and stored in a predetermined register. As described above, this temperature data input is at the timing of the ninth data input to the shift register (26) (see the time chart) (no data is input to the shift register).
次にシステムコントローラ（５３）は色温度検出用ホト
ダイオードの数、及び画素出力信号の数を含めた取込デ
ータの画素数をセットし、入力するアナログ信号（Ｖ
ａｓ）のＡ／Ｄ変換を行ない、この終了によって生じる
割込み信号のたびに内部のメモリにデータを格納し、こ
れを上記セントした数だけ繰り返す。こうして、メモリ
（５５）内に格納された基準部（Ｍ。）並びに参照部（
Ｍｌ）のそれぞれの像に対応したディジタル信号は特開
昭６０−２４７２１１号に本出願人が開示しているよう
な相関演算を用いて両部（Ｍ。）（Ｍｌ）の像間隔を求
めることによりディフォーカスｄｆ、を算出する。測距
演算でｄｆ、を算出した後に、温度検出部（１９）から
の出力に基づく温度補正も行なう。そこで、βはカメラ
自体の温度補正係数、ＳＢＴは温度情報、ＳＢＴ、は２
５°Ｃのときの基本温度情報である。この温度補正を行
なったディフォーカスｄｆｏは被写体の光源が太陽光で
与えられた場合に真の値となるように設定されている。Next, the system controller (53) sets the number of pixels of the captured data, including the number of color temperature detection photodiodes and the number of pixel output signals, and sets the input analog signal (V
A/D conversion is carried out for A/D conversion of as), and data is stored in the internal memory each time an interrupt signal is generated due to the completion of the A/D conversion, and this is repeated for the number of cents mentioned above. Thus, the reference part (M.) as well as the reference part (M.) are stored in the memory (55).
Digital signals corresponding to the respective images of (M.) and (Ml) are used to determine the image interval of both parts (M.) (Ml) using a correlation calculation as disclosed by the applicant in Japanese Patent Laid-Open No. 60-247211. Calculate the defocus df. After calculating df by distance measurement calculation, temperature correction is also performed based on the output from the temperature detection section (19). Therefore, β is the temperature correction coefficient of the camera itself, SBT is the temperature information, and SBT is 2
This is basic temperature information at 5°C. The temperature-corrected defocus dfo is set to take the true value when the light source of the subject is sunlight.
このディフォーカス量ｄｆ、が所定値Ｔｄｆ（＝２〜３
ｆｆＩＩＩ）より大の場合は色温度補正値は、それ程大
きな値とはなっていない（約１００〜２００μｍ以下）
ため、その補正値自体は大きな影響を持たず、レンズ駆
動が行なわれ、再測定が行なわれるときに、所定値Ｔｄ
ｆ以下のディフォーカスが検出された場合に色温度補正
値Δｄｆが加えられることになる。こうして色温度補正
値Δｄｆが加えられた後、合焦判別が行なわれ、合焦範
囲内にあれば合焦表示を行ない、非合焦と判定されると
色温度補正値Δｄｆをディフォーカス量ｄｆ＋＋に加え
た検出ディフォーカス量ｄｆに従いレンズ駆動を開始し
、積分モードの設定を経てｒｃｓ発生による積分開始の
ステップ以降のルーチンを繰り返す。This defocus amount df is a predetermined value Tdf (=2 to 3
ffIII), the color temperature correction value is not that large (approximately 100 to 200 μm or less)
Therefore, the correction value itself does not have a large effect, and when the lens is driven and remeasurement is performed, the predetermined value Td
When a defocus of f or less is detected, a color temperature correction value Δdf is added. After the color temperature correction value Δdf is added in this way, focus determination is performed. If it is within the focus range, an in-focus display is performed, and if it is determined that the focus is out of focus, the color temperature correction value Δdf is changed to the defocus amount df++. The lens drive is started in accordance with the detected defocus amount df added to , and after setting the integration mode, the routine from the step of starting integration by generation of rcs is repeated.
ここで色温度補正の内部での動作について説明を加える
。Here, we will add an explanation of the internal operation of color temperature correction.
先にも述べたようにフローチャートのトップ部分でレン
ズの色温度補正データｄＦＬが入力される。As mentioned earlier, the lens color temperature correction data dFL is input at the top of the flowchart.
この値は、例えばそれぞれのレンズの８００ｎｍ単色光
源時の５５０ｎｍ （昼光）時に対する色収差量がレン
ズ内のメモリに格納されている。一方、各画素ホトダイ
オードと同時に積分制御され、アナログ処理を施された
色温度検出用ホトダイオードの出力信号（ＯＳＲ） （
Ｏ３Ｙ）はシステムコントローラ（５３）のＡ／Ｄ変換
部（５４）でディジタル化され（■。ＳＲ）（Ｖｏｓｙ
）としてメモリ内（５５）内に格納されている。システ
ムコントローラ（５３）は第２５図（ａ）に示すように
、この（Ｖｏｓ＊ ） （Ｖｏｓｙ ）の比Ｒを算出
する。この比Ｒが所定値、例えば１．８以上のときは被
写体からの入射光は長波長成分が多く、色温度が低いと
判別され、色温度補正データのｄＰＬに所定の係数ｋ（
０≦に１≦１）を乗算し、その色温度補正量Δｄｆとす
る。また、逆に比Ｒが１．２以下のときは被写体からの
入射光は短波長成分が多く、色温度が低いと判別され色
温度補正データｄＦＬに所定の係数−ｋｍ（０≦に２≦
１）を乗算し、その色温度補正量をΔｄｆとする。比Ｒ
が、１．２〜１．８の間にあるときは、被写体からの入
射光は白昼光に近い成分の光によって積分され、色温度
補正は必要なく、その色温度補正量△ｄｆをΔｄｆ ＝
Ｏとする。このように被写体からの光によって、それぞ
れ決定された色温度補正量Δｄｆを測距演算により求め
たディフォーカスｌｄｆ、に対して加算し、真の検出デ
ィフォーカスＩＪｄｆを算出する。This value is, for example, the amount of chromatic aberration of each lens with respect to 550 nm (daylight) when an 800 nm monochromatic light source is stored in the memory within the lens. On the other hand, the output signal (OSR) of the color temperature detection photodiode is integrally controlled simultaneously with each pixel photodiode and subjected to analog processing.
O3Y) is digitized by the A/D converter (54) of the system controller (53) (■.SR) (Vosy
) is stored in the memory (55). The system controller (53) calculates this ratio R of (Vos*)(Vosy), as shown in FIG. 25(a). When this ratio R is a predetermined value, for example, 1.8 or more, it is determined that the incident light from the subject has many long wavelength components and has a low color temperature, and a predetermined coefficient k (
0≦ is multiplied by 1≦1) to obtain the color temperature correction amount Δdf. Conversely, when the ratio R is 1.2 or less, it is determined that the incident light from the subject has many short wavelength components and the color temperature is low, and a predetermined coefficient -km (0≦ and 2≦
1) and set the color temperature correction amount to Δdf. ratio R
is between 1.2 and 1.8, the incident light from the subject is integrated by the light component close to daylight, and color temperature correction is not necessary, and the color temperature correction amount △df is calculated as Δdf =
Let it be O. The color temperature correction amount Δdf determined based on the light from the object is added to the defocus Idf determined by the distance measurement calculation to calculate the true detected defocus IJdf.
こうして色温度補正は行なわれるが、他の方法としてレ
ンズの種類に応じてレンズデータとして色温度補正の必
要性の有無をもたせておいて第２５図（ｂ）におけるフ
ローのように色温度補正を行なうか否かの判別を最初に
行なうことで色温度補正の必要のない場合、余分なフロ
ーを通ることなしに高速化できる。また、それぞれの補
正値を（ａ）（ｂ）の如く離散的に決定するのでなく、
Ｒの値に対して連続的に補正値を決定するフローを第２
５図（ｃ）に示す。ここで、Ｒは短い波長の単波長成分
の被写体に対し無限大を示す可能性があり、それに対し
て光学系の色収差では可視光である限り色収差は当然有
限の値となっている。そのための制限を加えるためにＲ
≧２．５の場合、Ｒの値を２．５までに制限し、その補
正量を前述のレンズの色温度ディフォーカス補正量と所
定の係数に１及び比Ｒから基準となる昼光色時の１．５
を引いた値との積で決定する。Color temperature correction is performed in this way, but another method is to include the necessity of color temperature correction as lens data depending on the type of lens, and perform color temperature correction as shown in the flowchart in FIG. 25(b). By first determining whether or not to perform color temperature correction, if color temperature correction is not necessary, speed can be increased without going through an extra flow. Also, instead of determining each correction value discretely as in (a) and (b),
The second flow of determining the correction value continuously for the value of R is
This is shown in Figure 5(c). Here, R may show infinity for an object having a single wavelength component of a short wavelength, whereas the chromatic aberration of an optical system naturally has a finite value as long as it is visible light. To add restrictions for that, R
In the case of ≧2.5, the value of R is limited to 2.5, and the correction amount is set to the above-mentioned lens color temperature defocus correction amount and a predetermined coefficient of 1 and the ratio R to 1 at the reference daylight color. .5
Determined by multiplying by the value obtained by subtracting .
次に、第２５図（ａ）のように離散的に行なう場合に、
補正量Δｄｆの値をレンズ個々にもたせることが可能な
場合には、第２５図（ｄ）の如く補正量ΔｄｆはＲ≧１
．８のときはｄｆ、、Ｒ≦１．２のときはｄｆｚという
具合にレンズ個々にもたせた値ｄｆ、、ｄｆｚになる。Next, when performing discretely as shown in FIG. 25(a),
If it is possible to set the value of the correction amount Δdf for each lens, the correction amount Δdf will be R≧1 as shown in FIG. 25(d).
．． When R≦1.2, it becomes df, and when R≦1.2, it becomes dfz, which are values given to each lens individually.
いずれにしても、以上の実施例では可視光内での長波長
成分と短波長成分による色温度を検出して補正を施すの
で合焦検出の精度が高まる。In any case, in the embodiments described above, the color temperature of long wavelength components and short wavelength components within visible light is detected and corrected, so that the accuracy of focus detection is improved.
光凱立肱果
本発明によれば第１ゲート手段が作動して積分が行われ
ている状態において該第１ゲート手段を不作動になすこ
とが、そのまま積分完了動作となるためリアルタイムな
積分時間制御を行うことができる。そのため、例えば被
写体が高輝度のときの積分をマイクロ秒オーダーで行う
ことが可能となり過剰積分が生じないという効果がある
。従って、特にカメラにおける好適な自動検出装置を実
現することができる。According to the present invention, when the first gate means is activated and integration is being performed, disabling the first gate means immediately completes the integration, so that the integration time can be increased in real time. can be controlled. Therefore, for example, when the subject is of high brightness, it is possible to perform integration on the order of microseconds, and there is an effect that over-integration does not occur. Therefore, a suitable automatic detection device particularly for cameras can be realized.
図はいずれも本発明に関するものであって、第１図は本
発明のイメージセンシングシステムをカメラの焦点検出
用として用いる場合の光学系の原理図である。第２図は
そのセンサーモジエールの分解斜視図であり、第３図は
光電変換素子の概略構成図である。第４図及び第５図は
色温度検出用ホトダイオードに関する分光感度を説明す
るための特性図である。第６図は光電変換素子のブロッ
ク回路図であり、第７図はその光電変換部の回路構成を
示す図である。第８図は第７図の一部についての拡大図
であり、第９図は第８図のＡ−Ａ ’線断面図である。
第１０図は画素ホトダイオードの物理的構造を示す構造
図である。第１１図は第７図におけるシフトレジスタの
出力部の構造を従来例と対比して示す図である。第１２
図は光電変換部の光入射方向からみた概略形状を示す図
である。第１３図は第８図に対応する他の実施例の図で
ある。
第１４図はイメージセンシングシステムの全体の構成を
示すブロック回路図であり、第１５図はその一部分の具
体的回路図である。第１６図、第１７図はそれぞれ低輝
度積分モード時と高輝度積分モード時における第１４図
の各部分信号のタイムチャートである。第１８図は第１
４図におけるアナログ処理部の動作を説明するための各
種信号波形図である。第１９図、第２０図はそれぞれ低
輝度積分モード時と高輝度積分モード時における光電変
換部の物理的動作を示す図である。第２１図は温度検出
部の具体的回路図であり、第２２図はその出力特性図で
ある。
第２３図はシステムコントローラのＡ／Ｄ変換部の回路
構成図である。第２４図はシステムコントローラの動作
を示すフローチャートであり、第２５図はその一部分を
詳細に示すフローチャートである。第２６図は転送りロ
ック発生部の具体的回路図であり、第２７図は信号処理
タイミング発生部の具体的回路図である。
（１６）・−・データ出力制御部、 （１７）−・−積
分時間制御部、 （２１）−・・ホトダイオードアレイ
部（光電変換用受光手段）、 （２２）・・・バリア
ゲート（第１ゲート手段）＋ （２３）・・−蓄積部
、 （２５）・・・シフトゲート（第２ゲート手段）、
（２６）・・・シフトレジスタ。All figures relate to the present invention, and FIG. 1 is a principle diagram of an optical system when the image sensing system of the present invention is used for focus detection of a camera. FIG. 2 is an exploded perspective view of the sensor module, and FIG. 3 is a schematic configuration diagram of the photoelectric conversion element. FIGS. 4 and 5 are characteristic diagrams for explaining the spectral sensitivity of the color temperature detection photodiode. FIG. 6 is a block circuit diagram of the photoelectric conversion element, and FIG. 7 is a diagram showing the circuit configuration of the photoelectric conversion section. FIG. 8 is an enlarged view of a part of FIG. 7, and FIG. 9 is a sectional view taken along the line AA' in FIG. FIG. 10 is a structural diagram showing the physical structure of a pixel photodiode. FIG. 11 is a diagram showing the structure of the output section of the shift register in FIG. 7 in comparison with a conventional example. 12th
The figure is a diagram showing a schematic shape of a photoelectric conversion unit viewed from the light incident direction. FIG. 13 is a diagram of another embodiment corresponding to FIG. 8. FIG. 14 is a block circuit diagram showing the overall configuration of the image sensing system, and FIG. 15 is a specific circuit diagram of a portion thereof. 16 and 17 are time charts of each partial signal of FIG. 14 in the low-luminance integration mode and the high-luminance integration mode, respectively. Figure 18 is the first
5 is a diagram of various signal waveforms for explaining the operation of the analog processing section in FIG. 4. FIG. FIGS. 19 and 20 are diagrams showing the physical operation of the photoelectric conversion section in the low-brightness integration mode and the high-brightness integration mode, respectively. FIG. 21 is a specific circuit diagram of the temperature detection section, and FIG. 22 is its output characteristic diagram. FIG. 23 is a circuit configuration diagram of the A/D conversion section of the system controller. FIG. 24 is a flowchart showing the operation of the system controller, and FIG. 25 is a flowchart showing a portion thereof in detail. FIG. 26 is a specific circuit diagram of the transfer lock generation section, and FIG. 27 is a specific circuit diagram of the signal processing timing generation section. (16) --- Data output control section, (17) --- Integration time control section, (21) --- Photodiode array section (light receiving means for photoelectric conversion), (22) --- Barrier gate (first gate means)+(23)...-accumulation section, (25)...shift gate (second gate means),
(26)...Shift register.
Claims (1)
光素子アレイからなる光電変換用受光手段；前記光電変
換用受光手段からの電気信号をそれぞれ蓄積する複数の
蓄積部を有する蓄積手段；前記光電変換用受光手段と蓄
積手段との間に接続された複数のゲートからなる第１ゲ
ート手段；前記蓄積手段に蓄積された電気信号を受け所
定のクロック信号に応じたタイミングでこれを順次出力
するシフトレジスタ手段； 前記蓄積手段とシフトレジスタ手段との間に接続された
複数のゲートからなる第２ゲート手段；所定の蓄積開始
信号に応答して前記第１ゲート手段を作動させると共に
前記第２ゲート手段を不作動として前記光電変換用受光
手段が出力する電気信号を前記蓄積手段に蓄積させ所定
の蓄積終了信号に応答して前記第１ゲート手段を不作動
にすると共に、その後に前記第２ゲート手段を一瞬パル
ス的に作動させて前記蓄積手段に蓄積された電気信号を
前記シフトレジスタ手段に移すように第１ゲート手段と
第２ゲート手段を制御する制御手段；とからなるイメー
ジセンシングシステム。(1) A light receiving means for photoelectric conversion consisting of a plurality of light receiving element arrays that output electrical signals according to the intensity of incident light; a storage means having a plurality of storage sections that respectively accumulate electrical signals from the light receiving means for photoelectric conversion; A first gate means consisting of a plurality of gates connected between the light receiving means for photoelectric conversion and the storage means; receiving electrical signals accumulated in the storage means and sequentially outputting them at timings according to a predetermined clock signal; shift register means; second gate means comprising a plurality of gates connected between the storage means and the shift register means; actuates the first gate means and operates the second gate means in response to a predetermined storage start signal; The gate means is deactivated, the electric signal outputted by the photoelectric conversion light receiving means is stored in the storage means, the first gate means is deactivated in response to a predetermined accumulation end signal, and the second gate means is then deactivated. An image sensing system comprising: control means for controlling the first gate means and the second gate means so as to momentarily actuate the gate means in a pulse manner to transfer the electric signal stored in the storage means to the shift register means;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080475A JPS63296479A (en) | 1988-03-31 | 1988-03-31 | Image sensing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080475A JPS63296479A (en) | 1988-03-31 | 1988-03-31 | Image sensing system |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62000950A Division JPS63169183A (en) | 1987-01-06 | 1987-01-06 | Image sensing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63296479A true JPS63296479A (en) | 1988-12-02 |
Family
ID=13719293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63080475A Pending JPS63296479A (en) | 1988-03-31 | 1988-03-31 | Image sensing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63296479A (en) |
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| JP2005316271A (en) * | 2004-04-30 | 2005-11-10 | Nikon Corp | Autofocus camera |
-
1988
- 1988-03-31 JP JP63080475A patent/JPS63296479A/en active Pending
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