JPS63293787A

JPS63293787A - Semiconductor memory device

Info

Publication number: JPS63293787A
Application number: JP62128191A
Authority: JP
Inventors: Satoru Isomura; 悟磯村; Masato Iwabuchi; 岩渕　正人
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-05-27
Filing date: 1987-05-27
Publication date: 1988-11-30
Anticipated expiration: 2013-02-10
Also published as: JP2712124B2

Abstract

PURPOSE:To speed up a machine cycle in a system including a semiconductor memory device and to optimize a system constitution by selectively connecting input/output (I/O) circuits and I/O terminals and setting up an array selecting circuit to a prescribed selecting condition to change the constitution of words. CONSTITUTION:A static type RAM sets up the channel of the array selecting circuit ASEL to a prescribed connecting state and I/O circuits I01-I04 and I/O terminals DI01-DI04 corresponding to the connecting state are selectively connected. Thereby, three kinds of word constitution, i.e. m.n. words X bits, 2.m.n words X 2 bits or 4.m.n words X 1 bit, can be adopted. In any word constitution, the static type RAM can be controlled by a single phase start control signal (clock), the inverse of CE. Consequently, effective word constitution appropriate for the system can be selected based on a basic mask pattern, the memory cycle of the system can be speeded up and the machine cycle can be shortened.

Description

【発明の詳細な説明】（産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
ゲートアレイ等の論理集積回路装置に搭載されるスタテ
ィック型ＲＡＭなどに利用して有効な技術に関するもの
である。[Detailed Description of the Invention] (Industrial Application Field) The present invention relates to a semiconductor memory device, for example,
The present invention relates to a technology that is effective for use in static RAMs installed in logic integrated circuit devices such as gate arrays.

〔従来の技術〕[Conventional technology]

スタティック型ＲＡＭ　（ランダム・アクセス・メモリ
）等のメモリを搭載するゲートアレイ等の論理集積回路
装置がある。There are logic integrated circuit devices such as gate arrays that are equipped with memories such as static RAMs (random access memories).

このようなゲートアレイについては、例えば、日経マグ
ロウヒル社発行、１９８５年６月３°日付ｒ日経エレク
トロニクスｊの１５１頁〜１７７頁に記載されている。Such a gate array is described, for example, in Nikkei Electronics J, published by Nikkei McGraw-Hill, June 3, 1985, pages 151 to 177.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記のようなゲートアレイに搭載されるスタティック型
ＲＡＭ等は、単体のものを含めて、固定的なワ、−ド構
成とされる。このため、システム構成に応じて、必要な
ワード構成を有するスタティック型ＲＡＭ等が選択され
る。また、ゲートアレイ等の論理集積回路装置において
行われる一連の処理の過程でメモリのワード構成を変更
する必要がある場合、例えば第４図に示されるように、
スタティック型ＲＡＭ等の外部に上位のＸアドレス信号
ＡＸｉ＋１及びＡＸｉ＋２をデコードするデコーダＤＥ
Ｃが設けられる。このデコーダＤＥＣには、上記アドレ
ス信号ＡＸｉ＋１及びＡＸｉ＋２を保持するラッチが含
まれ、このラッチにアドレス信号を取り込むための起動
制御信号σπゴが供給される。The static type RAM and the like mounted on the gate array as described above, including a single unit, have a fixed word configuration. Therefore, a static RAM or the like having a necessary word structure is selected depending on the system configuration. Furthermore, if it is necessary to change the word configuration of the memory during a series of processes performed in a logic integrated circuit device such as a gate array, for example, as shown in FIG.
A decoder DE that decodes upper X address signals AXi+1 and AXi+2 is provided externally to a static type RAM, etc.
C is provided. This decoder DEC includes a latch that holds the address signals AXi+1 and AXi+2, and an activation control signal σπ for taking in the address signal is supplied to this latch.

スタティック型ＲＡＭ等のタイミング発生回路ＴＧには
、各ブロック選択信号ＢＳＩ〜ＢＳ４が確定される時点
で、第２の起動制御信号で百７が供裕され、この起動制
御信号σ百７によってスタティック型ＲＡＭ等の選択動
作が開始される。つまり、このようなゲートアレイ等の
論理集積回路装置では、ブロック選択信号を形成するた
めの起動制御信号（クロック）と、スタティック型ＲＡ
Ｍ等を起動し例えばアドレス信号ＡＸＯ〜ＡＸｉを取り
込むための起動制御信号（クロック）が別途に必要とな
る。Timing generation circuit TG for static type RAM, etc., is supplied with 107 by the second activation control signal at the time when each block selection signal BSI to BS4 is determined, and this activation control signal σ107 The selection operation of RAM etc. is started. In other words, in a logic integrated circuit device such as a gate array, a startup control signal (clock) for forming a block selection signal and a static type RA are used.
A separate activation control signal (clock) is required to activate M, etc. and take in, for example, address signals AXO to AXi.

ゲートアレイ等の論理集積回路装置によって構成される
システムのマシンサイクルが短縮化されメモリサイクル
が高速化されるにともない、これらの起動制御信号間の
スキニーによるアクセスバラツキが顕在化し、結果的に
マシンサイクルの高速化が制限されるという問題が生じ
た。As the machine cycles of systems configured with logic integrated circuit devices such as gate arrays become shorter and memory cycles become faster, access variations due to skinny among these activation control signals become apparent, resulting in shorter machine cycles. A problem arose in that speed-up was limited.

この発明の目的は、そのワード構成をオプショナルに変
更しうるスタティック型ＲＡＭ等の半導体記憶装置を提
供することにある。この発明の他の目的は、マシンサイ
クルの高速化を図ったゲートアレイ等のメモリ内蔵の論
理集積回路装置を提供することにある。An object of the present invention is to provide a semiconductor memory device such as a static RAM whose word structure can be optionally changed. Another object of the present invention is to provide a logic integrated circuit device with built-in memory, such as a gate array, which is capable of increasing the speed of machine cycles.

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。The above and other objects and novel features of this invention include:
It will become clear from the description of this specification and the accompanying drawings.

Ｃ問題点を解決するための手段〕本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。Means for Solving Problem C] A brief overview of typical inventions disclosed in this application is as follows.

すなわち、複数のメモリアレイを有するスタティック型
ＲＡＭ等の半導体記憶装置に、ブロック選択信号及び所
定のアドレス信号を保持する複数のラッチとこれらのラ
ッチの非反転出力信号又は反転出力信号を伝達する複数
のチャネル及びこれらのチャネルを選択的に結合するこ
とによって形成される複数の結線論理回路とを含むアレ
イ選択回路を設けるものである。That is, in a semiconductor storage device such as a static RAM having a plurality of memory arrays, a plurality of latches that hold block selection signals and predetermined address signals and a plurality of latches that transmit non-inverted output signals or inverted output signals of these latches are provided. An array selection circuit is provided that includes channels and a plurality of wired logic circuits formed by selectively coupling these channels.

〔作　　用〕[For production]

上記し°た手段によれば、アレイ選択回路のチャネルを
選択的に結合しまたメモリアレイごとに設けられる入出
力回路と入出力端子との間を選択的に結合することによ
って、スタティック型ＲＡＭの半導体記憶装置のワード
構成をシステム構成に応じて最適化できるとともに、起
動制御信号（クロック）を単一化し、スタティック型Ｒ
ＡＭ等の半導体記憶装置を含むシステムのマシンサイク
ル高速化することができる。According to the above means, by selectively coupling the channels of the array selection circuit and selectively coupling between the input/output circuit provided for each memory array and the input/output terminal, the static RAM In addition to optimizing the word structure of the semiconductor memory device according to the system configuration, the startup control signal (clock) can be unified, and static type R
The machine cycle speed of a system including a semiconductor memory device such as AM can be increased.

（実施例）第１図には、この発明が通用されたスタティック型ＲＡ
Ｍの一実施例のブロック図が示されている。このスタテ
ィック型ＲＡＭは、特に制限されないが、ゲートアレイ
等の論理集積回路装置に内蔵される。この論理集積回路
装置には、第１図に示されるようなスタティック型ＲＡ
Ｍが複数偏設けられ、それぞれ対応するブロック選択信
号ＢＳによって選択的に動作状態とされる。第１図のス
タティック型ＲＡＭの各ブロックを構成する回路素子は
、論理集積回路装置の他のブロックを構成する回路素子
とともに、公知の半導体集積回路の製造技術によって例
えば単結晶シリコンのような１個の半導体基板上に形成
される。(Example) Fig. 1 shows a static type RA to which this invention is applied.
A block diagram of one embodiment of M is shown. Although not particularly limited, this static type RAM is built into a logic integrated circuit device such as a gate array. This logic integrated circuit device has a static type RA as shown in FIG.
A plurality of blocks M are provided, and each block is selectively activated by a corresponding block selection signal BS. The circuit elements constituting each block of the static RAM shown in FIG. is formed on a semiconductor substrate.

この実施例のスタティック型ＲＡＭは、特に制限されな
いが、４組のメモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４
をその基本構成とする。各メモリプレイＭ−ＡＲＹ１〜
Ｍ−ＡＲＹ４は、それぞれ直交して配置されるｍ本のワ
ード線とｎ組の相補データ線を含み、また各相補データ
線を対応する相補共通データ線ＣＤＩ・ＣＤ了〜ＣＤ４
・面τに択一的に接続するためのカラムスイッチを含む
。スタティック型ＲＡＭには、これらのメモリアレイに
対応してロウアドレスデコーダＲＤＣＲ１〜ＲＤＣＲ４
及び入出力回路１０１〜ＩＯ４が設けられ、またこれら
のメモリアレイに共通にカラムアドレスデコーダＣＤＣ
Ｒが設けられる。スタティック型ＲＡＭには、さらに４
個のデータ入出力端子ＤＩＯＩ〜ＤＩ０４とメモリ選択
信号入力端子８１〜Ｓ４が設けられる。メモリ選択信号
入力端子８１〜Ｓ４には、特に制限されないが、ブロッ
ク選択信号ＢＳ又は上位のＸアドレス信号ＡＸｉ＋１〜
ＡＸｉ＋２が選択的に供給される。アレイ選択回路ＡＳ
ＥＬは、これらのブロック選択信号ＢＳ又は上位のＸア
ドレス信号をもとに、メモリアレイＭ−ＡＲＹ　１〜Ｍ
−ＡＲＹ４を選択状態とするためのアレイ選択信号ａ１
〜ａ４を形成する。また、アレイ選択回路ＡＳＥＬは、
後述するように、ブロック選択信号ＢＳ又は上位のＸア
ドレス信号を保持する４ビツトのラッチからなるメモリ
選択信号レジスタＭＲと、このメモリ選択信号レジスタ
ＭＲの各ビットの非反転出力信号又は反転出力信号を伝
達する複数のチャネル及びこれらのチャネルが選択的に
結合されることによって形成される４組の結線論理回路
を含む、この実施例のスタティック型ＲＡＭは、各チャ
ネルと各結＃ＩＡ論理回路との間及び各入出力回路と各
入出力端子との間がオプショナルに結合されることによ
って、選択的にｍ−ｎワード×４ビット、２・ｍ・ｎワ
ード×２ビット又は４・ｍ　’　ｎワード×１ピントの
ワード構成とされる。The static RAM of this embodiment includes four sets of memory arrays M-ARYI to M-ARY4, although there are no particular limitations.
is its basic configuration. Each memory play M-ARY1~
M-ARY4 includes m word lines and n sets of complementary data lines arranged orthogonally, and each complementary data line is connected to a corresponding complementary common data line CDI/CD~CD4.
・Includes a column switch for selectively connecting to the surface τ. The static type RAM has row address decoders RDCR1 to RDCR4 corresponding to these memory arrays.
and input/output circuits 101 to IO4 are provided, and a column address decoder CDC is provided in common to these memory arrays.
R is provided. Static RAM has an additional 4
Data input/output terminals DIOI to DI04 and memory selection signal input terminals 81 to S4 are provided. Although not particularly limited, the memory selection signal input terminals 81 to S4 can receive a block selection signal BS or upper X address signals AXi+1 to
AXi+2 is selectively supplied. Array selection circuit AS
EL selects memory arrays M-ARY 1 to M based on these block selection signals BS or upper X address signals.
-Array selection signal a1 to select ARY4
~ form a4. In addition, the array selection circuit ASEL is
As will be described later, there is a memory selection signal register MR consisting of a 4-bit latch that holds the block selection signal BS or the upper X address signal, and a non-inverted output signal or an inverted output signal of each bit of this memory selection signal register MR. The static RAM of this embodiment includes a plurality of transmission channels and four sets of wired logic circuits formed by selectively coupling these channels. By optionally coupling between each input/output circuit and each input/output terminal, it is possible to selectively write m-n words x 4 bits, 2·m·n words x 2 bits, or 4·m' n words. The word structure is x1 focus.

第１図において、メモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲ
Ｙ４は、それぞれ同図の垂直方向に配置されるｍ本のワ
ード線と、同図の水平方向に配置されるｎ組の相補デー
タ線及びこれらのワード線と相補データ線の交点に格子
状に配置されるｍ×ｎ個のスタティック型メモリセルに
よって構成される。In FIG. 1, memory arrays M-ARYI to M-AR
Y4 includes m word lines arranged in the vertical direction of the figure, n sets of complementary data lines arranged in the horizontal direction of the figure, and a grid pattern at the intersections of these word lines and complementary data lines. It is composed of m×n static type memory cells arranged.

メモリアレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４を構成する各
ワード線は、対応するロウアドレスデコーダＲＤＣＲＩ
〜ＲＤＣＲ４にそれぞれ結合され、Ｘアドレス信号ＡＸ
Ｏ〜ＡＸｉによって指定される１本のワード線が択一的
にハイレベルの選択状態とされる。Each word line configuring memory arrays M-ARY1 to M-ARY4 is connected to a corresponding row address decoder RDCRI.
~RDCR4, respectively, and the X address signal AX
One word line designated by O to AXi is alternatively set to a high level selected state.

ロウアドレスデコーダＲＤＣＲ１〜ＲＤＣＲ４には、Ｘ
アドレスバンファＸＡＤＢからｉ＋１ビットの相補内部
アドレス信号ａｘＱ〜ａｘｉ（ここで、例えば非反転内
部アドレス信号ａｘＯと反転内部アドレス信号ａｘＱを
あわせて相補内部アドレス信号ａｘＱのように表す、以
下同じ）が共通に供給される。また、各ロウアドレスデ
コーダＲＤＣＲ１〜ＲＤＣＲ４には、後述するアレイ選
択回路ＡＳＥＬから対応するアレイ選択信号ａ１〜ａ４
がそれぞれ供給され、後述するタイミング発生回路ＴＧ
からタイミング信号φｃｅが共通に供給される。アレイ
選択信号ａ１〜ａ４は、このスタティック型ＲＡ　Ｍの
ワード構成に応じて、全ピント同時に又は２ビツトずつ
あるいは択一的にそれぞれ選択的にハイレベルとされる
。また、タイミング信号φｃｅは、起動制御信号−百が
ロウレベルとされこのスタティック型ＲＡＭが選択状態
とされるとき０１選択的にハイレベルとされる。Row address decoders RDCR1 to RDCR4 have X
Complementary internal address signals axQ to axi (here, for example, non-inverted internal address signal axO and inverted internal address signal axQ are collectively expressed as complementary internal address signal axQ, the same applies hereinafter) of i+1 bits from address buffer supplied to Further, each row address decoder RDCR1 to RDCR4 receives a corresponding array selection signal a1 to a4 from an array selection circuit ASEL, which will be described later.
are supplied to the timing generation circuit TG, which will be described later.
A timing signal φce is commonly supplied from. The array selection signals a1 to a4 are selectively set to a high level at all pins simultaneously, two bits at a time, or alternatively, depending on the word structure of the static RAM. Further, the timing signal φce is selectively set to a high level at 01 when the activation control signal -10 is set to a low level and this static type RAM is brought into a selected state.

ロウアドレスデコーダＲＤＣＲ１〜ＲＤＣＲ４は、上記
タイミング信号φｃｏと対応するアレイ選択信号ａ１〜
ａ４がともにハイレベルとされるとき、選択的に動作状
態とされる。この動作状態において、ロウアドレスデコ
ーダＲＤＣＲＩ−ＲＤＣＲ４は、ＸアドレスバフファＸ
ＡＤＢから供給される相補内部アドレス信号上ｘＯ〜ａ
ｘｉをデコードし、Ｘアドレス信号ＡＸＯ〜ＡＸｉによ
って指定される１本のワード線をハイレベルの選択状態
とする。Row address decoders RDCR1-RDCR4 receive array selection signals a1-a1-corresponding to the timing signal φco.
When both a4 are set to a high level, it is selectively activated. In this operating state, the row address decoders RDCRI-RDCR4
Complementary internal address signal supplied from ADB xO~a
xi is decoded, and one word line specified by the X address signals AXO to AXi is set to a high level selected state.

ＸアドレスバッファＸＡＤＢには、アドレス入力端子Ａ
ＸＯ〜ＡＸｉを介して、ｌ＋１と、トのＸアドレス信号
ＡＸＯ−ＡＸｉが供給される。また、特に制限されない
が、ＸアドレスバフファＸＡＤＢには、タイミング発生
回路ＴＧからタイミング信号φａｓが供給される。この
タイミング信号φａｓは、起動制御信号σ１がハイレベ
ルからロウレベルに変化される立ち下がりエツジにおい
て一時的にハイレベルとされる。The X address buffer XADB has an address input terminal A.
l+1 and the X address signal AXO-AXi are supplied via XO-AXi. Although not particularly limited, the X address buffer XADB is supplied with a timing signal φas from the timing generation circuit TG. This timing signal φas is temporarily set to a high level at the falling edge when the activation control signal σ1 changes from a high level to a low level.

ＸアドレスバフファＸＡＤＢは、上記タイミング信号φ
ａｓが一時的にハイレベルとされることによって、上記
Ｘアドレス信号ＡＸＯ〜ＡＸｉを取り込み、保持する。The X address buffer XADB receives the timing signal φ
By temporarily setting as to a high level, the X address signals AXO to AXi are taken in and held.

また、Ｘアドレスバッフ７ＸＡＤＨは、これらのＸアド
レス信号ＡＸＯ〜ＡＸｉをもとに、上記相補内部アドレ
ス信号ａｘｏ〜土ｘｉを形成する。相補内部アドレス信
号ａＸＯ〜ａｘｉは、上記ロウアドレスデコーダＲＤＣ
Ｒ１〜ＲＤＣＲ４に共通に供給される。Further, the X address buffer 7XADH forms the complementary internal address signals axo to xi based on these X address signals AXO to AXi. Complementary internal address signals aXO to axi are supplied to the row address decoder RDC.
Commonly supplied to R1 to RDCR4.

アレイ選択回路ＡＳＥＬは、後述するように、メモリ選
択信号入力端子８１〜Ｓ４を介して供給されるブロック
選択信号ＢＳ又は上位２ビツトのＸアドレス信号ＡＸｉ
＋１及びＡＸｉ＋２を保持する４ビツトのメモリ選択信
号レジスタＭＲと、メモリ選択信号レジスタＭＲの各ビ
ットの非反転出力信号又は反転出力信号を伝達する６組
のチャネル及びこれらのチャネルが選択的に結合されて
なる４組の結線論理のノアゲート回路とを含む、アレ４
ＭＡ択回１ＡＳＥＬのメモリ選択信号レジスタＭＲには
、タイミング発生回路ＴＧから上記タイミング信号φｃ
ｍ及びφａｓが供給される。The array selection circuit ASEL receives the block selection signal BS or the upper 2 bits of the X address signal AXi supplied via the memory selection signal input terminals 81 to S4, as will be described later.
+1 and AXi+2, 6 sets of channels for transmitting non-inverted output signals or inverted output signals of each bit of the memory selection signal register MR, and these channels are selectively coupled. Array 4 includes four sets of wired logic NOR gate circuits.
The memory selection signal register MR of MA selection time 1ASEL receives the timing signal φc from the timing generation circuit TG.
m and φas are supplied.

アレイ選択回路ＡＳＥＬは、上記タイミング信号φａＳ
が一時的にハイレベルとされることによって、メモリ選
択信号入力端子３１−３４を介して供給されるブロック
選択信号ＢＳ又は上記Ｘアドレス信号ＡＸｉ＋１．ＡＸ
ｉ＋２をメモリ選択信号レジスタＭＲに取り込む、これ
らのブロック選択信号ＢＳ及びＸアドレス信号ＡＸｉ＋
１．ＡＸｉ＋２は、上記タイミング信号φｃｅがハイレ
ベルとされる期間、メモリ選択信号レジスタＭＲに保持
される。The array selection circuit ASEL receives the timing signal φaS.
are temporarily set to high level, the block selection signal BS supplied via the memory selection signal input terminals 31-34 or the X address signal AXi+1. AX
These block selection signal BS and X address signal AXi+ take i+2 into memory selection signal register MR.
1. AXi+2 is held in the memory selection signal register MR during the period when the timing signal φce is at high level.

メモリ選択信号レジスタＭＲに保持されるブロック選択
信号ＢＳ及びＸアドレス信号ＡＸｉ＋１．ＡＸｉ÷２は
、アレイ選択回路ＡＳＥＬの４組のノアゲート回路によ
ってデコードされ、アレイ選択信号ａ１〜ａ４がスタテ
ィック型ＲＡＭのワード構成に応じた所定の組み合わせ
で選択的にハイレベルとされる。これらのアレイ選択信
号ａｌＮａ４は、対応する上記ロウアドレスデコーダＲ
ＤＣＲ１〜ＲＤＣＲ４にそれぞれ供給されるとともに、
対応する入出力回路１０１〜１０４にそれぞれ供給され
る。The block selection signal BS and the X address signal AXi+1. which are held in the memory selection signal register MR. AXi÷2 is decoded by four sets of NOR gate circuits of the array selection circuit ASEL, and array selection signals a1 to a4 are selectively set to high level in a predetermined combination according to the word configuration of the static RAM. These array selection signals alNa4 are applied to the corresponding row address decoder R.
are supplied to DCR1 to RDCR4, respectively, and
The signals are supplied to corresponding input/output circuits 101 to 104, respectively.

アレイ選択回路ＡＳＥＬの具体的な回路構成と動作につ
いては、後で詳細に説明する。The specific circuit configuration and operation of the array selection circuit ASEL will be described in detail later.

一方、メモリアレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４を構成
する各相補データ線は、図示されないカラムスイッチＣ
３ＷＩ〜Ｃ３Ｗ４の対応するスイッチＭＯＳ　Ｆ　ＥＴ
にそれぞれ結合される。これらのスイッチＭＯ５ＦＥＴ
には、カラムアドレスデコーダＣＤＣＲから対応するデ
ータ線選択信号ＹＯ〜Ｙｎがそれぞれ共通に供給される
。これにより、カラムスイッチｃｓｗｔ〜Ｃ３Ｗ４は、
対応するデータ線選択信号ＹＯ〜Ｙｎが択一的に７１イ
レベルとされるとき、対応する相補データ線を相補共通
データ線ＣＤｌ−σ百１〜ＣＤ４・て下１に択一的に接
続する。On the other hand, each complementary data line configuring memory arrays M-ARY1 to M-ARY4 is connected to a column switch C (not shown).
3WI~C3W4 corresponding switch MOS FET
are respectively combined. These switches MO5FET
are commonly supplied with corresponding data line selection signals YO to Yn from a column address decoder CDCR. As a result, column switches cswt to C3W4 are
When the corresponding data line selection signal YO to Yn is alternatively set to level 71, the corresponding complementary data line is alternatively connected to the complementary common data line CDl-σ1 to CD4.

カラムアドレスデコーダＣＤＣＨには、タイミング発生
回路ＴＧから上述のタイミング信号φｃｅが供給される
。カラムアドレスデコーダＣＤＣＲは、タイミング信号
φＣＯがハイレベルとされることによって選択的に動作
状態とされる。この動作状態において、カラムアドレス
デコーダＣＤＣＲは、ＹアドレスバフファＹＡＤＢから
供給される相補内部アドレス信号１ｙＯ〜ａｙｊをデコ
ードし、Ｙアドレス信号ＡＹＯ〜ＡＹｊによって指定さ
れる相補データ線に対応するデータ線選択信号ＹＯ〜Ｙ
ｎｔｒ択一的にハイレベルとする。The above-mentioned timing signal φce is supplied to the column address decoder CDCH from the timing generation circuit TG. Column address decoder CDCR is selectively activated by setting timing signal φCO to high level. In this operating state, the column address decoder CDCR decodes the complementary internal address signals 1yO to ayj supplied from the Y address buffer YADB, and selects the data line corresponding to the complementary data line specified by the Y address signals AYO to AYj. Signal YO~Y
ntr is alternatively set to high level.

ＹアドレスバッファＹＡＤＢには、アドレス入力端子Ａ
ＹＯ〜ＡＹｊを介して、Ｙアドレス信号ＡＹＯ〜ＡＹｊ
が供給される。また、ＹアドレスバッファＹＡＤＢには
、タイミング発生回路ＴＧから上述のタイミング信号φ
ａｓが供給される。The Y address buffer YADB has an address input terminal A.
Y address signals AYO to AYj via YO to AYj
is supplied. Further, the Y address buffer YADB receives the above-mentioned timing signal φ from the timing generation circuit TG.
as is supplied.

ＹアドレスバフファＹＡＤＢは、タイミング信号φａＳ
が一時的にハイレベルとされることによって、Ｙアドレ
ス信号ＡＹＯ〜ＡＹｊを取り込み、保持する。また、こ
れらのＹアドレス信号ＡＹＯ〜ＡＹｊをもとに、上記相
補内部アドレス信号！ｙＯ〜土ｙｊを形成し、上記カラ
ムアドレスデコーダＣＤＣＨに供給する。The Y address buffer YADB receives the timing signal φaS.
is temporarily set to a high level, thereby taking in and holding the Y address signals AYO to AYj. Also, based on these Y address signals AYO to AYj, the complementary internal address signal ! yO to yj are formed and supplied to the column address decoder CDCH.

相補共通データ線ＣＤＩ・ＣＤ１〜ＣＤ４・Ｃ下１には
、それぞれ対応する入出力回路１０１〜【０４が結合さ
れる。これらの入出力回路ＩＯ１〜１０４は、それぞれ
対応して設けられるデータ人カバ７フア及びデータ出力
バッファを含む。Corresponding input/output circuits 101 to 04 are coupled to the complementary common data lines CDI.CD1 to CD4.C lower 1, respectively. These input/output circuits IO1-104 each include a corresponding data cover 7 and data output buffer.

入出力回路１０１〜ＩＯ４の各データ入カバソファには
、タイミング発生回路ＴＧからタイミング信号φｗｅが
共通に供給される。このタイミング信号φ１１８は、ス
タティック型ＲＡＭが書き込み動作モードで選択状態と
され、ワード線の選択動作が終了する時点で、一時的に
ハイレベルとされる。A timing signal φwe is commonly supplied from the timing generation circuit TG to each data input cover sofa of the input/output circuits 101 to IO4. This timing signal φ118 is temporarily set to a high level when the static RAM is put into a selected state in the write operation mode and the word line selection operation is completed.

一方、入出力回路！０１〜ｉ０４の各データ出力バッフ
ァには、タイミング発生回路ＴＧからタイミング価号φ
ｏｅが共通に供給される。このタイミング信号φｏｅは
、スタティック型ＲＡＭが読み出し動作モードで選択状
態とされ、ワード線の選択動作が終了し選択されたメモ
リセルから出力される読み出しデータが確立される時点
で、一時的にハイレベルとされる。また、入出力回路１
０１〜Ｉ０４の各データ入カバソファ及びデータ出カバ
７フアには、上記アレイ選択回路ＡＳＥＬから対応する
アレイ選択信号ａ１〜ａ４がそれぞれ供給される。On the other hand, the input/output circuit! Each data output buffer from 01 to i04 receives a timing value φ from the timing generation circuit TG.
oe is commonly supplied. This timing signal φoe is temporarily set to a high level when the static RAM is selected in the read operation mode, the word line selection operation is completed, and the read data output from the selected memory cell is established. It is said that In addition, input/output circuit 1
Corresponding array selection signals a1 to a4 are supplied from the array selection circuit ASEL to each of the data input and output covers 01 to 104, respectively.

入出力回路１０１〜ＩＯ４の各データ入カバソファの出
力端子は、対応する上記相補共通データｕＡＣＤｌ−Ｃ
Ｄ１〜ＣＤ４・ＣＤ４にそれぞれ結合される。また、各
データ人カバソファの入力端子は、スタティック型ＲＡ
Ｍのワード構成に従って、入出力端子ＤＩＯＩ〜ＤＩ０
４に所定の組み合わせをもってそれぞれ結合される。入
出力回路１０１〜ＩＯ４の各データ出力バッファの入力
端子は、対応する上記相補共通データ線ＣＤＩ・τＤ１
〜ＣＤ４・ＣＤ４にそれぞれ結合される。また、各デー
タ出力バッファの出力端子は、スタティック型ＲＡＭの
ワード構成に従って、入出力端子ＤＩＯＩ〜ＤＩ０４に
所定の組み合わせをもってそれぞれ結合される。つまり
、特に制限されないが、スタティック型ＲＡＭがｍ　−
ｎワード×４ビットのワード構成とされるとき、第１図
に実線で示されるように、各データ人カバソファの入力
端子及び各データ出力バッファの出力端子は、対応する
入出力端子ＤＩＯＩ−ＤＩ０４にそれぞれ結合される。The output terminal of each data input cover sofa of the input/output circuits 101 to IO4 is connected to the corresponding complementary common data uACDl-C.
It is bound to D1 to CD4 and CD4, respectively. In addition, the input terminal of each data person cover sofa is a static type RA.
According to the word configuration of M, input/output terminals DIOI to DI0
4 in a predetermined combination. The input terminal of each data output buffer of the input/output circuits 101 to IO4 is connected to the corresponding complementary common data line CDI/τD1.
-Bound to CD4 and CD4, respectively. Further, the output terminals of each data output buffer are coupled to the input/output terminals DIOI to DI04 in a predetermined combination according to the word structure of the static RAM. In other words, although not particularly limited, if the static RAM is m −
When the word structure is n words x 4 bits, as shown by the solid line in FIG. Each is combined.

このとき、アレイ選択信号ａ１〜ａ４は一斉にハイレベ
ルとされ、入出力回路１０１〜１０４のデータ人カバソ
ファ又はデータ出力バッファは一斉に動作状態とされる
。スタテイ、り型ＲＡＭが２・ｍ　−ｎワード×２ピン
トのワード構成とされるとき、第１図に点線で示される
ように、入出力回路Ｉ０１及びＩＯ２のデータ人カバソ
ファの入力端子とデータ出力バッファの出力端子が、入
出力端子１）１０１に共通に結合され、入出力回路１０
３及び１０４のデータ人カバソファの入力端子とデータ
出力バッファの出力端子が入出力端子ＤＩＯ３に共通に
結合される。このとき、アレイ選択信号ａ１とａ２又は
ａ３とａ４がそれぞれ同時にハイレベルとされ、入出力
回路１０１とＩＯ２又は１０３とｒ０４のデータ人カバ
ソファ又はデータ出力バッファはそれぞれ同時に選択的
に動作状態とされる。また、スタティック型ＲＡＭが４
・ｍ　’　ｎワード×１ビットのワード構成とされると
き、入出力回路１０１〜１０４のデータ入力バッファの
入力端子及びデータ出力バッファの出力端子がすべて入
出力端子ＤＩＯＩに共通に結合される。このとき、アレ
イ選択信号ａ１〜ａ４は択一的にハイレベルとされ、入
出力回路ＩＯ１〜１０４のデータ入カバソファ又はデー
タ出力バッファは択一的に動作状態とされる。At this time, the array selection signals a1 to a4 are all set to high level, and the data cover sofas or data output buffers of the input/output circuits 101 to 104 are all set to the operating state. When the state-type RAM has a word configuration of 2.m-n words x 2 pins, as shown by dotted lines in FIG. The output terminals of the buffers are commonly coupled to the input/output terminal 1) 101, and the input/output circuit 10
The input terminals of the data buffer sofas 3 and 104 and the output terminal of the data output buffer are commonly coupled to the input/output terminal DIO3. At this time, the array selection signals a1 and a2 or a3 and a4 are respectively set to high level at the same time, and the data buffers or data output buffers of the input/output circuits 101 and IO2 or 103 and r04 are selectively activated at the same time. . In addition, there are 4 static RAMs.
-m' When the word configuration is n words x 1 bit, the input terminals of the data input buffers and the output terminals of the data output buffers of the input/output circuits 101 to 104 are all commonly coupled to the input/output terminal DIOI. At this time, the array selection signals a1 to a4 are alternatively set to a high level, and the data input buffers or data output buffers of the input/output circuits IO1 to IO104 are alternatively set to the operating state.

入出力回路１０１〜１０４の各データ人カバソファは、
スタティック型ＲＡＭの書き込み動作モードにおいて、
上記タイミング信号φｗｅ及び対応する上記アレイ選択
信号ａ１〜ａ４がともにハイレベルとされることによっ
て選択的に動作状態とされる。この動作状態において、
各データ入カバソファは、対応する入出力端子ＤＩＯＩ
〜ＤＩＯ４を介して供給される書き込みデータを取り込
み、相補書き込み信号を形成する。これらの書き込み信
号は、対応する相補共通データ線ＣＤＩ・ＣＤ１〜ＣＤ
４・ＣＤ４を介して、選択されたメモリセルにそれぞれ
供給される。タイミング信号φｗｅ又は対応するアレイ
選択信号ａ１〜ａ４がロウレベルとされるとき、各デー
タ入カバソファの出力はハイインピーダンス状態とされ
る。Each data person cover sofa of the input/output circuits 101 to 104 is
In the static RAM write operation mode,
The timing signal φwe and the corresponding array selection signals a1 to a4 are both set to a high level, thereby selectively being brought into an operating state. In this operating state,
Each data input cover sofa has a corresponding input/output terminal DIOI
- Take in the write data supplied via DIO4 and form a complementary write signal. These write signals are transmitted to the corresponding complementary common data lines CDI/CD1 to CD.
4. The signal is supplied to each selected memory cell via CD4. When the timing signal φwe or the corresponding array selection signals a1 to a4 are set to a low level, the output of each data input buffer sofa is set to a high impedance state.

入出力回路１０１〜ＩＯ４の各データ出力バンファは、
スタティック型ＲＡＭの読み出し動作モードにおいて、
上記タイミング信号φｏｅ及び対応する上記アレイ選択
信号ａｌ−ａ４がともにハイレベルとされることによっ
て選択的に動作状態とされる。この動作状態において、
各データ出カバソファは、選択されたメモリセルから対
応する相補共通データ線ＣＤＩ・ＣＤＩ〜ＣＤ４・ＣＤ
４を介して出力される読み出し信号をさらに増幅し、対
応する入出力端子ＤＩＯＩ−ＤＩＯ４を介して送出する
。タイミング信号φｏｅ又は対応するアレイ選択信号ａ
ｌ−ａ４がロウレベルとされるとき、各データ出カバソ
ファの出力はハイインピーダンス状態とされる。Each data output bumper of input/output circuits 101 to IO4 is
In the static RAM read operation mode,
The timing signal φoe and the corresponding array selection signal al-a4 are both brought to a high level, thereby selectively being brought into operation. In this operating state,
Each data output buffer connects a selected memory cell to a corresponding complementary common data line CDI/CDI to CD4/CD.
The readout signal outputted through 4 is further amplified and sent out through the corresponding input/output terminals DIOI-DIO4. Timing signal φoe or corresponding array selection signal a
When l-a4 is set to low level, the output of each data output cover sofa is set to a high impedance state.

タイミング発生回路ＴＧは、論理集積回路装置内の図示
されない制御回路からメモリ制御信号として供給される
起動制御信号τ百、ライトイネーブル信号ＷＥ及び出カ
イネーブル信号韮をもとに、上記各種のタイミング信号
を形成し、スタティック型ＲＡＭ内の各回路に供給する
。The timing generation circuit TG generates the various timing signals described above based on the startup control signal τ, write enable signal WE, and output enable signal τ supplied as memory control signals from a control circuit (not shown) in the logic integrated circuit device. is formed and supplied to each circuit in the static RAM.

第２図及び第３図には、第１図のスタティック型ＲＡＭ
のアレイ選択回路ＡＳＥＬの第１及び第２の実施例の回
路図が示されている。これらの実施例のアレイ選択回路
ＡＳＥＬは、特に制限されないが、メモリ選択信号入力
端子５ｔ−５４を介して供給されるブロック選択信号Ｂ
Ｓ又は上位２ピントのＸアドレス信号ＡＸｉ＋１及びＡ
Ｘ＋＋２を保持する４ビツトのメモリ選択信号レジスタ
ＭＲと、メモリ選択信号レジスタＭＲの各ビットの非反
転出力信号又は反転出力信号を伝達する６本のチャネル
ｓｌ、ｓｌ、ｓ２．ｓ２．ａ３及びＳ４と、上記チャネ
ルをスタティック型ＲＡＭのワード構成に応じてオプシ
ョナルに結合することによって形成される４組の結線論
理ノアゲート回路Ｎ０ＧＩ〜Ｎ０Ｇ４を含む。Figures 2 and 3 show the static type RAM shown in Figure 1.
Circuit diagrams of first and second embodiments of the array selection circuit ASEL are shown. The array selection circuit ASEL in these embodiments receives the block selection signal B supplied via the memory selection signal input terminal 5t-54, although it is not particularly limited.
S or upper 2 pin X address signals AXi+1 and A
A 4-bit memory selection signal register MR holding X++2, and 6 channels sl, sl, s2 . s2. a3 and S4, and four sets of wired logic NOR gate circuits N0GI to N0G4 formed by optionally coupling the above channels according to the word configuration of the static RAM.

第２図及び第３図において、メモリ選択信号レジスタＭ
Ｒの各ビットはそれぞれ一つの非反転出力端子及び反転
出力端子を持ちまた結線論理ノアゲート回路Ｎ００１〜
Ｎ０Ｇ４は通常のノアゲート回路であるかのように記載
されているが、実際には、メモリ選択信号レジスタＭＲ
の各ビットは複数のオーブンエミッタを持つ出力トラン
ジスタを有し、ノアゲート回路Ｎ０Ｇ１〜Ｎ０Ｇ４はそ
れぞれ一つのインバータ回路にすぎない、また、これら
のインバータ回路の入力端子と回路の負の電源電圧−Ｖ
ｅｅとの間には、図示されないプルダウン抵抗が設けら
れる。それぞれの論理条件に対応して、複数の出力トラ
ンジスタのエミッタを、対応するチャネルを介して対応
するインバータ回路の入力端子に直接接続することによ
って、ノアゲート回路Ｎ００１〜Ｎ０Ｇ４が等価的に形
成される。さらに、第２図において、ノアゲート回路Ｎ
０ＧＩ〜Ｎ０Ｇ４の不必要な入力端子は実存するもので
はないが、対応しやすくするため、等価的にプルダウン
抵抗Ｒ１を介して回路の負の電源電圧−Ｖｅｅに結合さ
れるものとする。In FIGS. 2 and 3, memory selection signal register M
Each bit of R has one non-inverting output terminal and one inverting output terminal, and also has a connected logic NOR gate circuit N001~
Although N0G4 is described as a normal NOR gate circuit, it is actually a memory selection signal register MR.
Each bit of has an output transistor with multiple oven emitters, and each of the NOR gate circuits N0G1 to N0G4 is just one inverter circuit, and the input terminals of these inverter circuits and the negative power supply voltage of the circuit -V
A pull-down resistor (not shown) is provided between ee and ee. NOR gate circuits N001 to N0G4 are equivalently formed by directly connecting the emitters of a plurality of output transistors to the input terminals of corresponding inverter circuits via corresponding channels in accordance with each logic condition. Furthermore, in FIG. 2, the NOR gate circuit N
Although unnecessary input terminals 0GI to N0G4 do not exist, in order to facilitate handling, it is assumed that they are equivalently coupled to the negative power supply voltage -Vee of the circuit via the pull-down resistor R1.

第２図には、この実施例のスタティック型ＲＡＭがｍ　
”　ｎワード×４ピントのワード構成とされる場合のア
レイ選択回路ＡＳＥＬの接続状態が、例示的に示されて
いる。また、第３図には、この実施例のスタティック型
ＲＡＭが４・ｍ　−ｎワード×１ビットのワード構成と
される場合のアレイ選択回路ＡＳＥＬの接続状態が、例
示的に示されている。In FIG. 2, the static type RAM of this embodiment is m
” The connection state of the array selection circuit ASEL in the case of a word configuration of n words x 4 pins is exemplarily shown.Furthermore, in FIG. The connection state of the array selection circuit ASEL in the case of a word configuration of -n words×1 bit is exemplarily shown.

第２図において、メモリ選択信号レジスタＭＲは４ピン
トのラッチによって構成される。メモリ選択信号レジス
タＭＲの各ビットの入力端子には、特に制限されないが
、メモリ選択信号入力端子８１〜Ｓ４を介してブロック
選択信号ＢＳが共通に供給される。ブロック選択信号Ｂ
Ｓは、このスタティック型ＲＡＭが含まれるメモリブロ
ックが指定されるとき、選択的にハイレベルとされる。In FIG. 2, the memory selection signal register MR is constituted by a 4-pin latch. Although not particularly limited, a block selection signal BS is commonly supplied to the input terminals of each bit of the memory selection signal register MR via memory selection signal input terminals 81 to S4. Block selection signal B
S is selectively set to high level when a memory block containing this static type RAM is specified.

ブロック選択信号ＢＳは、各メモリアレイＭ−ＡＲＹｌ
−Ｍ−ＡＲＹ４に対応して個別に設け、それぞれ選択的
に供給するようにしてもよい、第２図の実施例において
、入出力回路ＩＯ１〜１０４のデータ入カバソファの入
力端子及びデータ出力バッファの出力端子は、対応する
入出力端子ＤＩ０１〜ＤＩＯ４にそれぞれ結合される。The block selection signal BS is applied to each memory array M-ARYl.
In the embodiment of FIG. 2, the input terminals of the data input cover sofa and the data output buffer of the input/output circuits IO1 to IO104 may be provided separately corresponding to M-ARY4 and selectively supplied to each of them. The output terminals are coupled to corresponding input/output terminals DI01 to DIO4, respectively.

メモリ選択信号レジスタＭＲのトリガ入力端子には、タ
イミング発生回路ＴＧからタイミング信号φａｓが供給
される。前述のように、このタイミング信号φａｓは、
起動制御信号ＣＥがハイレベルからロウレベルに変化さ
れスタティック型ＲＡＭが選択状態とされる当初の時点
で一時的にハイレベルとされる。さらに、メモリ選択信
号レジスタＭＲのリセット入力端子には、タイミング発
生回路ＴＧからタイミング信号φｃｅが供給される。こ
のタイミング信号φｃｏは、上記タイミング信号φａｓ
とともにハイレベルとされ、起動制御信号ＧＥがロウレ
ベルとされる間ハイレベルとされる。A timing signal φas is supplied from a timing generation circuit TG to a trigger input terminal of the memory selection signal register MR. As mentioned above, this timing signal φas is
The activation control signal CE is changed from a high level to a low level and is temporarily set to a high level at the initial time point when the static RAM is placed in a selected state. Further, a timing signal φce is supplied from a timing generation circuit TG to a reset input terminal of the memory selection signal register MR. This timing signal φco is the timing signal φas
It is set to high level at the same time, and set to high level while activation control signal GE is set to low level.

メモリ選択信号レジスタＭＲは、タイミング信号φｃｅ
がハイレベルとされさらにタイミング信号φａｓが一時
的にハイレベルとされることによりて、ブロック選択信
号ＢＳのレベルを取り込む、タイミング信号φｃｅがロ
ウレベルとされるとき、メモリ選択信号レジスタＭＲは
、ブロック選択信号ＢＳのレベルに関係なく一斉にリセ
ット状態とされる。つまり、メモリ選択信号レジスタＭ
Ｒの各ビットは、スタティック型ＲＡＭが非選択状態と
されタイミング信号φｃｅがロウレベルとされる間、強
制的にリセット状態とされる。また、スタティック型Ｒ
ＡＭが選択状態とされタイミング信号φＣＯがハイレベ
ルとされることでリセット状態を解かれ、さらにタイミ
ング信号φａｓが一時的にハイレベルとされることによ
ってブロック選択信号ＢＳに従ってセット又はリセット
される。第２図の実施例ではメモリ選択信号入力端子３
１−３４はすべて共通接続される。このため、メモリ選
択信号レジスタＭＲの各ビットは、タイミング信号φｃ
ｅ及びφａｓがともにハイレベルとされるとき、ブロッ
ク選択信号ＢＳがハイレベルであると一斉にセット状態
とされ、ブロック選択信号ＢＳがロウレベルであるとリ
セット状態のままとされる。一旦セント状態とされたメ
モリ選択信号レジスタＭＲの各ピントは、タイミング信
号φｃｅがロウレベルとされるまでその状態を保持する
。Memory selection signal register MR receives timing signal φce
When the timing signal φce is set to a high level and the timing signal φas is temporarily set to a high level, the level of the block selection signal BS is taken in. When the timing signal φce is set to a low level, the memory selection signal register MR selects a block. They are all set to a reset state regardless of the level of the signal BS. In other words, memory selection signal register M
Each bit of R is forced into a reset state while the static RAM is in a non-selected state and the timing signal φce is at a low level. Also, static type R
AM is brought into a selected state and the timing signal φCO is set to a high level, thereby releasing the reset state, and further, the timing signal φas is temporarily set to a high level, whereby it is set or reset according to the block selection signal BS. In the embodiment shown in FIG. 2, the memory selection signal input terminal 3
1-34 are all commonly connected. Therefore, each bit of the memory selection signal register MR is controlled by the timing signal φc
When both e and φas are at high level, they are all set in the set state if the block selection signal BS is at the high level, and remain in the reset state if the block selection signal BS is at the low level. Each pin of the memory selection signal register MR once set to the sent state maintains that state until the timing signal φce is set to the low level.

メモリ選択信号レジスタＭＲの各ビットの鼻反転出力信
号及び反転出力信号は、対応するチャネルｓＬ　　□、
ｓ２．□＋ｓ３及びマτを介して伝達される。特に制限
されないが、メモリ選択信号レジスタＭＲの各ビットの
出力トランジスタは、チャネルの各ノードに対応して複
数のオーブンエミッタを持ち、そのコレクタは回路の接
地電位（ハイレベル）に結合される。また、各チャネル
ｓ　ｌ　、ｓ　１　＋　　ｓ　２　＊　　ｓ　’ｌ　＊
　　ｓ　３及びＳ４は、メモリ選択信号レジスタＭＲの
対応するピントの出力トランジスタのエミッタ数に応じ
てそれぞれ複数チャネル設けられる。チャネルｓｌ、ｓ
ｌ、ｓ２、ｓ２．ｓ３及びｓ４のレベルは、メモリ選択
信号レジスタＭＲの対応するビットがセント状態とされ
ることによって回路の接地電位のようなハイレベルとさ
れ、またメモリ選択信号レジスタＭＲの対応するビット
がリセット状態とされることによって回路の負の電源電
圧−ｖｅｅのようなロウレベルとされる。これらのチャ
ネルは、スタティック型ＲＡＭのワード構成に応じた組
み合わせで選択的に結合され、結線論理ノアゲート回路
Ｎ００１〜Ｎ０Ｇ４が等価的に形成される。The nose inversion output signal and the inversion output signal of each bit of the memory selection signal register MR are output from the corresponding channel sL □,
s2. It is transmitted via □+s3 and ma τ. Although not particularly limited, the output transistor of each bit of the memory selection signal register MR has a plurality of oven emitters corresponding to each node of the channel, and its collector is coupled to the ground potential (high level) of the circuit. Also, each channel s l , s 1 + s 2 * s 'l *
A plurality of channels of s3 and S4 are respectively provided according to the number of emitters of the output transistor of the corresponding focus of the memory selection signal register MR. channel sl,s
l, s2, s2. The levels of s3 and s4 are set to a high level similar to the ground potential of the circuit when the corresponding bit of the memory selection signal register MR is set to the sent state, and the corresponding bit of the memory selection signal register MR is set to the reset state. As a result, the negative power supply voltage -vee of the circuit is set to a low level. These channels are selectively coupled in combinations according to the word configuration of the static RAM to equivalently form wired logic NOR gate circuits N001 to N0G4.

すなわち、第２図の実施例において、ノアゲート回路Ｎ
０Ｇ１の第１の入力端子は、メモリ選択信号レジスタＭ
Ｒの第１ビツトの反転出力信号に対応するチャネル７１
に結合される。このノアゲート回路Ｎ０Ｇ１の他の入力
端子は、等価的に回路の負の電源電圧−Ｖｅｅに結合さ
れる。同様に、ノアゲート回路Ｎ０Ｇ２〜Ｎ０Ｇ４の第
１の入力端子は、メモリ選択信号レジスタＭＲの第２〜
第４ピツトの反転出力信号に対応するチャネル５２〜Ｓ
４にそれぞれ結合される。また、ノアゲート回路Ｎ０Ｇ
２〜Ｎ０Ｇ４の他の入力端子は、等価的に回路の負の電
源電圧−Ｖｅｅに結合される。各ノアゲート回路Ｎ０Ｇ
１〜Ｎ０Ｇ４の出力信号は、それぞれ上述のアレイ選択
信号ａ１〜ａ４とされる。That is, in the embodiment of FIG. 2, the NOR gate circuit N
The first input terminal of 0G1 is the memory selection signal register M
Channel 71 corresponding to the inverted output signal of the first bit of R
is combined with The other input terminal of this NOR gate circuit N0G1 is equivalently coupled to the negative power supply voltage -Vee of the circuit. Similarly, the first input terminals of the NOR gate circuits N0G2 to N0G4 are connected to the second to second input terminals of the memory selection signal register MR.
Channels 52 to S corresponding to the inverted output signal of the fourth pit
4 respectively. Also, the NOR gate circuit N0G
The other input terminals of 2 to N0G4 are equivalently coupled to the negative power supply voltage -Vee of the circuit. Each NOR gate circuit N0G
The output signals of 1 to N0G4 are the above-mentioned array selection signals a1 to a4, respectively.

これにより、ノアゲート回路Ｎ０ＧＩ〜Ｎ０Ｇ４の出力
信号すなわちアレイ選択信号ａ１〜ａ４は、メモリ選択
信号レジスタＭＲの対応するビットの反転出力信号がロ
ウレベルとされるとき、すなわちスタティック型ＲＡＭ
が選択状態とされ同時に対応するメモリ選択信号入力端
子Ｓ１〜Ｓ４からハイレベルのブロック選択信号ＢＳが
供給されるとき、選択的にハイレベルとされる。前述の
ように、第２図の実施例ではメモリ選択信号入力端子３
１−３４はすべて共通接続されるため、アレイ選択信号
ａ１ｍａ４はブロック選択信号ＢＳがスタティック型Ｒ
ＡＭが選択状態とされることによって一斉にハイレベル
とされる。As a result, the output signals of the NOR gate circuits N0GI to N0G4, that is, the array selection signals a1 to a4, are set to the static type RAM when the inverted output signal of the corresponding bit of the memory selection signal register MR is set to low level.
is selectively set to a high level when a high level block selection signal BS is simultaneously supplied from the corresponding memory selection signal input terminals S1 to S4. As mentioned above, in the embodiment shown in FIG.
1-34 are all connected in common, so the array selection signal a1ma4 is connected to the block selection signal BS of the static type R.
When AM is brought into the selected state, it is set to high level all at once.

アレイ選択信号ａ１〜ａ４が一斉にハイレベルとされる
ことで、このスタティック型ＲＡＭのメモリアレイＭ−
ＡＲＹ１〜Ｍ−ＡＲＹ４に対応するロウアドレスデコー
ダＲＤＣＲｌ〜ＲＤＣＲ４及び入出力回路１０１−１０
４は一斉に動作状態とされる。各メモリアレイＭ−ＡＲ
Ｙ１〜Ｍ−ＡＲＹ４では、それぞれＸアドレス信号ＡＸ
Ｏ〜ＡＸｉ及びＹアドレス信号ＡＹＯ〜ＡＹｊに対応す
る１個のメモリセルが選択状態とされる。これらのメモ
リセルには、入出力端子ＤＩＯＩ−ＤＩＯ４を介して、
４ビツトの記憶データが同時に入出力される。つまり、
この実施例において、スタティック型ＲＡＭは、ｍ−ｎ
ワード×４ビットのワード構成とされる。By setting the array selection signals a1 to a4 to high level all at once, the memory array M-
Row address decoders RDCRl to RDCR4 and input/output circuit 101-10 corresponding to ARY1 to M-ARY4
4 are put into operation state all at once. Each memory array M-AR
For Y1 to M-ARY4, each X address signal AX
One memory cell corresponding to O to AXi and Y address signals AYO to AYj is placed in a selected state. These memory cells are connected via input/output terminals DIOI-DIO4.
4-bit storage data is input and output simultaneously. In other words,
In this embodiment, the static RAM is m−n
The word structure is word x 4 bits.

次に、第３図の実施例の場合、メモリ選択信号入力端子
Ｓ１及びＳ２には、上位２ビツトのＸアドレス信号ＡＸ
ｉ＋１及びＡＸｉ＋２がそれぞれ供給される。また、メ
モリ選択信号入力端子Ｓ４には、上記ブロック選択信号
ＢＳが供給される。メモリ選択信号入力端子Ｓ３は、ビ
ット・ケアとされる。Next, in the case of the embodiment shown in FIG. 3, the upper 2 bits of the X address signal AX
i+1 and AXi+2 are respectively supplied. Further, the block selection signal BS is supplied to the memory selection signal input terminal S4. The memory selection signal input terminal S3 is set to bit care.

このとき、入出力回路１０１−１０４のデータ人カバソ
ファの入力端子及びデータ出力バッファの出力端子は、
オプシヨナルに形成される接続経路を介して、すべて入
出力端子ＤＩＯＩに共通結合される。At this time, the input terminal of the data person cover sofa and the output terminal of the data output buffer of the input/output circuits 101-104 are as follows.
All are commonly coupled to the input/output terminal DIOI via an optionally formed connection path.

ノアゲート回路Ｎ０Ｇ１の第１の入力端子は、メモリ選
択信号レジスタＭＲの第１ビツトの非反転出力信号に対
応するチャネル３１に結合され、その第２の入力端子は
、メモリ選択信号レジスタＭＲの第２ビツトの非反転出
力信号に対応するチャネルｓ２に結合される。同様に、
ノアゲート回路Ｎ０Ｇ２の第１の入力端子は、メモリ選
択信号レジスタＭＲの第１ビツトの反転出力信号に対応
するチャネル１］°に結合され、第２の入力端子は、メ
モリ選択信号レジスタＭＲの第２ビツトの非反転出力信
号に対応するチャネルｓ２に結合される。A first input terminal of NOR gate circuit N0G1 is coupled to channel 31 corresponding to the non-inverted output signal of the first bit of memory selection signal register MR, and a second input terminal thereof is coupled to channel 31 corresponding to the non-inverted output signal of the first bit of memory selection signal register MR. It is coupled to channel s2 corresponding to the bit non-inverted output signal. Similarly,
A first input terminal of the NOR gate circuit N0G2 is coupled to channel 1]° corresponding to the inverted output signal of the first bit of the memory selection signal register MR, and a second input terminal is coupled to the second input terminal of the memory selection signal register MR. It is coupled to channel s2 corresponding to the bit non-inverted output signal.

また、ノアゲート回路Ｎ０Ｇ３の第１の入力端子は、メ
モリ選択信号レジスタＭＲの第１ビツトの非反転出力信
号に対応するチャネル３１に結合され、その第２の入力
端子は、メモリ選択信号レジスタＭＲの第２ビツトの反
転出力信号に対応するチャネルｓ２に結合される。さら
に、ノアゲート回路Ｎ０Ｇ４の第１の入力端子は、メモ
リ選択信号レジスタＭＲの第１ビツトの反転出力信号に
対応するチャネル３１に結合され、その第２の入力端子
は、メモリ選択信号レジスタＭＲの第２ビツトの反転出
力信号に対応するチャネルＳ２に結合される。ノアゲー
ト回路Ｎ００１〜Ｎ０Ｇ４の第３の入力端子は、すべて
メモリ選択信号レジスタＭＲの第４ビツトの反転出力信
号に対応するチャネルｒτに共通に結合される。Further, the first input terminal of the NOR gate circuit N0G3 is coupled to the channel 31 corresponding to the non-inverted output signal of the first bit of the memory selection signal register MR, and the second input terminal thereof is coupled to the channel 31 corresponding to the non-inverted output signal of the first bit of the memory selection signal register MR. It is coupled to channel s2 corresponding to the second bit inverted output signal. Furthermore, the first input terminal of the NOR gate circuit N0G4 is coupled to the channel 31 corresponding to the inverted output signal of the first bit of the memory selection signal register MR, and the second input terminal thereof is coupled to the channel 31 corresponding to the inverted output signal of the first bit of the memory selection signal register MR. It is coupled to channel S2 corresponding to the 2-bit inverted output signal. The third input terminals of NOR gate circuits N001 to N0G4 are all commonly coupled to channel rτ corresponding to the inverted output signal of the fourth bit of memory selection signal register MR.

これにより、ノアゲート回路Ｎ０Ｇ１の出力信号すなわ
ちアレイ選択信号ａ１は、メモリ選択信号レジスタＭＲ
の第１．第２ビツトの非反転出力信号及び第４ビツトの
反転出力信号がともにロウレベルであるとき、すなわち
スタティック型ＲＡＭが選択状態とされ同時にブロック
選択信号ＢＳがハイレベルとされ上位のＸアドレス信号
ＡＸＬ＋１〜ＡＸｉ＋２がともにロウレベルとされると
き、選択的にハイレベルとされる。同様に、ノアゲート
回路Ｎ０Ｇ２の出力信号すなわちアレイ選択信号ａ２は
、メモリ選択信号レジスタＭＲの第２ビツトの非反転出
力信号及び第１．第４ビツトの反転出力信号がともにロ
ウレベルであるとき、すなわちスタティック型ＲＡＭが
選択状態とされ同時にブロック選択信号ＢＳ及びＸアド
レス信号ＡＸｉ＋１がともにハイレベルとされＸアドレ
ス信号ＡＸｉ＋２がロウレベルとされるとき、選択的に
ハイレベルとされる。また、ノアゲート回路ＮＯＧ３の
出力信号すなわちアレイ選択信号ａ３は、メモリ選択信
号レジスタＭＲの第１ビツトの非反転出力信号及び第２
．第４ビツトの反転出力信号がともにロウレベルである
とき、すなわちスタティック型ＲＡＭが選択状態とされ
同時にブロック選択信号ＢＳ及びＸアドレス信号ＡＸｉ
＋２がともにハイレベルとされＸアドレス信号ＡＸｉ＋
１がロウレベルとされるとき、選択的にハイレベルとさ
れる。As a result, the output signal of the NOR gate circuit N0G1, that is, the array selection signal a1, is transferred to the memory selection signal register MR.
1st. When the non-inverted output signal of the second bit and the inverted output signal of the fourth bit are both at low level, that is, the static RAM is in the selected state, and at the same time, the block selection signal BS is set to high level, and the upper X address signals AXL+1 to AXi+2 When both are set to low level, they are selectively set to high level. Similarly, the output signal of the NOR gate circuit N0G2, that is, the array selection signal a2, is the non-inverted output signal of the second bit of the memory selection signal register MR and the first . When both the inverted output signals of the fourth bit are at low level, that is, when the static RAM is in the selected state and at the same time, both the block selection signal BS and the X address signal AXi+1 are at high level and the X address signal AXi+2 is at low level, Selectively set to high level. Further, the output signal of the NOR gate circuit NOG3, that is, the array selection signal a3, is the non-inverted output signal of the first bit of the memory selection signal register MR and the second
．． When both the inverted output signals of the fourth bit are at low level, that is, the static RAM is in the selected state, and at the same time, the block selection signal BS and the X address signal AXi
+2 are both set to high level, and the X address signal AXi+
When 1 is set to low level, it is selectively set to high level.

さらに、ノアゲート回路Ｎ０ＧＩの出力信号すなわちア
レイ選択信号ａｌは、メモリ選択信号レジスタＭＲの第
１．第２及び第４ビツトの反転出力信号がすべてロウレ
ベルであるとき、すなわちスタティック型ＲＡＭが選択
状態とされ同時にブロック選択信号ＢＳ、Ｘアドレス信
号ＡＸｉ＋１及びＡＸｉ＋２がすべてハイレベルとされ
るとき、選択的にハイレベルとされる。つまり、ノアゲ
ート回路Ｎ００１〜Ｎ０Ｇ４の出力信号すなわちアレイ
選択信号ａ１〜ａ４は、スタティック型ＲＡＭが選択状
態とされブロック選択信号ＢＳがハイレベルとされると
き、Ｘアドレス信号ＡＸｉ＋１及びＡＸｉ＋２の組み合
わせに応じて択一的にハイレベルとされる。Further, the output signal of the NOR gate circuit N0GI, that is, the array selection signal al, is applied to the first . When the inverted output signals of the second and fourth bits are all at low level, that is, when the static RAM is in the selected state and simultaneously the block selection signal BS and the X address signals AXi+1 and AXi+2 are all at high level, the considered to be at a high level. In other words, the output signals of the NOR gate circuits N001 to N0G4, that is, the array selection signals a1 to a4, are output according to the combination of the X address signals AXi+1 and AXi+2 when the static RAM is in the selected state and the block selection signal BS is set to high level. It is considered to be alternatively high level.

アレイ選択信号ａｌｘａ４が択一的にハイレベルとされ
ることで、スタティック型ＲＡＭ０ロウアドレスデコー
ダＲＤＣＲ１〜ＲＤＣＲ４及び入出力回路１０１−１０
４は択一的に動作状態とされる。択一的にハイレベルと
されるアレイ選択信号に対応する一つのメモリアレイで
は、Ｘアドレス信号ＡＸＯ〜ＡＸｉ及びＹアドレス信号
ＡＹＯ〜ＡＹｊに対応する１個のメモリセルが選択状態
とされる。このメモリセルには、入出力端子ＤＩＯ１を
介して、１ビツトの記憶データが入出力される。つまり
、この実施例において、スタティック型ＲＡＭは、４・
ｍ　”　ｎワード×１ビットのワード構成とされる。By selectively setting the array selection signal alxa4 to a high level, the static RAM0 row address decoders RDCR1 to RDCR4 and the input/output circuit 101-10
4 is alternatively activated. In one memory array corresponding to an array selection signal that is alternatively set to high level, one memory cell corresponding to X address signals AXO to AXi and Y address signals AYO to AYj is brought into a selected state. One bit of storage data is input and output to this memory cell via the input/output terminal DIO1. In other words, in this embodiment, the static type RAM is 4.
m'' has a word structure of n words x 1 bit.

以上のように、この実施例のスタティック型ＲＡＭには
、ブロック選択信号ＢＳ及び上位２ビツトのＸアドレス
信号ＡＸｉ÷１．ＡＸｉ＋２を保持するメモリ選択信号
レジスタＭＲと、メモリ選択信号レジスタＭＲの各ビッ
トの非反転出力信号又は反転出力信号を伝達するチャネ
ル及びこれらのチャネルをスタティック型ＲＡＭのワー
ド構成に応じて選択的に結合することによって形成され
る複数の結線論理回路とを含むアレイ選択回路ＡＳＥＬ
が設けられる。この実施例のスタティック型ＲＡＭは、
上記アレイ選択回路ＡＳＥＬのチャネルを所定の結合状
態とし、これに応じて入出力回路１０１〜ＩＯＡ及び入
出力端子ＤＩＯＩ　〜ＤＩ０４間を選択的に結合するこ
とで、ｍ　’　ｎワード×４ビット、２・ｍ　’　ｎワ
ード×２ビット又は４・ｍ　”　ｎワード×１ビットの
３通りのワード構成を採ることができる。また、いずれ
のワード構成においても、スタティック型ＲＡＭはｌ相
の起動制御信号（クロック）ＣＥによって制御すること
ができる。このため、一つの基本的なマスクパターンを
もとにシステムに適応した効果的なワード構成を選択で
きるとともに、システムのメモリサイクルを高速化しマ
シンサイクルを短縮することができるものである。As described above, the static RAM of this embodiment includes the block selection signal BS and the upper 2 bits of the X address signal AXi÷1. A memory selection signal register MR holding AXi+2, a channel for transmitting a non-inverted output signal or an inverted output signal of each bit of the memory selection signal register MR, and these channels are selectively coupled according to the word configuration of the static RAM. an array selection circuit ASEL including a plurality of wired logic circuits formed by
is provided. The static type RAM of this embodiment is
By setting the channels of the array selection circuit ASEL to a predetermined coupling state and selectively coupling the input/output circuits 101 to IOA and the input/output terminals DIOI to DI04 accordingly, m'n words x 4 bits, 2・Three types of word configurations can be adopted: ・m'n words×2 bits or 4・m''n words×1 bit.In addition, in any word configuration, the static type RAM receives the l-phase startup control signal ( (clock) CE.Therefore, based on one basic mask pattern, it is possible to select an effective word configuration suitable for the system, and it also speeds up the system's memory cycle and shortens the machine cycle. It is something that can be done.

以上の本実施例に示されるように、この発明をゲートア
レイ等の論理集積回路装置に内蔵されるスタティック型
ＲＡＭ等の半導体記憶装置に通用した場合、次のような
効果が得られる。すなわち、（１）複数のメモリアレイ
を有するスタティック型ＲＡＭ等の半導体記憶装置に、
ブロック選択信号及び所定のアドレス信号を保持する複
数のラッチとこれらのラッチの非反転出力信号又は反転
出力信号を伝達する複数のチャネル及びこれらのチャネ
ルをワード構成に応じて選択的に結合することによって
形成される複数の結線論理回路とを含むアレイ選択回路
を設け、また複数の入出力回路及び複数の入出力端子と
の間をワード構成に応じて選択的に結合することで、一
つのマスクパターンによって形成されるスタティック型
ＲＡＭ等のワード構成を、システム構成に応じて変化さ
せることができるという効果が得られる。As shown in the above embodiment, when the present invention is applied to a semiconductor memory device such as a static RAM built into a logic integrated circuit device such as a gate array, the following effects can be obtained. That is, (1) in a semiconductor memory device such as a static RAM having multiple memory arrays,
A plurality of latches holding block selection signals and predetermined address signals, a plurality of channels transmitting non-inverted output signals or inverted output signals of these latches, and selectively coupling these channels according to the word configuration. By providing an array selection circuit including a plurality of connected logic circuits to be formed, and selectively coupling between a plurality of input/output circuits and a plurality of input/output terminals according to the word configuration, one mask pattern can be formed. The advantage is that the word structure of a static RAM or the like formed by the method can be changed depending on the system configuration.

（２）上記（１）項により、ゲートアレイ等の論理集積
回路に含まれるスタティック型ＲＡＭ等の半導体記憶装
置を、１相の起動制御信号（クロック）によって制御す
ることができるため、クロンクスキュ−等による制約を
受けることなく、メモリサイクルの高速化を図ることが
できるという効果が得られる。(2) According to the above item (1), a semiconductor memory device such as a static RAM included in a logic integrated circuit such as a gate array can be controlled by a one-phase startup control signal (clock), so clock skew etc. The effect of speeding up the memory cycle can be obtained without being constrained by the above.

（３）上記（１）項及び（２）項により、スタティック
型ＲＡＭ等の半導体記憶装置を搭載する論理集積回路装
置を含むシステムのマシンサイクルを高速化し、システ
ム構成の最適化を図ることができるという効果が得られ
る。(3) Items (1) and (2) above make it possible to speed up the machine cycle of a system that includes a logic integrated circuit device equipped with a semiconductor storage device such as a static RAM, and to optimize the system configuration. This effect can be obtained.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第２図及び第
３図の結線論理回路は、予め通常の論理ゲート回路を設
け、これらの論理ゲート回路の入力端子とチャネルとの
間をワード構成に応じて選択的に結合するものであって
もよい、また、アレイ選択回路ＡＳＥＬは、ブロック選
択信号ＢＳ及び上位のアドレス信号を取り込むためのラ
ッチを含まないものであってもよい。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that this invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. For example, in the hardwired logic circuits shown in FIGS. 2 and 3, ordinary logic gate circuits are provided in advance, and the input terminals and channels of these logic gate circuits are selectively coupled according to the word configuration. Alternatively, the array selection circuit ASEL may not include a latch for taking in the block selection signal BS and the upper address signal.

メモリ選択信号として供給されるブロック選択信号ＢＳ
は、２ビット以上設けられることもよいし、アレイ選択
回路ＡＳＥＬに入力されるアドレス信号は、下位のビッ
トであってもよい、第１図の実施例において、スタティ
ック型ＲＡＭには２個又は８個以上のメモリアレイが設
けられるものであってもよい、また、この実施例ではア
レイ選択信号ａｊ〜ａ４によってロウアドレスデコーダ
ＲＤＣＲＩ　〜ＲＤＣＲ４及び入出力回路１０１〜１０
４を選択的に動作状態としているが、ロウアドレスデコ
ーダＲＤＣＲ１〜ＲＤＣＲ４はメモリが起動されること
で無条件に動作状態とし、入出力回路１０１〜１０４の
みをアレイ選択信号ａ１〜ａ４によって選択的に動作状
態としてもよい、さらに、第１図に示されるスタティッ
ク型ＲＡＭのブロック構成や第２図及び第３図に示され
るアレイ選択回路ＡＳＥＬの具体的な回路構成及び制御
信号やアドレス信号の組み合わせ等、種々の実施形態を
採りうる。Block selection signal BS supplied as memory selection signal
may be provided with two or more bits, and the address signal input to the array selection circuit ASEL may be the lower bits.In the embodiment shown in FIG. In this embodiment, row address decoders RDCRI to RDCR4 and input/output circuits 101 to 10 may be provided with array selection signals aj to a4.
However, the row address decoders RDCR1 to RDCR4 are unconditionally activated when the memory is activated, and only the input/output circuits 101 to 104 are selectively activated by the array selection signals a1 to a4. In addition, the block configuration of the static RAM shown in FIG. 1, the specific circuit configuration of the array selection circuit ASEL shown in FIGS. 2 and 3, and the combinations of control signals and address signals, etc. , various embodiments may be adopted.

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイ等の論
理集積回路装置に含まれるスタティック型ＲＡＭに通用
した場合について説明したが、それに限定されるもので
はなく、例えば、単体で用いられるスタティック型ＲＡ
Ｍやダイナミック型ＲＡＭ等の各種の半導体記憶装置や
その他のディジタル集積回路に内蔵される半導体記憶装
置にも適用できる０本発明は、少なくとも複数のメモリ
アレイを有する半導体記憶装置又はこのような半導体記
憶装置を含むディジタル装置に広（適用できる。In the above explanation, the invention made by the present inventor has mainly been explained in the case where it is applied to a static RAM included in a logic integrated circuit device such as a gate array, which is the field of application in which the invention was made by the present inventor, but the present invention is not limited to this. For example, static type RA used alone.
The present invention can also be applied to various semiconductor memory devices such as M and dynamic RAM, and semiconductor memory devices built into other digital integrated circuits. Widely applicable to digital devices including equipment.

（発明の効果〕本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、複数のメモリアレイを有するスタティッ
ク型ＲＡＭ等の半導体記憶装置に、ブロック選択信号及
び所定のアドレス信号を保持する複数のラッチとこれら
のラッチの非反転出力信号又は反転出力信号を伝達する
複数のチャネル及びこれらのチャネルをワード構成に応
じて選択的に結合することによって形成される複数の結
線論理回路とを含むアレイ選択回路を設け、また複数の
入出力回路及び複数の入出力端子との間をワード構成に
応じて選択的に結合することで、スタティック型ＲＡＭ
等の半導体記憶装置のワード構成をシステム構成に応じ
て変化できるとともに、その起動制御信号（クロック）
を単相化することができ、半導体記憶装置を含むシステ
ムのマシンサイクルの高速化とシステム構成の最適化を
図ることができるものである。(Effects of the Invention) A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows: In other words, a semiconductor memory device such as a static RAM having a plurality of memory arrays. A plurality of latches holding block selection signals and predetermined address signals, a plurality of channels transmitting non-inverted output signals or inverted output signals of these latches, and these channels are selectively coupled according to a word configuration. A static type RAM
It is possible to change the word structure of semiconductor memory devices such as
This makes it possible to achieve a single-phase system, thereby increasing the machine cycle speed of a system including a semiconductor memory device and optimizing the system configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、この発明が通用されたスタティック型ＲＡＭ
の一実施例を示すブロック図、第２図は、第１図のスタ
ティック型ＲＡＭのアレイ選択回路の一実施例を示す回
路図、第３図は、第１図のスタティック型ＲＡＭのアレ
イ選択回路のもう一つの実施例を示す回路図、第４図は
、従来のスタティック型ＲＡＭの一例を示すブロック図
である。Ｍ−ＡＲＹ１〜Ｍ−ＡＲＹ４・・・メモリアレイ、ＲＤ
ＣＲ１〜ＲＤＣＲ４・・・ロウアドレスデコーダ、ＩＯ
１〜１０４・・・入出力回路、ＣＤＣＲ・・・カラムア
ドレスデコーダ、ＡＳＥＬ・・・アレイ選択回路、ＸＡ
ＤＢ・・・Ｘアドレスバッファ、ＹＡＤＢ・・・Ｙアド
レスバッファ、ＴＯ・・・タイミング発生回路。ＭＲ・・・メモリ選択信号レジスタ、ＮＯＧ　１〜Ｎ０
Ｇ４・・・ノアゲート回路（結線論理回路）、Ｓ１〜ｓ
４・・・チャネル、Ｒ１・・・抵抗、ＤＥＣ・・・デコ
ーダ。乙第１図第２図第３図第４図Figure 1 shows a static type RAM to which this invention is applied.
FIG. 2 is a circuit diagram showing an example of the array selection circuit of the static RAM shown in FIG. 1; FIG. 3 is a block diagram showing an example of the array selection circuit of the static RAM shown in FIG. FIG. 4 is a block diagram showing an example of a conventional static type RAM. M-ARY1 to M-ARY4...Memory array, RD
CR1 to RDCR4...Row address decoder, IO
1 to 104...Input/output circuit, CDCR...Column address decoder, ASEL...Array selection circuit, XA
DB...X address buffer, YADB...Y address buffer, TO...timing generation circuit. MR...Memory selection signal register, NOG 1 to N0
G4...Nor gate circuit (wired logic circuit), S1~s
4... Channel, R1... Resistor, DEC... Decoder. Figure 1 Figure 2 Figure 3 Figure 4

Claims

【特許請求の範囲】１、複数のメモリアレイと、上記メモリアレイに対応し
て設けられる複数の入出力回路と、上記入出力回路に対
応して設けられる複数の入出力端子と、実質的なメモリ
選択信号又は上記メモリ選択信号及び所定のアドレス信
号を受け上記メモリアレイを選択状態とするためのアレ
イ選択信号を選択的に形成するアレイ選択回路とを具備
し、上記入出力回路及び上記入出力端子の間を選択的に
結合しまた上記アレイ選択回路を所定の選択条件とする
ことで、そのワード構成を変更しうることを特徴とする
半導体記憶装置。２、上記メモリ選択信号はブロック選択信号であり、上
記アレイ選択回路は、所定の起動制御信号に従って上記
ブロック信号又は上記所定のアドレス信号を取り込み保
持する複数のラッチと、上記ラッチの非反転出力信号又
は反転出力信号を伝達する複数のチャネルと、上記複数
のチャネルが選択的に結合されることによって形成され
る複数の結線論理回路を含むことを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。３、上記半導体記憶装置は、論理集積回路装置に内蔵さ
れることを特徴とする特許請求の範囲第１項又は第２項
記載の半導体記憶装置。[Claims] 1. A plurality of memory arrays, a plurality of input/output circuits provided corresponding to the above-mentioned memory arrays, and a plurality of input/output terminals provided corresponding to the above-mentioned input/output circuits, substantially an array selection circuit that receives a memory selection signal or the memory selection signal and a predetermined address signal and selectively forms an array selection signal for placing the memory array in a selected state, the input/output circuit and the input/output circuit; A semiconductor memory device characterized in that its word configuration can be changed by selectively coupling between terminals and by setting the array selection circuit to a predetermined selection condition. 2. The memory selection signal is a block selection signal, and the array selection circuit includes a plurality of latches that capture and hold the block signal or the predetermined address signal according to a predetermined activation control signal, and non-inverted output signals of the latches. or a plurality of channels for transmitting inverted output signals, and a plurality of wired logic circuits formed by selectively coupling the plurality of channels. Storage device. 3. The semiconductor memory device according to claim 1 or 2, wherein the semiconductor memory device is built in a logic integrated circuit device.