JPS6329297B2 - - Google Patents
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- JPS6329297B2 JPS6329297B2 JP55030353A JP3035380A JPS6329297B2 JP S6329297 B2 JPS6329297 B2 JP S6329297B2 JP 55030353 A JP55030353 A JP 55030353A JP 3035380 A JP3035380 A JP 3035380A JP S6329297 B2 JPS6329297 B2 JP S6329297B2
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- 230000015654 memory Effects 0.000 claims description 67
- 230000007246 mechanism Effects 0.000 claims description 24
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- 238000010926 purge Methods 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
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- General Physics & Mathematics (AREA)
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、複数のプロセツサが主記憶装置を共
有するマルチプロセツサシステムに関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multiprocessor system in which a plurality of processors share a main memory.
１つの主記憶装置を複数のプロセツサが共有す
る場合、一般に各プロセツサは高速バツフアメモ
リ（以下キヤツシユメモリと称す）を有し、使用
頻度の高いプログラム或いはデータは、（以下単
にデータと称す）このキヤツシユメモリに記憶さ
れ、各プロセツサは、主記憶装置をアクセスする
ことなく、このキヤツシユメモリから必要なデー
タを高速に読み出すようにしている。 When multiple processors share one main memory, each processor generally has a high-speed buffer memory (hereinafter referred to as cache memory), and frequently used programs or data (hereinafter simply referred to as data) are stored in this cache. The data is stored in a cache memory, and each processor reads necessary data from the cache memory at high speed without accessing the main memory.
また、１つの主記憶装置を複数のプロセツサが
共有するものであるから、主記憶装置のメモリ容
量としては、非常に大きなものが要求され、この
１つの対策としてバーチヤル、メモリの概念が採
用されている。 Furthermore, since one main memory device is shared by multiple processors, the memory capacity of the main memory device is required to be extremely large, and the concept of virtual memory has been adopted as one countermeasure. There is.
この場合、各プロセツサは、仮想的なアドレス
空間を有し（論理アドレス）、主記憶装置をメモ
リアクセスする場合は、論理アドレスを物理アド
レスに変換する必要があり、アドレス変換機構が
採用される。 In this case, each processor has a virtual address space (logical address), and when accessing the main storage device, it is necessary to convert the logical address into a physical address, and an address translation mechanism is employed.
このような、キヤツシユメモリおよびアドレス
変換機構と、主記憶装置、プロセツサの接続関係
は、従来、第１図のようになつていた。 Conventionally, the connection relationship between the cache memory and address translation mechanism, the main storage device, and the processor has been as shown in FIG.
第１図において１は主記憶装置（以下メインメ
モリと称す）、２−１，２−２はキヤツシユメモ
リ、３−１，３−２はアドレス変換機構、４−
１，４−２はプロセツサ、５は共通バス、６は入
出力プロセツサである。 In FIG. 1, 1 is a main storage device (hereinafter referred to as main memory), 2-1 and 2-2 are cache memories, 3-1 and 3-2 are address conversion mechanisms, and 4-
1 and 4-2 are processors, 5 is a common bus, and 6 is an input/output processor.
すなわち、従来は、各プロセツサに、キヤツシ
ユメモリと共にアドレス変換機構が用意されてお
り、プロセツサ側から見て、アドレス変換機構、
キヤツシユメモリ、メインメモリの順序で並んで
いる。 That is, conventionally, each processor is provided with an address translation mechanism as well as a cache memory, and from the processor's perspective, the address translation mechanism,
They are arranged in the order of cache memory and main memory.
このような従来方式の問題点は次のようなもの
である。第１には、実効的なメモリアクセス時間
が長くなることである。この理由は、プロセツサ
からキヤツシユメモリをアクセスする場合に必ら
ずアドレス変換機構を通らなければならぬという
点で、プロセツサからの論理アドレスを、アドレ
ス変換機構により、物理アドレスに変換してから
キヤツシユメモリにアクセスすることになるため
である。 The problems with this conventional method are as follows. First, the effective memory access time becomes longer. The reason for this is that when accessing cache memory from a processor, it must go through an address translation mechanism. This is because the storage memory will be accessed.
第２の問題点は、アドレス変換機構が全プロセ
ツサに必要なため、プロセツサの数が増えた場
合、それにつれてハードウエア物量が大きくなる
ばかりでなく、アドレス変換機構のずれを修正し
なければならず、これが複雑となつていることで
ある。アドレス変換機構のずれの修正は、あるプ
ロセツサが、ページをスワツプした時に、ページ
テーブル、アドレス変換機構のエントリーを更新
するが、当該プロセツサのみでなく、他のプロセ
ツサもその旨の連絡をして、該当部分をクリヤし
なければならない。これは、一般にTLB Purge
（Translation Lookaside Buffer Purge）と称
され、マルチプロセツサを構成する場合のひとつ
の重要なポイントとなつている。 The second problem is that an address translation mechanism is required for all processors, so when the number of processors increases, not only does the amount of hardware increase accordingly, but it is also necessary to correct discrepancies in the address translation mechanism. , and this is where it gets complicated. To correct the misalignment of the address translation mechanism, when a processor swaps a page, it updates the entry in the page table and address translation mechanism, but not only that processor but also other processors notify the The relevant part must be cleared. This is commonly used for TLB Purge
(Translation Lookaside Buffer Purge), and is one of the important points when configuring a multiprocessor.
第３の問題点は、一般のプロセツサは、メモリ
をアクセスする場合には、論理アドレスを用いる
が、入出力プロセツサは、アドレス変換機構を持
たないために、物理アドレスでアクセスすること
から生ずるもので、両者でアドレスの受け渡しを
する際に変換が必要となるためにオーバーヘツド
が増加することである。 The third problem arises from the fact that general processors use logical addresses when accessing memory, but input/output processors do not have an address conversion mechanism and therefore access using physical addresses. , overhead increases because conversion is required when exchanging addresses between the two.
本発明は上記した従来の問題点に鑑み発明され
たもので、その目的とするところは、ハード量を
削減した上で、実効メモリアクセス時間の短縮が
はかれるこの種マルチプロセツサシステムを提供
するにある。 The present invention was invented in view of the above-mentioned conventional problems, and its purpose is to provide a multiprocessor system of this type that can reduce the amount of hardware and shorten the effective memory access time. be.
本発明の特徴は、各プロセツサに固有のキヤツ
シユメモリと、全体で共通に使われるアドレス変
換機構をひとつだけ用意し、プロセツサ側から見
て、キヤツシユメモリ、アドレス変換機構、メモ
リの順で並ぶように接続することである。このよ
うな構成にすることによつて、プロセツサに近い
所にキヤツシユメモリがあるために高速となり、
各プロセツサにアドレス変換機構を設ける必要が
ないためにハード量の削減が可能となる。 A feature of the present invention is that each processor has a unique cache memory and only one address translation mechanism that is used in common throughout the processor, and when viewed from the processor side, the cache memory, address translation mechanism, and memory are arranged in this order. It is to connect like this. With this configuration, the cache memory is located close to the processor, making it faster.
Since there is no need to provide an address translation mechanism in each processor, the amount of hardware can be reduced.
第２図に、本発明の原理構成図を示す。プロセ
ツサ４−１，４−２はそれぞれ、固有のキヤツシ
ユメモリ２−１，２−２を持ち、これがバス５に
接続されている。メインメモリ１にはアドレス変
換機構３が接続されている。このアドレス変換機
構３は、複数のプロセツサ４−１，４−２、およ
び入出力プロセツサ６から共通に使用される。こ
のような構成にした場合、プロセツサ４−１，４
−２とキヤツシユメモリ２−１，２−２が近接し
て接続されているために高速のアクセスが可能で
ある。またアドレス変換機構は、全プロセツサに
共通にひとつだけ設ければ良いために、低コスト
化を図ることが可能である。さらに、全プロセツ
サは論理アドレスで、メモリアクセスを行うこと
が可能となるために、アドレスの管理が容易とな
る。ここで、アドレス変換機構３の負荷が大きく
なり、システムのボトルネツクになるように見え
るが、アドレス変換機構は、高速ICメモリで作
ることも可能であり、心配するようなことはな
い。また、従来の構成法では必要であつた他プロ
セツサのTLB Purgeは、アドレス変換機構がひ
とつになつたために不要となる。また従来の方法
では入出力プロセツサ６が入出力転送を行う場
合、論理アドレスを物理アドレスに変換しなけれ
ばならなかつたが、本発明では、全空間が論理ア
ドレスで管理されるため不要となる。 FIG. 2 shows a basic configuration diagram of the present invention. Each of the processors 4-1 and 4-2 has its own cache memory 2-1 and 2-2, which are connected to the bus 5. An address conversion mechanism 3 is connected to the main memory 1. This address translation mechanism 3 is commonly used by a plurality of processors 4-1, 4-2 and the input/output processor 6. In this configuration, processors 4-1 and 4
-2 and the cache memories 2-1 and 2-2 are connected closely, allowing high-speed access. Furthermore, since only one address translation mechanism needs to be provided in common to all processors, it is possible to reduce costs. Furthermore, since all processors can access memory using logical addresses, address management becomes easier. Here, it appears that the load on the address translation mechanism 3 becomes large and becomes a bottleneck for the system, but the address translation mechanism can also be made with a high-speed IC memory, so there is no need to worry. Furthermore, the TLB purge of other processors, which was necessary in the conventional configuration method, is no longer necessary because the address translation mechanism is unified. Furthermore, in the conventional method, when the input/output processor 6 performs input/output transfer, it is necessary to convert a logical address into a physical address, but in the present invention, this is not necessary because the entire space is managed by logical addresses.
このように、多くの利点を有しているが、ひと
つだけ、制約事項がある。これは第３図に示すよ
うに、異なる論理アドレスで、同一の物理空間を
アクセスする場合には、本方式の適用ができない
ことである。マルチプロセツサシステムにおい
て、メモリに書き込む際に、該当ブロツクが他プ
ロセツサのキヤツシユメモリにある場合には、そ
の内容を無効化しなければならない。これはキヤ
ツシユの無効化と呼ばれる良く知られた問題であ
るが、これは次のようにして対処するのが一般的
である。即ち、他のプロセツサのメモリ書き込み
アドレスを監視しておき、該アドレスに対応する
ブロツクがキヤツシユメモリにある場合には、キ
ヤツシユの無効化を行うわけである。ところが、
本発明で、第３図のようなメモリ使用が、なされ
た場合には、論理アドレスは一致しないために、
無効化を行うことができない。 Although it has many advantages as described above, there is one limitation. This is because, as shown in FIG. 3, this method cannot be applied when the same physical space is accessed using different logical addresses. In a multiprocessor system, when writing to memory, if the corresponding block is in the cache memory of another processor, its contents must be invalidated. This is a well-known problem called cache invalidation, and is commonly handled as follows. That is, the memory write address of other processors is monitored, and if a block corresponding to that address exists in the cache memory, the cache is invalidated. However,
In the present invention, when memory usage as shown in FIG. 3 is performed, since the logical addresses do not match,
Cannot be disabled.
しかしながら、このように、異なる論理アドレ
スで、同一物理空間を指定することは、メモリ管
理を複雑にするだけであり、このような使用法を
禁止しても実害はない場合が多い。 However, specifying the same physical space with different logical addresses in this way only complicates memory management, and there is often no real harm in prohibiting such usage.
第４図は本発明に用いられるキヤツシユメモリ
の一実施例ブロツク図を示したものである。メモ
リアドレスレジスタ７は、プロセツサがメモリの
読み書きを行う際使用されるもので、論理アドレ
スを保持し、タグ８とブロツクアドレス９とブロ
ツク内アドレス１０の３つの部分に分割される。
キヤツシユメモリは、メインメモリの一部分のコ
ピーを記憶しておくデータ記憶部１３−１，１３
−２と、該データ記憶部に、メインメモリのどの
論理アドレスに対応するブロツクが記憶されてい
るかを示すデイレクトリ１１−１，１１−２と一
致回路１７，１８、等から構成される。第４図に
は、比較回路が２つある謂ゆるセツトアソシアテ
イブ方式でセツト数＝２の方式を示している。 FIG. 4 shows a block diagram of an embodiment of a cache memory used in the present invention. The memory address register 7 is used when the processor reads and writes from the memory, holds a logical address, and is divided into three parts: a tag 8, a block address 9, and an intra-block address 10.
The cache memory is a data storage section 13-1, 13 that stores a copy of a portion of the main memory.
-2, directories 11-1 and 11-2 indicating which logical address of the main memory the block corresponding to is stored in the data storage section, matching circuits 17 and 18, and the like. FIG. 4 shows a so-called set associative system in which there are two comparison circuits, and the number of sets is 2.
プロセツサ（図示せず）がメモリアクセスを行
う場合、メモリアドレスレジスタのブロツクアド
レス９が、セレクタ１５で選択されて、デイレク
トリ１１及び有効ビツト１２へ入力される。（１
１，１２，１３のサフイツクスは省略して説明す
る。）１１，１２は高速のICメモリより構成され
ており、ブロツクアドレス９は、該ICメモリ１
１，１２のアドレス入力となる。これで、該IC
メモリがアクセスされ、これが一致回路１７，１
８の入力となる。有効ビツト１２は、該デイレク
ト１１が有効か否かを示すものである。また、タ
グ８は、セレクタ１６で選択されて、一致回路１
７，１８の入力となる。一致回路１７，１８は、
デイレクトリ１１とタグ８の比較を行い、一致し
ておりかつ有効ビツトが１であるか否かを、コン
トロール回路２１及びセレクタ１９に送出する。
これは、データ記憶部１３に対応するブロツクが
記憶されているか否かを示すものである。デイレ
クトリ１１とタグ８が一致し、有効ビツトか１の
場合には、データ記憶部１３の内容がセレクタ１
９、データバス１４を介してプロセツサ（図示せ
ず）に送出される。 When a processor (not shown) accesses the memory, block address 9 of the memory address register is selected by selector 15 and input to directory 11 and valid bit 12. (1
The suffixes 1, 12, and 13 will be omitted from the explanation. ) 11 and 12 are composed of high-speed IC memories, and block address 9 is the address of the IC memory 1.
Addresses 1 and 12 are input. Now, the corresponding IC
The memory is accessed and this matches the matching circuit 17,1
8 inputs. The valid bit 12 indicates whether the direct 11 is valid or not. Further, the tag 8 is selected by the selector 16 and the matching circuit 1
This will be the input of 7 and 18. The matching circuits 17 and 18 are
Directory 11 and tag 8 are compared, and whether they match and the valid bit is 1 is sent to control circuit 21 and selector 19.
This indicates whether or not the corresponding block is stored in the data storage section 13. If the directory 11 and tag 8 match and the valid bit is 1, the contents of the data storage section 13 are set to selector 1.
9, sent to a processor (not shown) via data bus 14.
またデイレクトリ１１とタグ８が不一致か、有
効ビツトが０の場合には、コントロール回路２１
にこの旨が連絡され、論理アドレスが、ドライバ
２５を介して共通バス５のアドレスライン５−３
へ送出され、メインメモリ読み出しのための制御
信号が、制御ライン５−１を介してメインメモリ
（図示せず）に送出される。 Also, if the directory 11 and tag 8 do not match or the valid bit is 0, the control circuit 21
is notified of this fact, and the logical address is transferred to the address line 5-3 of the common bus 5 via the driver 25.
A control signal for reading the main memory is sent to the main memory (not shown) via the control line 5-1.
また、他のプロセツサがメインメモリに書き込
む場合には、この時のアドレスが、共通バス５の
アドレスライン５−３、レシーバ２６を介して、
無効化アドレススタツク２０に順次記憶される。
該無効化アドレススタツク２０に記憶されたアド
レスに対応するブロツクは無効化しなければなら
ないが、これは次のようにして行なわれる。無効
化は、プロセツサがキヤツシユメモリを使用しな
い時またはスタツクが満杯になつた時にプロセツ
サのメモリ使用を待たせおいて実行される。無効
化を実行する場合には、コントロール回路２１か
らの選択信号２２により無効化スタツク２０の内
容がセレクタ１５、を介して、デイレクトリ１１
のアクセスを行い、この内容が一致回路１７に入
力され、セレクタ１６を介して送出されたタグ部
８との比較を行う。この際に内容が一致していれ
ば無効化をするためにコントロール回路２１が信
号線２４を介して有効ビツト１２をリセツトす
る。一致していなければ何もしなくてよい。 Furthermore, when another processor writes to the main memory, the address at this time is transmitted via the address line 5-3 of the common bus 5 and the receiver 26.
They are sequentially stored in the invalidation address stack 20.
The block corresponding to the address stored in the invalidation address stack 20 must be invalidated, and this is done as follows. Invalidation is performed when the processor is not using the cache memory or when the stack is full, making the processor wait for memory use. When executing invalidation, the contents of the invalidation stack 20 are transferred to the directory 11 via the selector 15 by the selection signal 22 from the control circuit 21.
This content is input to the matching circuit 17 and compared with the tag section 8 sent out via the selector 16. At this time, if the contents match, the control circuit 21 resets the valid bit 12 via the signal line 24 in order to invalidate it. If they don't match, you don't have to do anything.
このキヤツシユメモリの特徴は、論理アドレス
がデイレクトリ１１に記憶されている点が特徴
で、このようにして、プロセツサからのメモリア
クセスは、論理アドレスでキヤツシユメモリのア
クセスを行い、キヤツシユメモリに該当ブロツク
がない時だけ、メインメモリにアクセスが行なわ
れる。 A feature of this cache memory is that logical addresses are stored in the directory 11. In this way, memory access from the processor is performed by accessing the cache memory using the logical address. Main memory is accessed only when there is no corresponding block.
このように本発明によれば、プロセツサに近い
所にキヤツシユメモリがあるために実効メモリア
クセス時間が短縮され、アドレス変換機構は各プ
ロセツサに共通に１つ設けられるので、ハード量
の削減が可能となり、低コスト化が実現される。 As described above, according to the present invention, since the cache memory is located close to the processor, the effective memory access time is shortened, and since one address translation mechanism is provided in common to each processor, it is possible to reduce the amount of hardware. As a result, cost reduction is achieved.
第１図は従来のマルチプロセツサシステムの一
例を示すブロツク図、第２図は本発明によるマル
チプロセツサシステムの原理構成を示すブロツク
図、第３図は本発明の適用範囲外を説明するため
のアドレスマツプ図、第４図は本発明に用いられ
るキヤツシユメモリの一実施例ブロツク図であ
る。
１……主記憶装置、２−１，２−２……キヤツ
シユメモリ、３……アドレス変換機構、４−１，
４−２……プロセツサ、５……共通バス、１１−
１，１１−２……デイレクトリ、１３−１，１３
−２……データ記憶部。
FIG. 1 is a block diagram showing an example of a conventional multiprocessor system, FIG. 2 is a block diagram showing the principle configuration of a multiprocessor system according to the present invention, and FIG. 3 is for explaining outside the scope of the present invention. FIG. 4 is a block diagram of an embodiment of a cache memory used in the present invention. 1...Main storage device, 2-1, 2-2...Cache memory, 3...Address translation mechanism, 4-1,
4-2...Processor, 5...Common bus, 11-
1,11-2...Directory, 13-1,13
-2...Data storage unit.
Claims (1)
が、この共通バスに接続されている主記憶装置を
共用するマルチプロセツサシステムにおいて、各
プロセツサにそれぞれ固有に設けられた論理アド
レスでアクセスされるキヤツシユメモリと、該共
通バスと主記憶装置間に全プロセツサ共通に設け
られた論理アドレスを物理アドレスに変換するア
ドレス変換機構を有し、各プロセツサは、当該プ
ロセツサ固有のキヤツシユメモリを論理アドレス
でアクセスし、所望のメモリブロツクがない場合
該アドレス変換機構を介して主記憶装置にメモリ
アクセスするようにしたことを特徴とするマルチ
プロセツサシステム。 ２ 各キヤツシユメモリは、それぞれ、主記憶装
置のどの論理アドレスに対応するメモリブロツク
がキヤツシユメモリ内に記憶されているかを示す
デイレクトリを有し、プロセツサからのメモリア
クセス時、プロセツサから出力される論理アドレ
スとデイレクトリに記憶されている論理アドレス
を比較し、一致していればキヤツシユメモリの内
容を転送し、不一致の場合は、当該論理アドレス
をアドレス変換機構に送出するようにしている特
許請求の範囲第１項記載のマルチプロセツサシス
テム。[Claims] 1. In a multiprocessor system in which a plurality of processors connected to a common bus share a main memory device connected to the common bus, a logical address uniquely provided to each processor is provided. It has a cache memory that is accessed by 1. A multiprocessor system characterized in that a memory is accessed using a logical address, and when a desired memory block is not found, a main memory is accessed via the address translation mechanism. 2 Each cache memory has a directory that indicates which logical address of the main memory device stores a memory block in the cache memory. A patent claim that compares a logical address with a logical address stored in a directory, and if they match, the contents of the cache memory are transferred; if they do not match, the logical address is sent to an address translation mechanism. A multiprocessor system according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035380A JPS56127261A (en) | 1980-03-12 | 1980-03-12 | Multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3035380A JPS56127261A (en) | 1980-03-12 | 1980-03-12 | Multiprocessor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56127261A JPS56127261A (en) | 1981-10-05 |
| JPS6329297B2 true JPS6329297B2 (en) | 1988-06-13 |
Family
ID=12301478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3035380A Granted JPS56127261A (en) | 1980-03-12 | 1980-03-12 | Multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56127261A (en) |
Families Citing this family (5)
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|---|---|---|---|---|
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|---|---|---|---|---|
| JPS529495A (en) * | 1975-07-12 | 1977-01-25 | Yasumoto Takahashi | Coin receiving device of vending machine |
-
1980
- 1980-03-12 JP JP3035380A patent/JPS56127261A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS56127261A (en) | 1981-10-05 |
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