JPS63284922A - Pulse generating circuit - Google Patents

Abstract

PURPOSE:To generate a pulse with a duty factor of around 50% with a minimum number of shifting stages, by providing a gate means which pulls in the pulse of each stage of a prescribed shift means and generates a prescribed pulse by applying a logical operation on the pulse. CONSTITUTION:The output pulses (a) and (b) of a NOR20a which pulls in the detecting pulse of each stage of FFs 10a-10d consisting of a shift register of four stages, and a NOR20b which pulls in the detecting pulse of each stage of FFs 10a-10c are validated alternately by the output condition of an FF30a. And the signal is inputted to the data terminal D of the FF10a via an OR20c, and is shifted in order by an inputting clock CLK. next, the output condition of the FF30a is added, and the output pulse (a) of the NOR20a is validated at the 5th bit of the clock CLK, and hereafter, the above operation is repeated.

Description

【発明の詳細な説明】 〔概要〕 デユーティファクタが５０％近傍のパルスを発生するパ
ルス発生回路であって、簡易な回路構成でデユーティフ
ァクタが５０％近傍のパルスを発生させるために、Ｎ段
のシフト手段の段数をシフト手段の各段のパルスを引き
込み、論理演算するゲート手段を介して変え、シフト手
段の所定段の出力パルスを分周する分周手段の分周比を
変えることによりデユーティファクタが５０％近傍のパ
ルスを得るように構成することにより、最小限のシフト
手段の段数で目的のパルスを発生することが可能となる
。Detailed Description of the Invention [Summary] This is a pulse generation circuit that generates pulses with a duty factor of around 50%.In order to generate pulses with a duty factor of around 50% with a simple circuit configuration, N By changing the number of stages of the shift means of the stages through gate means that pulls in the pulses of each stage of the shift means and performs a logical operation, and by changing the frequency division ratio of the frequency dividing means that divides the output pulse of a predetermined stage of the shift means. By configuring to obtain a pulse with a duty factor of around 50%, it becomes possible to generate a desired pulse with a minimum number of stages of shift means.

〔産業上の利用分野〕[Industrial application field]

本発明は、デユーティファクタが５０％近傍のパルスを
発生するパルス発生回路に関する。The present invention relates to a pulse generation circuit that generates pulses with a duty factor of approximately 50%.

例えば、ＰＣＭ技術にあっては、伝送するディジタル符
号中のゼロ連続符号の抑圧等を行うために、多値符号変
換（例えば、５ビット符号を６ビツト符号へ変換）操作
が行われている。For example, in the PCM technology, multilevel code conversion (for example, converting a 5-bit code to a 6-bit code) is performed in order to suppress consecutive zero codes in a digital code to be transmitted.

この変換の時、例えば主信号である５ビット符号へ伝送
回線のアラーム情報やオーダワイヤ回線情報等からなる
Ｏ　ＨＢ　（Ｏｖｅｒ　Ｈｅａｄ’　Ｂｉｔ）情報を挿
入して、６ビツト符号へ変換する処理が行われている。During this conversion, for example, OHB (Over Head' Bit) information consisting of transmission line alarm information, order wire line information, etc. is inserted into the 5-bit code, which is the main signal, and the signal is converted into a 6-bit code. ing.

通常、このＯＨＢ情報は符号変換部とは別の蓄積部に複
数個蓄積されており、この蓄積部から所定のＯＨＢ情報
を抽出して、符号変換部で挿入することになる。Usually, a plurality of pieces of OHB information are stored in a storage section separate from the code conversion section, and predetermined OHB information is extracted from this storage section and inserted in the code conversion section.

このＯＨＢ情報をより確実に抽出するために、符号変換
部から符号変換タイミングに合わせてデユーティファク
タが５０％近傍のパルスをＯＨＢ情報蓄積部へ送出する
。In order to more reliably extract this OHB information, the code converter sends a pulse with a duty factor of approximately 50% to the OHB information storage unit in accordance with the code conversion timing.

一方、ディジタルデータを伝送する機器は、その設置条
件に鑑み、より小型で消費電力が少ないことが要求され
る、かかるパルスを発生する回路にあっても全体的な構
成を小型化する上でより簡易な回路構成が望まれる。On the other hand, equipment that transmits digital data is required to be smaller and consume less power in view of its installation conditions. A simple circuit configuration is desired.

〔従来の技術］ 第４図は従来例を説明するブロック図、第５図は符号変
換状況を説明する図をそれぞれ示す。[Prior Art] FIG. 4 is a block diagram illustrating a conventional example, and FIG. 5 is a diagram illustrating a code conversion situation.

第５図は前述のように第４回に示すパルス発生回路１ａ
を有する５　Ｂ／６　Ｂ符号変換部１と、０ＩＩＢ情報
■を蓄積しているＯＨＢ情報蓄積部２とを具備した構成
となっている。As mentioned above, FIG. 5 shows the pulse generation circuit 1a shown in the fourth part.
The configuration includes a 5B/6B code conversion section 1 having a 5B/6B code conversion section 1, and an OHB information storage section 2 storing 0IIB information .

本例の符号変換は、５ピツ）　（Ｂ）符号信号■を、６
ビツ）　（Ｂ）符号信号■に変換する場合を例に取って
いる。The code conversion in this example is 5 bits) (B) code signal ■, 6 bits
(B) The case of converting to a code signal ■ is taken as an example.

５Ｂ符号信号■を６Ｂ符号信号■に変換する時には、伝
送回線のアラーム情報やオーダワイヤ回線情報等からな
るＯＨＢ情報■を挿入して変換される。When converting a 5B code signal ■ to a 6B code signal ■, OHB information ■ consisting of transmission line alarm information, order wire line information, etc. is inserted and converted.

尚、５Ｂ符号信号■は５ビット単位の符号信号が複数で
成り立っており、それぞれに対応したＯＨＢ情報（第５
図では、ＯＨＢ　（１）　〜（ｎ）で表示）を有し、こ
れらはＯＨＢ情報蓄積部２に格納している。Note that the 5B code signal ■ consists of multiple code signals in units of 5 bits, and the OHB information (5th
In the figure, OHB (1) to (n)) are stored in the OHB information storage section 2.

そして、入力する５Ｂ符号信号■に対応したＯＨＢ情報
■をＯＨＢ情報蓄積部２から抽出して、゛挿入すること
になる。Then, OHB information (2) corresponding to the input 5B code signal (2) is extracted from the OHB information storage section 2 and inserted.

この場合、確実にＯＨＢ情報■を抽出するために、５　
Ｂ／６　Ｂ符号変換部１内パルス発生回路１ａでは、デ
ユーティファクタが５０％近傍のパルスを作成し、この
パルスをＯＨＢ情報情報抽出パルスレてＯＲＢ情報蓄積
部２に送出して、この抽出パルス■のタイミングでＯＨ
Ｂ情報■の抽出を行う。In this case, in order to reliably extract OHB information■,
The pulse generation circuit 1a in the B/6 B code converter 1 creates a pulse with a duty factor of around 50%, sends this pulse as an OHB information extraction pulse to the ORB information storage section 2, and outputs this pulse as an OHB information extraction pulse. OH at the timing of ■
Extract B information ■.

第４図は、５　Ｂ／６　Ｂ符号変換部１内に設置されて
いるパルス発生回路１ａの構成概要を示し、本例の場合
９ビツトのシフトレジスタ５０を用いて、デユーティフ
ァクタが４７９（即ち、５０％近傍）のパルス■を発生
する場合を示す。FIG. 4 shows an outline of the configuration of the pulse generation circuit 1a installed in the 5B/6B code converter 1. In this example, a 9-bit shift register 50 is used, and the duty factor is 479 ( In other words, the case where a pulse (nearly 50%) is generated is shown.

尚、ビット数はＯＲＢ情報情報臼ワード目毎に挿入され
ることから設定したビット数であり、これが３ビツトや
５ビツトの奇数ビット数であればよい。Note that the number of bits is the number of bits set because the ORB information information is inserted every second word, and it is sufficient if it is an odd number of bits such as 3 bits or 5 bits.

この場合、シフトレジスタ５０は８個のフリップフロッ
プ（以下Ｆ、Ｆと称する）５０　（１）〜（８）と、８
人力のＮＡＮＤ５１を具備している。In this case, the shift register 50 includes eight flip-flops (hereinafter referred to as F, F) 50 (1) to (8);
It is equipped with a human-powered NAND51.

即ち、シフトレジスタ５０内の連続８段のＦ、Ｆ２Ｏ（
１）〜（８）でパルス検出を行い、その後半の４段のＦ
。That is, 8 consecutive stages of F, F2O(
Pulse detection is performed in steps 1) to (8), and the latter four stages of F
.

Ｆ２Ｏ（５）〜（８）の検出パルスをＮＡＮＤ５２でデ
ユーティファクタが４７９のパルスに合成し、更にこれ
をＦ。The detection pulses of F2O(5) to (8) are combined into a pulse with a duty factor of 479 by NAND52, and this is further combined with F2O.

Ｆ１ａで打ち直して４７９のパルス■を得ている。I reshot with F1a and got 479 pulses ■.

尚、Ｆ、Ｆ１ａで打ち直しを行っているのは、シフトレ
ジスタ５０内で検出パルスをＮＡＮＤ５２で合成してデ
ユーティファクタが４７９のパルスにした後の波形整形
（合成時に発生するヒゲの除去）を行うためである。The reason why F and F1a are rewritten is because the detected pulses are synthesized in the shift register 50 using the NAND 52 to create a pulse with a duty factor of 479, and then the waveform is shaped (removal of whiskers that occur during synthesis). It is for the purpose of doing.

〔発明が解決しようとする問題点〕 上述のようなパルス発生回路にあっては、取り扱うビッ
ト数、即ちシフトレジスタ５０の段数が増加するに伴い
Ｆ、Ｆの数が増加し、強いては回路規模の増大につなが
ると言う問題点がある。[Problems to be Solved by the Invention] In the pulse generating circuit as described above, as the number of bits handled, that is, the number of stages of the shift register 50 increases, the number of F and F increases, and the circuit size is forced to increase. There is a problem in that it leads to an increase in

〔問題点を解決するための手段］ 第１図は本発明の詳細な説明するブロック図を示す。[Means for solving problems] FIG. 1 shows a block diagram illustrating the invention in detail.

第１図に示す本発明の原理ブロック図は第４図で説明し
たのと同様な機能を有するパルス発生回路の構成概要を
示し、その構成は、 所定パルスをクロックとしてＮ段のシフト処理をするシ
フト手段１０と、 シフト手段１０の各段のパルスを引き込み、その論理演
算により所定パルスの（１／Ｎ）のパルスと、（１／　
（Ｎ＋１））のパルスを作成するゲート手段２０と、 シフト手段１０の所定段の出力を分周する分周手段３０
とを具備して構成されている。The principle block diagram of the present invention shown in FIG. 1 shows an outline of the configuration of a pulse generation circuit having the same function as that explained in FIG. The shift means 10 pulls in the pulses of each stage of the shift means 10, and performs a logical operation on the pulses of (1/N) of the predetermined pulses and (1/N) of the predetermined pulses.
(N+1)) gate means 20 for creating a pulse, and frequency dividing means 30 for dividing the output of a predetermined stage of the shift means 10.
It is configured with the following.

〔作用〕[Effect]

Ｎ段のシフト手段１０の段数をシフト手段１０の各段の
パルスを引き込み論理演算するゲート手段２゜を介して
変えると共に、シフト手段１０の所定段の出力パルスを
分周する分周手段３０の分周比を変え、デユーティファ
クタが５０％近傍のパルスを得るように構成することに
より、最小限の段数を有するシフト手段前で目的のパル
スを発生することが可能となる。The number of stages of the N-stage shift means 10 is changed via the gate means 2° which draws in the pulses of each stage of the shift means 10 and performs a logical operation, and the frequency dividing means 30 divides the frequency of the output pulse of a predetermined stage of the shift means 10. By changing the frequency division ratio and configuring to obtain a pulse with a duty factor near 50%, it becomes possible to generate a desired pulse before the shift means having the minimum number of stages.

［実施例］ 以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。[Example] The gist of the present invention will be specifically explained below with reference to an example shown in FIGS. 2 and 3.

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例におけるタイムチャートを説明する図を
それぞれ示す。尚、全白を通じて同一符号は同一対象物
を示す。FIG. 2 is a block diagram illustrating the present invention in detail, and FIG. 3 is a diagram illustrating a time chart in an embodiment of the present invention. Note that the same reference numerals indicate the same objects throughout the entire image.

本実施例においても９ビツトをシフト処理して、デユー
ティファクタが４／９のパルス■を発生する場合とする
。In this embodiment as well, it is assumed that 9 bits are shifted and a pulse (2) with a duty factor of 4/9 is generated.

又、第１図で説明したシフト手段１０として４個のＦ、
Ｆ１０ａ〜１０ｄ　、ゲート手段２０として５人力Ｎ０
Ｒ２０ａ、４人力Ｎ０Ｒ２０ｂ、　　２人力０Ｒ２０Ｃ
から構成し、分周手段３０としてＦ、Ｆ２Ｏ３とした場
合である。Further, as the shift means 10 explained in FIG. 1, four F,
F10a~10d, 5 manpower N0 as gate means 20
R20a, 4-man power N0R20b, 2-man power 0R20C
This is a case where the frequency dividing means 30 is F, F2O3.

４段のシフトレジスタをなずＦ、Ｆ１０ａ〜１０ｄの各
段の検出パルスの内、Ｆ、Ｆ１０ａ〜１０ｄの検出パル
スを引き込むＮ０Ｒ２０ａと、Ｆ、Ｆ１０ａ〜１０ｃの
各段の検出パルスを引き込むＮ０Ｒ２０ｂとの出力パル
ス（ａ）、　（ｂ）をＦ　、　Ｆ２Ｏ３の出力条件によ
り交互に有効にして、０Ｒ２０Ｃを介してＦ、Ｆｌｏａ
のデータ端子りに入力させ、入力するクロックＣＬＫ■
（このクロックＣＬＫ■は、第５図に示す５　Ｂ／６　
Ｂ符号変換部１内で作成される）にて逐次シフトして行
く。N0R20a which pulls in the detection pulses of F and F10a to 10d among the detection pulses of each stage of F and F10a to 10d, and N0R20b which draws in the detection pulses of each stage of F and F10a to 10c. The output pulses (a) and (b) of are enabled alternately depending on the output conditions of F and F2O3, and the output pulses of F and F2O3 are
The clock CLK to be input by inputting it to the data terminal of
(This clock CLK■ is 5B/6 shown in FIG.
(created within the B code conversion unit 1).

その時の、タイムチャートを第３図に示す。即ち、Ｎ０
Ｒ２０ａの出力パルス（ａ）を有効して、クロックＣＬ
Ｋ■が４個（４ビツト）目に次はＮ０Ｒ２０ｂの出力パ
ルスら）が有効となる。The time chart at that time is shown in Figure 3. That is, N0
By validating the output pulse (a) of R20a, the clock CL
After the fourth K■ (4 bits), the output pulses of N0R20b etc. become valid.

次は、Ｆ、Ｆ２Ｏ３の出力条件を加え、クロックＣＬＫ
■が５個（５ビツト）目にＮ０Ｒ２０ａの出力パルス（
ａ）が有効となり、その後はこの動作を繰り返すことに
なる。Next, add the output conditions of F, F2O3, and clock CLK
■ is the fifth (5th bit) output pulse of N0R20a (
a) becomes valid, and this operation will be repeated thereafter.

Ｆ、Ｆ２Ｏ３の出力端子＊Ｑ（出力端子Ｑの逆極性）は
、Ｎ０Ｒ２０ａの有効化された時の立ち下がりに゛ハイ
°゛となり、Ｎ０Ｒ２０ｂの出力パルス（ｂ）が有効化
された時の立ち下がりで“ロウ”となる。この間は第３
図に示すように、４ビツトの間隔がある。The output terminal *Q of F, F2O3 (opposite polarity of output terminal Q) goes high at the falling edge when N0R20a is enabled, and goes high when the output pulse (b) of N0R20b is enabled. When it goes down, it becomes “low”. During this time, the third
As shown in the figure, there is an interval of 4 bits.

次に、Ｆ、Ｆ２Ｏ３の出力端子＊Ｑが“ロウ”から“ハ
イ”になるのは、Ｎ０Ｒ２０ａの有効化された時の立ち
下がりであり、この間は５ビツトとなる。即ち、デユー
ティファクタが４／９のパルス■がこれにて作成される
ことになる。Next, the output terminals *Q of F and F2O3 change from "low" to "high" at the falling edge when N0R20a is enabled, and during this time there are 5 bits. That is, a pulse (2) with a duty factor of 4/9 is thus created.

上述のように、４段のＦ、Ｆ１０ａ〜１０ｄからなるシ
フトレジスタの段数を、１１５のパルスと１／４のパル
スのゲートをなすＮ０Ｒ２０ａ、　Ｎ０Ｒ２０ｂにて交
互に有効化することにより、１／９のパルスから４７９
のパルス■を作成することが可能となる。As mentioned above, the number of stages of the shift register consisting of four stages of F and F10a to F10d is reduced to 1/9 by alternately enabling N0R20a and N0R20b, which form the gates of 115 pulses and 1/4 pulses. 479 from the pulse of
It becomes possible to create a pulse ■.

〔発明の効果〕〔Effect of the invention〕

以上のような本発明によれば、最小限のシフト段数でも
ってデユーティファクタが５０％近傍のパルスを発生す
ることが出来る。According to the present invention as described above, it is possible to generate a pulse with a duty factor of around 50% with a minimum number of shift stages.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるタイムチャートを説明する図、 第４図は従来例を説明するブロック図、第５図は符号変
換状況を説明する図、 をそれぞれ示す。 図において、 １は５　Ｂ／６　Ｂ符号変換部、 １ａはパルス発生回路、　　２はＯＨＢ情報蓄積部、１
０はシフト手段、 １０ａ　〜１０ｄ、３０ａ、５０（１）〜５０（８）、
５３はＦ、Ｆ、２０はゲート手段、　　　　　２０ａ、
２０ｂはＮＯＲ。 ２０ｃはＯＲ１３０は分周手段、 ５０はシフトレジスタ、　　５２はＮＡＮＤ。 をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図FIG. 1 is a block diagram explaining the present invention in detail, FIG. 2 is a block diagram explaining the present invention in detail, FIG. 3 is a diagram explaining a time chart in an embodiment of the present invention, and FIG. 4 is a conventional block diagram. FIG. 5 is a block diagram explaining an example, and FIG. 5 is a diagram explaining a code conversion situation. In the figure, 1 is a 5B/6B code conversion unit, 1a is a pulse generation circuit, 2 is an OHB information storage unit, 1
0 is a shift means, 10a to 10d, 30a, 50(1) to 50(8),
53 is F, F, 20 is gate means, 20a,
20b is NOR. 20c is an OR130 frequency dividing means, 50 is a shift register, and 52 is a NAND. are shown respectively. FIG. 1 is a detailed block diagram of the present invention.

Claims (1)

【特許請求の範囲】 デューティファクタが５０％近傍のパルスを発生する回
路において、 所定パルスをクロックとしてＮ段のシフト処理をするシ
フト手段（１０）と、 前記シフト手段（１０）の各段のパルスを引き込み、そ
の論理演算により前記所定パルスの（１／Ｎ）のパルス
と、（１／（Ｎ＋１））のパルスを作成するゲート手段
（２０）と、 前記シフト手段（１０）の所定段の出力を分周する分周
手段（３０）とを具備し、 前記分周手段（３０）の出力に基づき、前記ゲート手段
（２０）から前記（１／Ｎ）のパルスと、（１／（Ｎ＋
１））のパルスを交互に出力して前記シフト手段（１０
）に入力し、前記分周手段（３０）から前記デューティ
ファクタが５０％近傍の〔Ｎ／（２Ｎ＋１）〕パルスを
得ることを特徴とするパルス発生回路。[Scope of Claims] A circuit that generates pulses with a duty factor of around 50%, comprising: a shift means (10) that performs shift processing in N stages using a predetermined pulse as a clock; and a pulse at each stage of the shift means (10). gate means (20) that pulls in and creates (1/N) pulses and (1/(N+1)) pulses of the predetermined pulse by logical operation thereof; and an output of the predetermined stage of the shift means (10). a frequency dividing means (30) for dividing the frequency of the pulse, and based on the output of the frequency dividing means (30), the pulse of (1/N) and the pulse of (1/(N+) are output from the gate means (20).
1)) pulses are alternately outputted to shift the shift means (10
), and obtains [N/(2N+1)] pulses with a duty factor of approximately 50% from the frequency dividing means (30).