JPS63284922A - Pulse generating circuit - Google Patents
Pulse generating circuitInfo
- Publication number
- JPS63284922A JPS63284922A JP62119804A JP11980487A JPS63284922A JP S63284922 A JPS63284922 A JP S63284922A JP 62119804 A JP62119804 A JP 62119804A JP 11980487 A JP11980487 A JP 11980487A JP S63284922 A JPS63284922 A JP S63284922A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- pulses
- output
- stage
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 12
- 238000001514 detection method Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
デユーティファクタが50%近傍のパルスを発生するパ
ルス発生回路であって、簡易な回路構成でデユーティフ
ァクタが50%近傍のパルスを発生させるために、N段
のシフト手段の段数をシフト手段の各段のパルスを引き
込み、論理演算するゲート手段を介して変え、シフト手
段の所定段の出力パルスを分周する分周手段の分周比を
変えることによりデユーティファクタが50%近傍のパ
ルスを得るように構成することにより、最小限のシフト
手段の段数で目的のパルスを発生することが可能となる
。Detailed Description of the Invention [Summary] This is a pulse generation circuit that generates pulses with a duty factor of around 50%.In order to generate pulses with a duty factor of around 50% with a simple circuit configuration, N By changing the number of stages of the shift means of the stages through gate means that pulls in the pulses of each stage of the shift means and performs a logical operation, and by changing the frequency division ratio of the frequency dividing means that divides the output pulse of a predetermined stage of the shift means. By configuring to obtain a pulse with a duty factor of around 50%, it becomes possible to generate a desired pulse with a minimum number of stages of shift means.
本発明は、デユーティファクタが50%近傍のパルスを
発生するパルス発生回路に関する。The present invention relates to a pulse generation circuit that generates pulses with a duty factor of approximately 50%.
例えば、PCM技術にあっては、伝送するディジタル符
号中のゼロ連続符号の抑圧等を行うために、多値符号変
換(例えば、5ビット符号を6ビツト符号へ変換)操作
が行われている。For example, in the PCM technology, multilevel code conversion (for example, converting a 5-bit code to a 6-bit code) is performed in order to suppress consecutive zero codes in a digital code to be transmitted.
この変換の時、例えば主信号である5ビット符号へ伝送
回線のアラーム情報やオーダワイヤ回線情報等からなる
O HB (Over Head’ Bit)情報を挿
入して、6ビツト符号へ変換する処理が行われている。During this conversion, for example, OHB (Over Head' Bit) information consisting of transmission line alarm information, order wire line information, etc. is inserted into the 5-bit code, which is the main signal, and the signal is converted into a 6-bit code. ing.
通常、このOHB情報は符号変換部とは別の蓄積部に複
数個蓄積されており、この蓄積部から所定のOHB情報
を抽出して、符号変換部で挿入することになる。Usually, a plurality of pieces of OHB information are stored in a storage section separate from the code conversion section, and predetermined OHB information is extracted from this storage section and inserted in the code conversion section.
このOHB情報をより確実に抽出するために、符号変換
部から符号変換タイミングに合わせてデユーティファク
タが50%近傍のパルスをOHB情報蓄積部へ送出する
。In order to more reliably extract this OHB information, the code converter sends a pulse with a duty factor of approximately 50% to the OHB information storage unit in accordance with the code conversion timing.
一方、ディジタルデータを伝送する機器は、その設置条
件に鑑み、より小型で消費電力が少ないことが要求され
る、かかるパルスを発生する回路にあっても全体的な構
成を小型化する上でより簡易な回路構成が望まれる。On the other hand, equipment that transmits digital data is required to be smaller and consume less power in view of its installation conditions. A simple circuit configuration is desired.
〔従来の技術]
第4図は従来例を説明するブロック図、第5図は符号変
換状況を説明する図をそれぞれ示す。[Prior Art] FIG. 4 is a block diagram illustrating a conventional example, and FIG. 5 is a diagram illustrating a code conversion situation.
第5図は前述のように第4回に示すパルス発生回路1a
を有する5 B/6 B符号変換部1と、0IIB情報
■を蓄積しているOHB情報蓄積部2とを具備した構成
となっている。As mentioned above, FIG. 5 shows the pulse generation circuit 1a shown in the fourth part.
The configuration includes a 5B/6B code conversion section 1 having a 5B/6B code conversion section 1, and an OHB information storage section 2 storing 0IIB information .
本例の符号変換は、5ピツ) (B)符号信号■を、6
ビツ) (B)符号信号■に変換する場合を例に取って
いる。The code conversion in this example is 5 bits) (B) code signal ■, 6 bits
(B) The case of converting to a code signal ■ is taken as an example.
5B符号信号■を6B符号信号■に変換する時には、伝
送回線のアラーム情報やオーダワイヤ回線情報等からな
るOHB情報■を挿入して変換される。When converting a 5B code signal ■ to a 6B code signal ■, OHB information ■ consisting of transmission line alarm information, order wire line information, etc. is inserted and converted.
尚、5B符号信号■は5ビット単位の符号信号が複数で
成り立っており、それぞれに対応したOHB情報(第5
図では、OHB (1) 〜(n)で表示)を有し、こ
れらはOHB情報蓄積部2に格納している。Note that the 5B code signal ■ consists of multiple code signals in units of 5 bits, and the OHB information (5th
In the figure, OHB (1) to (n)) are stored in the OHB information storage section 2.
そして、入力する5B符号信号■に対応したOHB情報
■をOHB情報蓄積部2から抽出して、゛挿入すること
になる。Then, OHB information (2) corresponding to the input 5B code signal (2) is extracted from the OHB information storage section 2 and inserted.
この場合、確実にOHB情報■を抽出するために、5
B/6 B符号変換部1内パルス発生回路1aでは、デ
ユーティファクタが50%近傍のパルスを作成し、この
パルスをOHB情報情報抽出パルスレてORB情報蓄積
部2に送出して、この抽出パルス■のタイミングでOH
B情報■の抽出を行う。In this case, in order to reliably extract OHB information■,
The pulse generation circuit 1a in the B/6 B code converter 1 creates a pulse with a duty factor of around 50%, sends this pulse as an OHB information extraction pulse to the ORB information storage section 2, and outputs this pulse as an OHB information extraction pulse. OH at the timing of ■
Extract B information ■.
第4図は、5 B/6 B符号変換部1内に設置されて
いるパルス発生回路1aの構成概要を示し、本例の場合
9ビツトのシフトレジスタ50を用いて、デユーティフ
ァクタが479(即ち、50%近傍)のパルス■を発生
する場合を示す。FIG. 4 shows an outline of the configuration of the pulse generation circuit 1a installed in the 5B/6B code converter 1. In this example, a 9-bit shift register 50 is used, and the duty factor is 479 ( In other words, the case where a pulse (nearly 50%) is generated is shown.
尚、ビット数はORB情報情報臼ワード目毎に挿入され
ることから設定したビット数であり、これが3ビツトや
5ビツトの奇数ビット数であればよい。Note that the number of bits is the number of bits set because the ORB information information is inserted every second word, and it is sufficient if it is an odd number of bits such as 3 bits or 5 bits.
この場合、シフトレジスタ50は8個のフリップフロッ
プ(以下F、Fと称する)50 (1)〜(8)と、8
人力のNAND51を具備している。In this case, the shift register 50 includes eight flip-flops (hereinafter referred to as F, F) 50 (1) to (8);
It is equipped with a human-powered NAND51.
即ち、シフトレジスタ50内の連続8段のF、F2O(
1)〜(8)でパルス検出を行い、その後半の4段のF
。That is, 8 consecutive stages of F, F2O(
Pulse detection is performed in steps 1) to (8), and the latter four stages of F
.
F2O(5)〜(8)の検出パルスをNAND52でデ
ユーティファクタが479のパルスに合成し、更にこれ
をF。The detection pulses of F2O(5) to (8) are combined into a pulse with a duty factor of 479 by NAND52, and this is further combined with F2O.
F1aで打ち直して479のパルス■を得ている。I reshot with F1a and got 479 pulses ■.
尚、F、F1aで打ち直しを行っているのは、シフトレ
ジスタ50内で検出パルスをNAND52で合成してデ
ユーティファクタが479のパルスにした後の波形整形
(合成時に発生するヒゲの除去)を行うためである。The reason why F and F1a are rewritten is because the detected pulses are synthesized in the shift register 50 using the NAND 52 to create a pulse with a duty factor of 479, and then the waveform is shaped (removal of whiskers that occur during synthesis). It is for the purpose of doing.
〔発明が解決しようとする問題点〕
上述のようなパルス発生回路にあっては、取り扱うビッ
ト数、即ちシフトレジスタ50の段数が増加するに伴い
F、Fの数が増加し、強いては回路規模の増大につなが
ると言う問題点がある。[Problems to be Solved by the Invention] In the pulse generating circuit as described above, as the number of bits handled, that is, the number of stages of the shift register 50 increases, the number of F and F increases, and the circuit size is forced to increase. There is a problem in that it leads to an increase in
〔問題点を解決するための手段] 第1図は本発明の詳細な説明するブロック図を示す。[Means for solving problems] FIG. 1 shows a block diagram illustrating the invention in detail.
第1図に示す本発明の原理ブロック図は第4図で説明し
たのと同様な機能を有するパルス発生回路の構成概要を
示し、その構成は、
所定パルスをクロックとしてN段のシフト処理をするシ
フト手段10と、
シフト手段10の各段のパルスを引き込み、その論理演
算により所定パルスの(1/N)のパルスと、(1/
(N+1))のパルスを作成するゲート手段20と、
シフト手段10の所定段の出力を分周する分周手段30
とを具備して構成されている。The principle block diagram of the present invention shown in FIG. 1 shows an outline of the configuration of a pulse generation circuit having the same function as that explained in FIG. The shift means 10 pulls in the pulses of each stage of the shift means 10, and performs a logical operation on the pulses of (1/N) of the predetermined pulses and (1/N) of the predetermined pulses.
(N+1)) gate means 20 for creating a pulse, and frequency dividing means 30 for dividing the output of a predetermined stage of the shift means 10.
It is configured with the following.
N段のシフト手段10の段数をシフト手段10の各段の
パルスを引き込み論理演算するゲート手段2゜を介して
変えると共に、シフト手段10の所定段の出力パルスを
分周する分周手段30の分周比を変え、デユーティファ
クタが50%近傍のパルスを得るように構成することに
より、最小限の段数を有するシフト手段前で目的のパル
スを発生することが可能となる。The number of stages of the N-stage shift means 10 is changed via the gate means 2° which draws in the pulses of each stage of the shift means 10 and performs a logical operation, and the frequency dividing means 30 divides the frequency of the output pulse of a predetermined stage of the shift means 10. By changing the frequency division ratio and configuring to obtain a pulse with a duty factor near 50%, it becomes possible to generate a desired pulse before the shift means having the minimum number of stages.
[実施例]
以下本発明の要旨を第2図、第3図に示す実施例により
具体的に説明する。[Example] The gist of the present invention will be specifically explained below with reference to an example shown in FIGS. 2 and 3.
第2図は本発明の詳細な説明するブロック図、第3図は
本発明の実施例におけるタイムチャートを説明する図を
それぞれ示す。尚、全白を通じて同一符号は同一対象物
を示す。FIG. 2 is a block diagram illustrating the present invention in detail, and FIG. 3 is a diagram illustrating a time chart in an embodiment of the present invention. Note that the same reference numerals indicate the same objects throughout the entire image.
本実施例においても9ビツトをシフト処理して、デユー
ティファクタが4/9のパルス■を発生する場合とする
。In this embodiment as well, it is assumed that 9 bits are shifted and a pulse (2) with a duty factor of 4/9 is generated.
又、第1図で説明したシフト手段10として4個のF、
F10a〜10d 、ゲート手段20として5人力N0
R20a、4人力N0R20b、 2人力0R20C
から構成し、分周手段30としてF、F2O3とした場
合である。Further, as the shift means 10 explained in FIG. 1, four F,
F10a~10d, 5 manpower N0 as gate means 20
R20a, 4-man power N0R20b, 2-man power 0R20C
This is a case where the frequency dividing means 30 is F, F2O3.
4段のシフトレジスタをなずF、F10a〜10dの各
段の検出パルスの内、F、F10a〜10dの検出パル
スを引き込むN0R20aと、F、F10a〜10cの
各段の検出パルスを引き込むN0R20bとの出力パル
ス(a)、 (b)をF 、 F2O3の出力条件によ
り交互に有効にして、0R20Cを介してF、Floa
のデータ端子りに入力させ、入力するクロックCLK■
(このクロックCLK■は、第5図に示す5 B/6
B符号変換部1内で作成される)にて逐次シフトして行
く。N0R20a which pulls in the detection pulses of F and F10a to 10d among the detection pulses of each stage of F and F10a to 10d, and N0R20b which draws in the detection pulses of each stage of F and F10a to 10c. The output pulses (a) and (b) of are enabled alternately depending on the output conditions of F and F2O3, and the output pulses of F and F2O3 are
The clock CLK to be input by inputting it to the data terminal of
(This clock CLK■ is 5B/6 shown in FIG.
(created within the B code conversion unit 1).
その時の、タイムチャートを第3図に示す。即ち、N0
R20aの出力パルス(a)を有効して、クロックCL
K■が4個(4ビツト)目に次はN0R20bの出力パ
ルスら)が有効となる。The time chart at that time is shown in Figure 3. That is, N0
By validating the output pulse (a) of R20a, the clock CL
After the fourth K■ (4 bits), the output pulses of N0R20b etc. become valid.
次は、F、F2O3の出力条件を加え、クロックCLK
■が5個(5ビツト)目にN0R20aの出力パルス(
a)が有効となり、その後はこの動作を繰り返すことに
なる。Next, add the output conditions of F, F2O3, and clock CLK
■ is the fifth (5th bit) output pulse of N0R20a (
a) becomes valid, and this operation will be repeated thereafter.
F、F2O3の出力端子*Q(出力端子Qの逆極性)は
、N0R20aの有効化された時の立ち下がりに゛ハイ
°゛となり、N0R20bの出力パルス(b)が有効化
された時の立ち下がりで“ロウ”となる。この間は第3
図に示すように、4ビツトの間隔がある。The output terminal *Q of F, F2O3 (opposite polarity of output terminal Q) goes high at the falling edge when N0R20a is enabled, and goes high when the output pulse (b) of N0R20b is enabled. When it goes down, it becomes “low”. During this time, the third
As shown in the figure, there is an interval of 4 bits.
次に、F、F2O3の出力端子*Qが“ロウ”から“ハ
イ”になるのは、N0R20aの有効化された時の立ち
下がりであり、この間は5ビツトとなる。即ち、デユー
ティファクタが4/9のパルス■がこれにて作成される
ことになる。Next, the output terminals *Q of F and F2O3 change from "low" to "high" at the falling edge when N0R20a is enabled, and during this time there are 5 bits. That is, a pulse (2) with a duty factor of 4/9 is thus created.
上述のように、4段のF、F10a〜10dからなるシ
フトレジスタの段数を、115のパルスと1/4のパル
スのゲートをなすN0R20a、 N0R20bにて交
互に有効化することにより、1/9のパルスから479
のパルス■を作成することが可能となる。As mentioned above, the number of stages of the shift register consisting of four stages of F and F10a to F10d is reduced to 1/9 by alternately enabling N0R20a and N0R20b, which form the gates of 115 pulses and 1/4 pulses. 479 from the pulse of
It becomes possible to create a pulse ■.
以上のような本発明によれば、最小限のシフト段数でも
ってデユーティファクタが50%近傍のパルスを発生す
ることが出来る。According to the present invention as described above, it is possible to generate a pulse with a duty factor of around 50% with a minimum number of shift stages.
第1図は本発明の詳細な説明するブロック図、第2図は
本発明の詳細な説明するブロック図、第3図は本発明の
実施例におけるタイムチャートを説明する図、
第4図は従来例を説明するブロック図、第5図は符号変
換状況を説明する図、
をそれぞれ示す。
図において、
1は5 B/6 B符号変換部、
1aはパルス発生回路、 2はOHB情報蓄積部、1
0はシフト手段、
10a 〜10d、30a、50(1)〜50(8)、
53はF、F、20はゲート手段、 20a、
20bはNOR。
20cはOR130は分周手段、
50はシフトレジスタ、 52はNAND。
をそれぞれ示す。
本発明の詳細な説明するブロック図
第1図FIG. 1 is a block diagram explaining the present invention in detail, FIG. 2 is a block diagram explaining the present invention in detail, FIG. 3 is a diagram explaining a time chart in an embodiment of the present invention, and FIG. 4 is a conventional block diagram. FIG. 5 is a block diagram explaining an example, and FIG. 5 is a diagram explaining a code conversion situation. In the figure, 1 is a 5B/6B code conversion unit, 1a is a pulse generation circuit, 2 is an OHB information storage unit, 1
0 is a shift means, 10a to 10d, 30a, 50(1) to 50(8),
53 is F, F, 20 is gate means, 20a,
20b is NOR. 20c is an OR130 frequency dividing means, 50 is a shift register, and 52 is a NAND. are shown respectively. FIG. 1 is a detailed block diagram of the present invention.
Claims (1)
路において、 所定パルスをクロックとしてN段のシフト処理をするシ
フト手段(10)と、 前記シフト手段(10)の各段のパルスを引き込み、そ
の論理演算により前記所定パルスの(1/N)のパルス
と、(1/(N+1))のパルスを作成するゲート手段
(20)と、 前記シフト手段(10)の所定段の出力を分周する分周
手段(30)とを具備し、 前記分周手段(30)の出力に基づき、前記ゲート手段
(20)から前記(1/N)のパルスと、(1/(N+
1))のパルスを交互に出力して前記シフト手段(10
)に入力し、前記分周手段(30)から前記デューティ
ファクタが50%近傍の〔N/(2N+1)〕パルスを
得ることを特徴とするパルス発生回路。[Scope of Claims] A circuit that generates pulses with a duty factor of around 50%, comprising: a shift means (10) that performs shift processing in N stages using a predetermined pulse as a clock; and a pulse at each stage of the shift means (10). gate means (20) that pulls in and creates (1/N) pulses and (1/(N+1)) pulses of the predetermined pulse by logical operation thereof; and an output of the predetermined stage of the shift means (10). a frequency dividing means (30) for dividing the frequency of the pulse, and based on the output of the frequency dividing means (30), the pulse of (1/N) and the pulse of (1/(N+) are output from the gate means (20).
1)) pulses are alternately outputted to shift the shift means (10
), and obtains [N/(2N+1)] pulses with a duty factor of approximately 50% from the frequency dividing means (30).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62119804A JPS63284922A (en) | 1987-05-15 | 1987-05-15 | Pulse generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62119804A JPS63284922A (en) | 1987-05-15 | 1987-05-15 | Pulse generating circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63284922A true JPS63284922A (en) | 1988-11-22 |
JPH0473889B2 JPH0473889B2 (en) | 1992-11-24 |
Family
ID=14770635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62119804A Granted JPS63284922A (en) | 1987-05-15 | 1987-05-15 | Pulse generating circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63284922A (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5412554A (en) * | 1977-06-29 | 1979-01-30 | Sanyo Electric Co Ltd | Duty control system |
JPS5456758A (en) * | 1977-10-14 | 1979-05-08 | Sanyo Electric Co Ltd | Frequency divider circuit |
JPS6025278U (en) * | 1983-07-26 | 1985-02-20 | 三洋電機株式会社 | horizontal oscillation circuit |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6025278B2 (en) * | 1981-10-23 | 1985-06-17 | 株式会社東芝 | optical information recording medium |
-
1987
- 1987-05-15 JP JP62119804A patent/JPS63284922A/en active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5412554A (en) * | 1977-06-29 | 1979-01-30 | Sanyo Electric Co Ltd | Duty control system |
JPS5456758A (en) * | 1977-10-14 | 1979-05-08 | Sanyo Electric Co Ltd | Frequency divider circuit |
JPS6025278U (en) * | 1983-07-26 | 1985-02-20 | 三洋電機株式会社 | horizontal oscillation circuit |
Also Published As
Publication number | Publication date |
---|---|
JPH0473889B2 (en) | 1992-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3795864A (en) | Methods and apparatus for generating walsh functions | |
US5079548A (en) | Data packing circuit in variable length coder | |
AU597554B2 (en) | Pseudo-noise sequence generator | |
JPS63284922A (en) | Pulse generating circuit | |
US4998263A (en) | Generation of trigger signals | |
JPS6243382B2 (en) | ||
US5379038A (en) | Parallel-serial data converter | |
EP0766402A2 (en) | Counter circuit | |
JP2563239B2 (en) | Synchronous pattern selection method | |
JP3125651B2 (en) | Rate generator | |
KR20030032180A (en) | Counter for improving counting speed | |
CN117155354A (en) | Continuous pulse synchronization device, continuous pulse synchronization method and chip | |
RU2206120C1 (en) | Information protection device | |
JPH0410716A (en) | Decoding circuit for huffman code | |
JPS60229107A (en) | Sequence controller | |
GB1560834A (en) | Apparatus for generating at an output terminal thereof a succession of output bits representative of information contained in an arbitrary sequence of information bits applied to an input terminal thereof | |
JPS59169254A (en) | Code converting system | |
SU1488967A1 (en) | Code converter | |
SU486483A1 (en) | Input device and encoding information | |
JP3409549B2 (en) | Parallel signal conversion circuit and parallel signal synchronization circuit | |
SU1095397A1 (en) | Converter of binary signal to balanced five-level signal | |
SU1181155A1 (en) | Serial code-to-parallel code converter | |
SU1709534A1 (en) | Code translator | |
JPH039661B2 (en) | ||
JPH01221918A (en) | Variable length code converter |