JPS63278369A - Hetero junction type bipolar transistor - Google Patents

Abstract

PURPOSE:To obtain a hetero junction type bipolar transistor which has excellent high rapidity and an easy integration by bringing an intrinsic base region into contact with an external base region at one side, and reducing the width of the intrinsic region smaller than that of the external region. CONSTITUTION:An external base region 36b is formed in contact with an emitter region 33E at the side face of one side, and a barrier layer 32 made of semi- insulating AlGaAs is formed under the regions 36b, 33E. Intrinsic base region 38B and collector region 39C having a width W2 smaller than that W3 of the external base and that W1 of the emitter region are formed on the part of the region 33E so as to include a boundary between the regions 33E and 36b, i.e., to bring partly into contact with the region 36b. Thus, a collector capacity and an emitter capacity are reduced, and a hetero junction type bipolar transistor in which a resistance is reduced in the base contact, with excellent rapidity and easy integration is obtained.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヘテロ接合型バイポーラトランジスタに関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a heterojunction bipolar transistor.

〔発明の概要〕[Summary of the invention]

本発明は、エミッタ領域、ベース領域及びコレクタ領域
が形成されてなるヘテロ接合型バイポーラトランジスタ
において、ベース領域の真性ベース領域と外部ベース領
域とが一辺で接し、且つ真性ベース領域の巾を外部ベー
ス領域の巾より小に選定することによって、コレクタ容
量、エミッタ容量を小さくし、また、ベースコンタクト
抵抗を小さくして高速化を図ると共に、ＩＣ化を容易に
したものである。The present invention provides a heterojunction bipolar transistor in which an emitter region, a base region, and a collector region are formed, in which the intrinsic base region of the base region and the extrinsic base region are in contact with each other on one side, and the width of the intrinsic base region is the same as that of the extrinsic base region. By selecting a width smaller than the width of , the collector capacitance and emitter capacitance are made small, and the base contact resistance is also made small, thereby achieving high speed and facilitating IC implementation.

〔従来の技術〕[Conventional technology]

ヘテロ接合型バイポーラトランジスタは、シリコンなど
によるホモ接合型バイポーラトランジスタが有する欠点
を克服することができるトランジスタである。即ち、エ
ミッタ（Ｅ）にＮ２ＧａＡｓ、ベース（Ｂ）及びコレク
タ（Ｃ）にＧａＡｓを用いた場合のへテロ接合型バイポ
ーラトランジスタを例にとると、ベース中の多数キャリ
アである正孔は、Ｅ−８間のバンドギャップ差（ΔＥｇ
）のエネルギー障壁のためエミッタ中に拡散することが
できず、ベース電流は減少し、エミッタからベースへの
電子の注入効率が増加する。従って、ベース濃度を大き
くし、エミッタ濃度を小さくしても増中度（β＝　Ｉ　
ｃ　／　Ｉ　Ｅｌ　）を大きくすることができる。A heterojunction bipolar transistor is a transistor that can overcome the drawbacks of a homojunction bipolar transistor made of silicon or the like. That is, if we take a heterojunction bipolar transistor using N2GaAs for the emitter (E) and GaAs for the base (B) and collector (C) as an example, the holes, which are the majority carriers in the base, are Bandgap difference between 8 (ΔEg
) cannot diffuse into the emitter due to the energy barrier, the base current decreases and the efficiency of electron injection from the emitter to the base increases. Therefore, even if the base concentration is increased and the emitter concentration is decreased, the degree of enhancement (β = I
c/I El ) can be increased.

これは高速性に関係するベース抵抗とＥ−Ｂ間接合容量
を小さくできることを意味し、シリコン・バイポーラト
ランジスタより高速であることが理論的にも実験的にも
示されている。This means that the base resistance and E-B junction capacitance, which are related to high speed performance, can be reduced, and it has been shown both theoretically and experimentally that the transistor is faster than a silicon bipolar transistor.

第８図は、イオン注入技術と金属埋込み技術を駆使した
Ｍ　ＧａＡｓ層　ＧａＡｓプレーナ型へテロ接合型バイ
ポーラトランジスタの代表的な構造である。この構造に
係るトランジスタ（１３）の製法例を簡単に説明する。FIG. 8 shows a typical structure of an M GaAs layer GaAs planar type heterojunction bipolar transistor that makes full use of ion implantation technology and metal embedding technology. An example of a method for manufacturing a transistor (13) having this structure will be briefly described.

半絶縁性ＧａＡｓ基板（１）上に順次コレクタ電極取出
層（２）となるｎ　”−ＧａＡｓＮｓコレクタ領域（３
）となるｎ　−ＧａＡｓ層、ベース領域（即ち真性ベー
ス領域）（４）となるｐ　−ＧａＡｓ層、エミッタ領域
（５）となるＮ−ＭＩＧａＡｓ層及びキャンプ層（６）
となるｎ　　ＧａＡｓ１ｉ。On the semi-insulating GaAs substrate (1), an n''-GaAsNs collector region (3) which becomes the collector electrode extraction layer (2) is sequentially formed.
), a p-GaAs layer that becomes the base region (i.e., intrinsic base region) (4), an N-MIGaAs layer that becomes the emitter region (5), and a camp layer (6).
n GaAs1i.

ｎ”−ＧａＡｓ層をエピタキシャル成長した後、先ずエ
ミッタ領域を残すようにｎ”　−ＧａＡｓのキャンプ層
（６）をエツチング除去し、５ｔ０２をマスクとしてＭ
ｇをイオン注入した後、アニールによって外部ベース領
域（７）を形成する。次に、ボロン又はＨ＋のイオン注
入によって素子分離領域（８）及びベース／コレクタ分
離領域（９）を形成する。次に、コレクタ電極形成領域
のＳｉＯ２層（１０）の窓開け、トレンチ（Ｒ部）　　
（１１）の形成、このトレンチ（１１）への金属（１，
２）の埋込み、によってトランジスタ（１３）を作製す
る。（１４）はベース電極、（１５）はエミッタ電極、
（１６）はコレクタ電極である。After epitaxially growing the n''-GaAs layer, first remove the n''-GaAs camp layer (6) by etching so as to leave the emitter region.
After ion implantation, an external base region (7) is formed by annealing. Next, an element isolation region (8) and a base/collector isolation region (9) are formed by boron or H+ ion implantation. Next, a window is opened in the SiO2 layer (10) in the collector electrode formation region, and a trench (R section) is formed.
(11), metal (1,
A transistor (13) is manufactured by embedding in step 2). (14) is the base electrode, (15) is the emitter electrode,
(16) is a collector electrode.

一方、第９図に示すようにコレクタ領域を表面層側にし
た所謂コレクタ・トップ型のへテロ接合型バイポーラト
ランジスタ（１７）も考えられている。このコレクタ・
トップ型のへテロ接合バイポーラトランジスタの作製の
手順は、エピタキシーの順序が変るだけで、はとんど第
８図のエミッタ・トップ型のへテロ接合バイポーラトラ
ンジスタ（１３）と同じである。第９図において、第８
図と対応する部分に同一符号を付すも、（１８）はエミ
ッタ電極取出層となるｎ”　　ＧａＡｓ層、（５）はエ
ミッタ領域となるＮ−ＭＧａＡｓ層、（４）はベース領
域となるｐ　−ＧａＡｓ層、（３）はコレクタ領域とな
るｎ　　ＧａＡｓ層、（１９）はコレクタキャップ層と
なるｎ　＋　＋＋＋ＧａＡｓ層、（７）は外部ベース領
域である。On the other hand, as shown in FIG. 9, a so-called collector top type heterojunction bipolar transistor (17) in which the collector region is on the surface layer side has also been considered. This collector
The procedure for manufacturing a top-type heterojunction bipolar transistor is essentially the same as the emitter-top type heterojunction bipolar transistor (13) shown in FIG. 8, except that the epitaxy order is changed. In Figure 9, the 8th
The same reference numerals are given to the parts corresponding to those in the figure, and (18) is an n'' GaAs layer which will be an emitter electrode extraction layer, (5) is an N-MGaAs layer which will be an emitter region, and (4) is a p-GaAs layer which will be a base region. A GaAs layer, (3) an n GaAs layer serving as a collector region, (19) an n + +++ GaAs layer serving as a collector cap layer, and (7) an external base region.

ヘテロ接合型バイポーラトランジスタのスイッチング時
間でＳは、 で与えられる。但し、Ｒｂ：ベース抵抗、Ｃｃ：ベース
ーコレクタ間容量、ＲＬ；負荷抵抗、ｃＬ：負荷容量、
τｂ：ベース通過時間である。従ってτＳの低減化には
ＲｈとＣｃの低減化が必要となる。一般的にはコレクタ
・トップ型へテロ接合バイポーラトランジスタの方が、
エミッタ・トップ型へテロ接合バイポーラトランジスタ
に比較してＣｃの低減化に有利であるため、高速性は高
いと考えられている。即ち、（ｉ）コレクタ・トップ型
へテロ接合バイポーラトランジスタはコレクタ面積が小
さいのでコレクターベース間接合容量が小さくなり、高
速性に有利である。−労連にエミッタ面積は大きくなる
のでエミッターベース間容量は大きくなる。これは短所
であるが、しかし、エミッターベース間はへテロ接合で
あり、ホモ接合に比べて小さくなる。又エミッタ濃度は
小さいので、本来エミッタ接合容量は小さくでき大きな
問題とはならない、コレクタ容量の減少による長所の方
がはるかに大きく、発表されているシミュレーションで
もコレクタ・トップ型の方が速い。The switching time S of a heterojunction bipolar transistor is given by: However, Rb: base resistance, Cc: base-collector capacitance, RL: load resistance, cL: load capacitance,
τb: Base passage time. Therefore, in order to reduce τS, it is necessary to reduce Rh and Cc. In general, collector-top type heterojunction bipolar transistors are
It is believed that high speed performance is possible because it is advantageous in reducing Cc compared to an emitter-top type heterojunction bipolar transistor. That is, (i) the collector-top type heterojunction bipolar transistor has a small collector area, so the collector-base junction capacitance is small, and it is advantageous for high speed performance. -Since the emitter area becomes larger, the emitter-base capacitance becomes larger. This is a disadvantage, however, since the emitter base is a heterojunction, which is smaller than a homojunction. In addition, since the emitter concentration is small, the emitter junction capacitance is originally small and does not pose a major problem.However, the advantage of reducing the collector capacitance is much greater, and the collector-top type is faster in published simulations.

（ｉｉ　）回路的にみると、ＥＣＬ　（エミッタ・カッ
プルド・ロジック）の場合、いくつかのトランジスタの
エミッタが共通に接続されてゲートを構成するので、ｎ
＋エミッタ層をアイソレーションなしで共通にすること
で素子面積の縮小化を計ることができる。(ii) From a circuit perspective, in the case of ECL (emitter coupled logic), the emitters of several transistors are connected in common to form a gate, so n
+ By using a common emitter layer without isolation, the device area can be reduced.

（発明が解決しようとする問題点） ところで、上述した従来のへテロ接合型バイポーラトラ
ンジスタにおいて、デバイスの面積を小さくしてゆくと
活性領域の周辺すなわちコレクタと外部ベース間及びエ
ミッタと外部ベース間のペリフェリが持つ容量が相対的
に大きくなってくる。(Problems to be Solved by the Invention) By the way, in the conventional heterojunction bipolar transistor described above, as the area of the device is reduced, the area around the active region, that is, between the collector and the external base and between the emitter and the external base. The capacity of the periphery becomes relatively large.

例えば第９図のコレクタ・トップ型のへテロ接合バイポ
ーラトランジスタにおいて、コレクタ面積が１×１μ−
の場合を計算してみると、真性部分容量はエミッターベ
ース間容１１ｃｅｂミ２．７ｆＦ　、コレクターベース
間容量Ｃｂｃ：　０．２７ｆＦ　（空乏層４０００人と
仮定する）と小さいが、外部容量即ち周辺部のみの容量
　ｃ　ｅｂ’及びＣｂｃ’はＣｅｂ’　”ａ３．２ｆＦ
　。For example, in the collector-top type heterojunction bipolar transistor shown in Figure 9, the collector area is 1 x 1μ-
When calculating the case of The capacitance of c eb' and Cbc' are Ceb' ``a3.2fF
.

Ｃｂｃ’　ミ０．５ｆＦとかなり大きいことが分る。従
って、デバイス面積の縮小に伴い周辺部の寄与が大きく
ならないような構造が望ましい。実際Ｓｉ系バイポーラ
トランジスタではそのような工夫がなされている。It can be seen that Cbc' is quite large at 0.5 fF. Therefore, it is desirable to have a structure in which the contribution of the peripheral portion does not increase as the device area decreases. In fact, such measures have been taken in Si-based bipolar transistors.

例えば第９図の構成のへテロ接合型バイポーラトランジ
スタでは外部容量を小さくしようとすると、ベースコン
タクト領域が小さくなるのでベースコンタクト抵抗が大
きくなってしまい素子のスピードが制限されてしまう。For example, in a heterojunction bipolar transistor having the structure shown in FIG. 9, if an attempt is made to reduce the external capacitance, the base contact region becomes smaller, which increases the base contact resistance and limits the speed of the device.

そして、上述のような点も含めて従来のイオン注入によ
り外部ベースを作るヘテロ接合型バイポーラトランジス
タにおいては、次のような欠点を有していた。In addition to the above-mentioned points, conventional heterojunction bipolar transistors in which an external base is formed by ion implantation have the following drawbacks.

（ｉ）外部ベース領域の濃度を大きくすることができな
い。(i) The concentration of the external base region cannot be increased.

（ｉｉ　）活性化アニール時の注入不純物のエミッタ領
域への拡散及び真性ベース領域中の不純物の拡散による
接合位置のずれが生じる。(ii) A displacement of the junction position occurs due to the diffusion of implanted impurities into the emitter region and the diffusion of impurities in the intrinsic base region during activation annealing.

（ｉｉｉ　）エミッター外部ベース間、コレクター外部
ベース間に生じるペリフェリの外部容量がデバイス面積
が小さくなるにつれて相対的に大きくなる。特にペリフ
ェリのコレクタ容２をなくすことができない。(iii) The external capacitance of the periphery generated between the emitter external base and the collector external base becomes relatively large as the device area becomes smaller. In particular, the collector container 2 of the periphery cannot be eliminated.

（ｉｖ　）コレクタ（又はエミッタ）電極の取り出しに
は深いトレンチの形成、金属埋め込み技術が必要である
。(iv) To take out the collector (or emitter) electrode, formation of a deep trench and metal embedding technology are required.

（ｖ）容量を増さずにベース、エミッタのコンタクト面
積を大きくすることができない。(v) The base and emitter contact areas cannot be increased without increasing the capacitance.

（ｖｌ）エミッタ領域から真性ベース領域に注入された
電子のうちペリフェリ　（周辺）における電子が拡散長
（数μｍ）の長さだけ外部ベース領域に拡散して正孔と
再結合し、無効ベース電流となる所謂ペリフェリ効果に
より、素子を小さくした場合に電流項中率が下がる。(vl) Among the electrons injected from the emitter region to the intrinsic base region, electrons in the periphery diffuse into the extrinsic base region by the diffusion length (several μm) and recombine with holes, causing a reactive base current. Due to the so-called periphery effect, the current term neutrality decreases when the element is made smaller.

本発明は、上述の点に鑑み、特にコレクタ容量、エミッ
タ容量を小さくし、且つベースコンタクトに抵抗を小さ
くして高速性に優れ、且つＩＣ化を容易にしたヘテロ接
合型バイポーラトランジスタを提供するものである。In view of the above-mentioned points, the present invention provides a heterojunction bipolar transistor that has particularly low collector capacitance and emitter capacitance, and low resistance at the base contact, has excellent high-speed performance, and is easily integrated into an IC. It is.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、エミッタ領域、ベース領域及びコレクタ領域
が形成されて成るヘテロ接合型バイポーラトランジスタ
において、ベース領域の真性ベース領域と外部ベース領
域とが一辺で接するようにし、真性ベース領域の巾を外
部ベース領域の巾より小となるように選定して構成する
。The present invention provides a heterojunction bipolar transistor in which an emitter region, a base region, and a collector region are formed. It is selected and configured so that it is smaller than the width of the area.

エミッタ（又はコレクタ）領域と外部ベース領域は上記
−辺の側面で接し、外部ベース領域の他の辺は絶縁層と
接するようになされる。そして真性ベース領域上にコレ
クタ（又はエミッタ）領域が形成される。The emitter (or collector) region and the external base region are in contact with the side surface of the - side, and the other side of the external base region is in contact with the insulating layer. A collector (or emitter) region is then formed on the intrinsic base region.

〔作用〕[Effect]

真性ベース領域と外部ベース領域とが一辺で接し、真性
ベース領域の巾が外部ベース領域の巾より小さいことに
より、素子を縮少化していった場合にも、外部ベース面
積は大きくすることができ、ベースコンタクト抵抗は小
さくなる。真性ベース領域上のコレクタ（又はエミッタ
）領域は外部ベース領域とほとんど接触せず、又、真性
ベース領域下のエミッタ（又はコレクタ）領域と外部ベ
ース領域とは一辺の側面で接しているのみであるため、
ペリフェリでの外部容量は小さく、従ってコレクタ容量
、エミッタ容量は小さくなる。特に素子を縮少化してい
っても外部容量が相対的に太き（なることはない。Since the intrinsic base region and the extrinsic base region are in contact with each other on one side, and the width of the intrinsic base region is smaller than the width of the extrinsic base region, the extrinsic base area can be increased even when the device is downsized. , the base contact resistance becomes smaller. The collector (or emitter) region above the intrinsic base region hardly contacts the extrinsic base region, and the emitter (or collector) region under the intrinsic base region and the extrinsic base region only touch on one side. For,
The external capacitance at the periphery is small, so the collector capacitance and emitter capacitance are small. In particular, even if the elements are reduced in size, the external capacitance will become relatively thick.

〔実施例〕〔Example〕

第１図を参照して本発明によるコレクタ・トップ型のへ
テロ接合バイポーラトランジスタの一実施例をその製法
と共に説明する。An embodiment of a collector-top type heterojunction bipolar transistor according to the present invention will be described with reference to FIG. 1, together with its manufacturing method.

先ず、第１図Ａに示すように半絶縁性のＧａＡｓ基板（
３１）上にエミッタに対してバリア層（３２）となる高
抵抗の広バンドギャップ層即ち厚さ　０．３μｍの半絶
縁性のＭｌ　ｏ、ｓ　Ｇａｏ、ｓ　Ａｓ　（アンドープ
）眉、エミッタ領域となる厚さ　０．５μｍ　−、Ｓｓ
ドープによる不純物濃度２　Ｘ　１０１８ｃＩ１１−３
程度のＮ　−Ａ１２０．３　ＧａｏＴＡｓ層（３３）、
及びＮ　　ＡＱ　ｘ　Ｇａ１−ｘＡｓのＭ組成比Ｘを０
．３からＯに順次変えてなる傾斜組成層（３４）をＭＯ
ＣＶＤ（有機金属気相成長）法により順次成長する。傾
斜組成層（３４）は厚さ０．０３μｍ、不純物濃度５×
１０１１０ｌ７”程度で、下から上に向ってＸが０．３
から０に漸次変化するように形成される。さらに傾斜組
成層（３４）上に厚さ０．１μｍの窒化シリコン（Ｓｉ
Ｎ　）層（３５）を被着形成する。First, as shown in Figure 1A, a semi-insulating GaAs substrate (
31) On top is a high-resistance wide bandgap layer that becomes a barrier layer (32) for the emitter, that is, a semi-insulating Mlo, s Gao, s As (undoped) layer with a thickness of 0.3 μm, which becomes the emitter region. Thickness 0.5μm -, Ss
Impurity concentration due to doping 2 x 1018cI11-3
N −A 120.3 GaoTAs layer (33),
and M composition ratio X of N AQ x Ga1-xAs is 0
．． MO
The layers are grown sequentially by a CVD (organic metal vapor phase epitaxy) method. The gradient composition layer (34) has a thickness of 0.03 μm and an impurity concentration of 5×
It is about 10110l7”, and X is 0.3 from the bottom to the top.
It is formed so that it changes gradually from 0 to 0. Furthermore, silicon nitride (Si) with a thickness of 0.1 μm is placed on the graded composition layer (34).
N) layer (35) is deposited.

次に、第１図Ｂに示すように窒化シリコン層（３５）を
エミッタ領域に対応する部分を残すように選択エツチン
グして後、残った窒化シリコン層（３５）をマスクとし
てウェットエツチングにより傾斜組成層（３４）及びＮ
　　Ｍｌ　Ｏ，３ＧａｏＴＡｓＪｉ　（３３）を選択エ
ツチングしてエミッタ領域（３３Ｅ）を形成する。Next, as shown in FIG. 1B, the silicon nitride layer (35) is selectively etched to leave a portion corresponding to the emitter region, and the remaining silicon nitride layer (35) is used as a mask to perform wet etching to form a gradient composition. Layer (34) and N
Ml 2 O,3GaoTAsJi (33) is selectively etched to form an emitter region (33E).

次に、第１図Ｃに示すように窒化シリコン層（３５）を
マスクとして外部ベース領域となるｐ＋−ＧａＡｓ層（
３６）を窒化シリコン層（３５）と同じ高さまで選択成
長させる。Next, as shown in FIG. 1C, using the silicon nitride layer (35) as a mask, a p + -GaAs layer (
36) is selectively grown to the same height as the silicon nitride layer (35).

次に、第１図りに示すように窒化シリコン層（３５）を
除去した後、厚さ０．０１μｍのアンドープＧａＡｓよ
りなるスペーサ層（図示せず）、真性ベース領域となる
厚さ０．１μｍ、不純物濃度２　Ｘ　１０１９ｃａｔ−
’程度のｐ”−ＧａＡｓ層（３８）、コレクタ領域とな
る厚さ０．４μｍ、不純物濃度ＩＱ１７　Ｃ，−３程度
のｎ　−ＧａＡｓ層（３９）及びコレクタキャップ層と
なる厚すＯ’、１／Ｊ　ｍ　、不純物濃度５　Ｘ　１０
”　ｃｍ−３程度のｎ”　−ＧａＡｓ層（４０）を順次
ＭＯＣＶＤ法にて成長させる。ここで、アンドープＧａ
Ａｓのスペーサ層（３７）によりｐ”−ＧａＡｓ層（３
８）のｐ形不純物（例えばＺｎ）がＮ−Ｎ２ＧａＡｓの
エミッタ領域（３３Ｉｌりに拡散されるのを防止するこ
とができる。Next, as shown in the first diagram, after removing the silicon nitride layer (35), a 0.01 μm thick spacer layer (not shown) made of undoped GaAs, a 0.1 μm thick spacer layer that will become the intrinsic base region, Impurity concentration 2 x 1019cat-
A p''-GaAs layer (38) with a thickness of 0.4 μm as a collector region, an n-GaAs layer (39) with an impurity concentration of IQ of 17 C, and a thickness of 0' as a collector cap layer, 1 /J m, impurity concentration 5 x 10
An n-GaAs layer (40) with a thickness of about "cm-3" is sequentially grown by MOCVD. Here, undoped Ga
The p”-GaAs layer (3) is formed by the As spacer layer (37).
8) can be prevented from being diffused into the N--N2 GaAs emitter region (33Il).

次に、第１図Ｅに示すようにコレクタ領域及び外部ベー
ス領域に対応する部分を残して、ＲＩＥ（反応性イオン
エツチング）にてｎ　”　　ＧａＡｓＪｉｉ（４０）　
　、ｎ　−ＧａＡｓ層　（３９）　　、ｐ”　　−Ｇａ
Ａｓ層　（３８）（３６）を選択的にエツチング除去す
る。これによって外部ベース領域（３６ｂ　）が形成さ
れる。ＲＩＥではＡ１２ＧａＡＳはエツチングされない
ので、このＲＩＥによってエミッタ領域の一部を構成す
る傾斜組成層（３４）の表面の露出及び素子間分離がな
される。Next, as shown in FIG. 1E, n'' GaAsJii (40) was etched by RIE (reactive ion etching), leaving the portions corresponding to the collector region and external base region.
, n-GaAs layer (39), p''-Ga
The As layers (38) and (36) are selectively etched away. This forms an external base region (36b). Since A12GaAS is not etched by RIE, the surface of the graded composition layer (34) constituting a part of the emitter region is exposed and the elements are isolated by this RIE.

このときの選択エツチングパターンは平面的にみて第１
図Ｇに示す如きパターンとする。即ち四角形のエミッタ
領域（３３１Ｅ　）の−辺の中央部でエミッタ領域（３
３Ｅ　）の巾Ｗ１より小なる巾Ｗ２で重なる領域部（即
ち後述の真性部分の面積に対応する）　　（５１）と、
この領域部（５１）のエミッタ領域（３３Ｅ　）外に延
長する延長部に連接して領域部（５１）の巾Ｗ２により
大なる巾Ｗｌ　　（図示の例ではＷｘ＝Ｗｉ）の領域部
（即ち後述の外部ベース領域の面積に対応する）　　（
５２）を有したパターンをもって選択エツチングされる
。The selected etching pattern at this time is the first one when viewed two-dimensionally.
The pattern is as shown in Figure G. That is, the emitter region (331E) is located at the center of the - side of the rectangular emitter region (331E)
(51), which overlaps with a width W2 smaller than the width W1 of 3E) (i.e., corresponds to the area of the intrinsic part described later);
A region (that is, a region described later) that is connected to the extension of this region (51) extending outside the emitter region (33E) has a width Wl (Wx=Wi in the illustrated example) larger than the width W2 of the region (51). ) (corresponding to the area of the external base region of
52) is selectively etched with a pattern.

次に、外部ベース領域（３６ｂ　）上のｎ”　−ＧａＡ
ｓＮ　（４０）　、ｎ−ＧａＡｓ層（３９）及び１）　
”　−ＧａＡｓＮ（３８）をＲＩＨにより選択的に除去
し、コレクタキャップ層（４０ｃ　）　、コレクタ領域
（３９Ｇ　＞　及び真性ベース領域（３８Ｂ）を形成す
る。次いで、酸化シリコン（ＳｉＯ２）　ｉｆ　（４１
）を全面に形成した後、平坦化してコレクタキャップ層
（４０ｃ）を表面に臨ましめる。そして、酸化シリコン
Ｎ　（４１）に対してベース電極取出用及びエミッタ電
極取出用の窓開けを行って後、Ｎ−ＭｌＧａＡｓによる
エミッタ領域即ちその表面の傾斜組成層（３４）及びｎ
　＋−ＧａＡｓによるキ’ｒｐ−／プ層（４０ｃ　）に
＾ｕＧｅ／Ａｕによるエミッタ電極（４２）及びコレク
タ電極（４３）を形成し、またｐ“−ＧａＡｓによる外
部ベース領域（３６ｂ）にＴｉ／　Ｐｔ／　Ａｕによる
ベース電極（４４）を形成する。Next, n”-GaA on the external base region (36b)
sN (40), n-GaAs layer (39) and 1)
"-GaAsN (38) is selectively removed by RIH to form a collector cap layer (40c), a collector region (39G) and an intrinsic base region (38B). Next, silicon oxide (SiO2) if (41
) is formed on the entire surface and then flattened to expose the collector cap layer (40c) to the surface. After opening a window for extracting the base electrode and the emitter electrode in the silicon oxide N (41), the emitter region made of N-MlGaAs, that is, the gradient composition layer (34) on the surface thereof, and the n
An emitter electrode (42) and a collector electrode (43) made of uGe/Au are formed on the cap layer (40c) made of +-GaAs, and a Ti/p layer is formed on the external base region (36b) made of p"-GaAs. A base electrode (44) made of Pt/Au is formed.

斯くして、第１図Ｆ及びＨに示すように外部ベース領域
（３６ｂ　）とエミッタ領域（３３Ｅ）とが−辺の側面
を接して形成され、外部ベース領域（３６ｂ）及びエミ
ッタ領域（３３Ｅ　）下に半絶縁性の／１ｕＧａＡｓよ
りなるバリア層（３２）が形成され、エミッタ電極（３
３Ｅ）と外部ベース領域（３６ｂ　）の境界を含むよう
に即ち一部外部ベース領域（３６ｂ　）に接するように
エミッタ領域（３３Ｅ）の一部上に外部べ−ス巾Ｗ３及
びエミッタ領域の巾Ｗ１より小なる巾Ｗ２の真性ベース
領域（３８Ｂ）及びコレクタ領域（３９Ｃ）が形成され
、従って外部ベース領域（３６ｂ　）と真性ベース領域
（３８Ｂ）とは−辺で接し、真性ベース領域（３８Ｂ　
）の巾Ｗ２が外部ベース領域（３６ｂ　）の巾Ｗ３より
小とされて成る目的のコレクタ・トップ型のへテロ接合
バイポーラトランジスタ（４５）を得る。In this way, as shown in FIGS. 1F and 1H, the external base region (36b) and the emitter region (33E) are formed with the side surfaces of the - side in contact with each other, and the external base region (36b) and the emitter region (33E) A semi-insulating barrier layer (32) made of /1uGaAs is formed underneath, and an emitter electrode (32) is formed below.
External base width W3 and emitter area width W1 are formed on a part of the emitter region (33E) so as to include the boundary between the external base region (36b) and the external base region (36b), that is, to partially touch the external base region (36b). An intrinsic base region (38B) and a collector region (39C) having a smaller width W2 are formed. Therefore, the extrinsic base region (36b) and the intrinsic base region (38B) touch at the - side, and the intrinsic base region (38B)
) is smaller than the width W3 of the external base region (36b) to obtain the target collector-top type heterojunction bipolar transistor (45).

第２図は本発明をコレクタ・トップ型のへテロ接合バイ
ポーラトランジスタに通用した場合の他の実施例である
。FIG. 2 shows another embodiment in which the present invention is applied to a collector-top type heterojunction bipolar transistor.

本例においては、先ず第２図Ａに示すように半絶縁性Ｇ
ａＡｓ基板（３１）上に、エミッタに対してバリア層（
３２）となる厚さ　０．３μｍの半絶縁性のＡｌ１　ｏ
、ｓ　Ｇａｏ５Ａｓ　（アンドープ）層、エミッタ領域
となる厚さ０．５μｒａｓＳｉドープによる不純物濃度
２×１０１８ｃｍ−３程度のＮ　　Ａｌ１０．３　Ｇａ
ｏ、ｒ　Ａｓ層（３３）　、Ｎ−Ａ１２　ｘ　Ｇａ１−
ｙ　ＡｓのＭ組成比Ｘを０．３から０に順次変えてなる
厚さ０．０３μｍ、不純物濃度５　Ｘ　１０１７ｃｍ−
３程度の傾斜組成層（３４）　、更にエミッタキャップ
層となる厚さ０．５μｍ、不純物濃度５　Ｘ　１０１８
ｃ＋ａ−３程度のｎ　”　−ＧａＡｓＦｉ　（４６）及
び厚さ０．０２μｍ、不純物濃度５　Ｘ　１０”　ｃｍ
−３程度のＮ　　Ｍｌ　ｏ、ｇ　Ｇａｏ、ｖ　Ａｓ層（
４７）をＭＯＣＶＤ法にて順次成長させる。このＮ　　
Ａｌ１０．３　Ｇａｏ、ｖ　Ａｓ層（４７）上に厚さ０
．１μｍの窒化シリコン（ＳｉＮ　＞！（３５）を被着
形成する。In this example, first, as shown in FIG. 2A, a semi-insulating G
A barrier layer (
32) Semi-insulating Al1 o with a thickness of 0.3 μm
, s Gao5As (undoped) layer, NAl10.3 Ga with an impurity concentration of about 2 x 1018 cm-3 by doping with Si to a thickness of 0.5 μras, which becomes the emitter region.
o, r As layer (33), N-A12 x Ga1-
y The M composition ratio X of As is changed sequentially from 0.3 to 0, and the thickness is 0.03 μm and the impurity concentration is 5 x 1017 cm.
A graded composition layer (34) of about 3.0 μm, and an emitter cap layer with a thickness of 0.5 μm and an impurity concentration of 5×1018
n''-GaAsFi (46) of about c+a-3, thickness 0.02 μm, impurity concentration 5 x 10'' cm
-3 about N Mlo, g Gao, v As layer (
47) are sequentially grown using the MOCVD method. This N
Al10.3 Gao, v Thickness 0 on As layer (47)
．． Deposit 1 μm of silicon nitride (SiN>!(35)).

次に、第２図Ｂに示すように窒化シリコン層（３５）を
エミッタ領域に対応する部分を残すように選択エツチン
グして後、この窒化シリコン層（３５）をマスクとして
Ｎ　　Ｎ２　Ｑ、３　Ｇａｏ、ｖ　Ａｓ層（４７）、ｎ
”−ＧａＡｓ層（４６）　、ｍ斜組成層（３４）及びＮ
−Ａｌ１０．３　Ｇ　ａ　Ｏ，？　Ａ　ｓ層（３３）を
選択的にエツチング除去してエミッタ領域（３３１１！
　）を形成する。Next, as shown in FIG. 2B, after selectively etching the silicon nitride layer (35) so as to leave a portion corresponding to the emitter region, using this silicon nitride layer (35) as a mask, N N2 Q, 3 Gao , v As layer (47), n
”-GaAs layer (46), m-gradient composition layer (34) and N
-Al10.3 G a O,? The As layer (33) is selectively etched away to remove the emitter region (3311!).
) to form.

次に、第２図Ｃに示すように窒化シリコン層（３５）を
マスクとして外部ベース領域となるｐ＋−ＧａＡｓ層（
３６）を窒化シリコン層（３５）と同じ高さまで選択成
長させる。Next, as shown in FIG. 2C, using the silicon nitride layer (35) as a mask, a p + -GaAs layer (
36) is selectively grown to the same height as the silicon nitride layer (35).

次に、第２図りに示すように窒化シリコン層（３５）を
除去して後、コレクタ領域に対応する部分を含む領域の
Ｎ　−Ｎ２　ｏｊＧａｏ、ｖ　Ａｓ層（４７）をウェッ
トエツチングで除去すると共に、続いてＲＩＥによりｐ
　”　−ＧａＡｓ層（３６）とｎ”−ＧａＡｓ層（４６
）との境界を含むようにｎ”−ＧａＡｓ層（４６）とｐ
ｌ−ＧａＡｓ層（３６）をｎ”−ＧａＡｓ層（４６）の
厚み分だけ選択的にエツチング除去する。Next, as shown in the second diagram, after removing the silicon nitride layer (35), the N-N2 ojGao,v As layer (47) in the region including the portion corresponding to the collector region is removed by wet etching. , followed by RIE to p
"-GaAs layer (36) and n"-GaAs layer (46)
), the n”-GaAs layer (46) and p
The l-GaAs layer (36) is selectively etched away by the thickness of the n''-GaAs layer (46).

次に、第２図Ｅに示すように厚さ０．０１μｍのアンド
ープＧａＡｓよりなるスペーサ層（図示せず）、真性ベ
ース領域となる厚さ０．１μｍ、不純物濃度２　ｘ　１
（ｐｓ　ｃｍ−３程度のｐ”−ＧａＡｓ層（３８）　、
コレクタ領域となる厚さ０．４μＩ、不純物濃度１ｏ１
７ｃ１１１−３程度のｎ”−ＧａＡｓ層（３９）及びコ
レクタキャップ層となる厚さ０．１μｍ、不純物濃度５
　Ｘ　１０１８ＣＲＩ−３程度のｎ”−ＧａＡｓ層（４
０）をＭＯＣＶＤ法にて成長させる。Next, as shown in FIG. 2E, a spacer layer (not shown) made of undoped GaAs with a thickness of 0.01 μm, a thickness of 0.1 μm and an impurity concentration of 2 x 1, which will become the intrinsic base region.
(p''-GaAs layer of about ps cm-3 (38),
Collector region thickness: 0.4μI, impurity concentration: 1o1
An n''-GaAs layer (39) of about 7c111-3 and a collector cap layer with a thickness of 0.1 μm and an impurity concentration of 5
x n”-GaAs layer (4
0) is grown using the MOCVD method.

次に、第２図Ｆに示すようにマスク（４８）を介してｎ
”　−ＧａＡｓ層（４０）　、ｎ　−ＧａＡｓ層（３９
）、ｐ　”　−ＧａＡｓＪｉｆ　（３６）をそのコレク
タ領域及び外部ベース領域に対応する部分を残してＲＩ
Ｅにて選択エツチングする。これによって外部ベース領
域（３６ｂ　）及びエミッタキャップ層（４６ｅ　）が
形成される。このとき、ＭＧａＡｓ層はＲＩＥによりエ
ツチングされない。従ってエミッタキャップ層（４６ｅ
　）上にＮ２ＧａＡｓ層（４７）が設けられているため
に、エミッタキャップ層（４６ｅ）はエツチングされな
い。Next, as shown in FIG. 2F, n
”-GaAs layer (40), n-GaAs layer (39)
), p”-GaAsJif (36) with RI leaving parts corresponding to its collector region and external base region.
Selective etching is performed with E. This forms an extrinsic base region (36b) and an emitter cap layer (46e). At this time, the MGaAs layer is not etched by RIE. Therefore, the emitter cap layer (46e
), the emitter cap layer (46e) is not etched due to the N2GaAs layer (47) provided thereon.

次に、第２図Ｇに示すように外部ベース領域（３６ｂ）
上のｎ”−ＧａＡｓ層（４０）及びｎ　−ＧａＡｓ１ｉ
（３９）を選択的にエツチング除去する。これにょリコ
レクタのキャップ層（４０ｃ　）　、コレクタ領域（３
９Ｃ）及び真性ベース領域（３８Ｂ）が形成される。Next, as shown in FIG. 2G, the external base region (36b)
Upper n''-GaAs layer (40) and n-GaAs1i
(39) is selectively etched away. This is the cap layer (40c) of the collector, the collector area (3
9C) and an intrinsic base region (38B) are formed.

次に全面にＣＶＤ法により酸化シリコン（Ｓｉ０２）層
（４１）を被着形成し、平坦化して外部ベース領域（３
６ｂ　）　、コレクタキャップ層（４０ｃ　）及びエミ
ッタキャップ層（４６ｅ）の表面を臨ましめる。Next, a silicon oxide (Si02) layer (41) is deposited on the entire surface by CVD method, and is planarized to form an external base region (3).
6b), exposing the surfaces of the collector cap layer (40c) and the emitter cap layer (46e).

しかる後、コレクタキャップ層（４０ｃ　）上及びエミ
ッタキャップ層（４６ｅ）上にＡｕＧｅ／Ａｕよりなる
コレクタ電極（Ｑ）及びエミッタ電極（４２）を形成し
、また外部ベース領域（３６ｂ　）上にＴｉ／Ｐｔ／Ａ
はりなるベース電極（４４）を形成して第２図Ｈに示す
目的のコレクタ・トップ型のへテロ接合バイボーラトラ
ンジスタ（４９）を得る。第２図■はこのヘテロ接合バ
イポーラトランジスタ（４９）の平面図である。Thereafter, a collector electrode (Q) and an emitter electrode (42) made of AuGe/Au are formed on the collector cap layer (40c) and the emitter cap layer (46e), and a Ti/Au layer is formed on the external base region (36b). Pt/A
A beam base electrode (44) is formed to obtain the intended collector-top type heterojunction bibolar transistor (49) shown in FIG. 2H. FIG. 2 (2) is a plan view of this heterojunction bipolar transistor (49).

かかる構成のコレクタ・トップ型へテロ接合バイポーラ
トランジスタによれば、次のような利点を有する。The collector-top type heterojunction bipolar transistor having such a configuration has the following advantages.

コレクタ領域（３９Ｇ　）がメサ型に形成され側面が酸
化シリコン層（４１）によって被覆されているためにペ
リフェリでのコレクタ容量は生ぜずコレクタ容量として
は真性コレクタ容量しか含まない。Since the collector region (39G) is formed in a mesa shape and the side surfaces are covered with the silicon oxide layer (41), no collector capacitance is generated at the periphery and the collector capacitance includes only the intrinsic collector capacitance.

従って、コレクタ容量がきわめて小さくなる。Therefore, the collector capacitance becomes extremely small.

外部ベース領域（３６ｂ）は厚さ０．５μｍで不純物濃
度２　Ｘ　１０１９ｃｍ−３以上のエビタキャル層で形
成されており、従来構造のＮ−Ａ１２ＧａＡＳ層へのイ
オン注入で形成する場合より、不純物濃度で１桁程度、
そして移動度でも上まわることができ、外部ベース抵抗
が小さくなる。また、ベース・コンタクト抵抗を低減す
るには外部ベース領域（３６ｂ）の不純物濃度を増加さ
せることの他に、コンタクト面積を大きくすればよい、
しかし従来構造ではコレクタ容量の増大を伴ってしまう
。これに対し、本構成では真性ベース領域（３８Ｂ　）
と外部ベース領域（３６ｂ）とが−辺で接し、且つ真性
ベース領域”（３８Ｂ）の巾Ｗ２が外部ベース領域（３
６ｂ　）の巾Ｗ３より小さく形成している。一方、外部
ベース領域（３６ｂ　）はコレクタ領域（３９Ｃ）とほ
とんど接触せず、エミッタ領域（３３Ｅ　）　　とも１
つの側面の巾Ｗ２で接触しているだけである。このため
、外部容量を増さずに外部ベース面積を大きくすること
ができ、ベースコンタクト抵抗を小さくすることができ
る。The external base region (36b) is formed of an evitacal layer with a thickness of 0.5 μm and an impurity concentration of 2×1019 cm−3 or more, and has a lower impurity concentration than when it is formed by ion implantation into the N-A12GaAS layer of the conventional structure. Around 1 digit,
Furthermore, the mobility can be improved, and the external base resistance can be reduced. In addition to increasing the impurity concentration of the external base region (36b), the base contact resistance can be reduced by increasing the contact area.
However, the conventional structure is accompanied by an increase in collector capacitance. On the other hand, in this configuration, the intrinsic base area (38B)
and the external base region (36b) are in contact with each other at the − side, and the width W2 of the “intrinsic base region” (38B) is the external base region (36b).
6b) is formed to be smaller than the width W3. On the other hand, the external base region (36b) has almost no contact with the collector region (39C) and is in contact with the emitter region (33E).
They are in contact only at the width W2 of the two sides. Therefore, the external base area can be increased without increasing the external capacitance, and the base contact resistance can be reduced.

第１図Ｆ′及び第２図Ｈ′に示すようにエミッタ領域（
３３Ｂ　）と外部ベース領域（３６ｂ　）との接触は１
つの側面の巾Ｗ２の範囲だけであり、従ってエミッタ容
量も小さくなる。As shown in FIG. 1 F' and FIG. 2 H', the emitter region (
33B) and the external base region (36b) is 1
The emitter capacitance is therefore small.

本構成では、デバイス面積の縮小に伴ってエミッター外
部ベース間及びコレクター外部ベース間に生じるペリフ
ェリの外部容量は相対的に大きくならず、しかも上述の
ように外部ベース面積を大きくしてベース・コンタクト
抵抗を小さくすることができるので、高速性に優れ、且
つＩＣ化が容易なヘテロ接合型バイポーラトランジスタ
が得られる。With this configuration, the external capacitance of the periphery that occurs between the emitter external base and between the collector external base does not become relatively large as the device area is reduced.Moreover, as mentioned above, by increasing the external base area, the base contact resistance Since it is possible to reduce the size of the transistor, a heterojunction bipolar transistor that has excellent high speed performance and can be easily integrated into an IC can be obtained.

エミッタ領域（３３Ｅ）と外部ベース領域（３６ｂ　”
）とは−辺でのみ接触した構造になっているため、エミ
ッタ領域（３３８）から真性ベース領域（３８Ｂ）に注
入された電子の外部ベース領域（３６ｂ）への拡散は少
ない。これはペリフェリにおける電子の損失が少なくな
ることであり（部ちペリフェリ効果が原理的に減少し）
活性領域１×１μ−と小さくなっても、又低電流領域に
おいても高い電流項中率が得られる。Emitter region (33E) and external base region (36b”
) is in contact only at the - side, so electrons injected from the emitter region (338) into the intrinsic base region (38B) hardly diffuse into the extrinsic base region (36b). This means that the loss of electrons in the periphery is reduced (in principle, the periphery effect is reduced).
Even if the active region is as small as 1×1 μ−, a high current term ratio can be obtained even in the low current region.

半絶縁性ＧａＡｓ基板（３１）とエミッタ領域（３３Ｂ
）及び外部ベース領域（３６ｂ）との間に広バンドキャ
ップの半絶縁性のＡ１２ＧａＡＳによるバリア層（３２
）が設けられているので、ｐ”　　ＧａＡｓの外部ベー
ス領域（３６ｂ　）とＮ−Ａ１２ＧａＡＳのエミッタ領
域（３３ｆりとの間の基板（３１）を通してのリーク電
流が防止できる。またエミッタ領域（３３Ｅ）と真性ベ
ース領域（３８８）間に　Ｎ　−Ｍｌ　ｘ　Ｇａｔ−ｘ
　Ａｓによる傾斜組成Ｆ！（３４）が設けられることに
よって電子の流れがよくなり、所謂エミッタ電流が流れ
易くなる。Semi-insulating GaAs substrate (31) and emitter region (33B)
) and the extrinsic base region (36b), a wide bandgap semi-insulating A12GaAS barrier layer (32
), it is possible to prevent leakage current through the substrate (31) between the p'' GaAs external base region (36b) and the N-A12 GaAS emitter region (33f). and the intrinsic base region (388) N -Ml x Gat-x
Gradient composition F due to As! (34) improves the flow of electrons, making it easier for so-called emitter current to flow.

本構成ではベース、コレクタ及びエミッタがほぼプレー
ナ構造（上面から電極をとる構造）で形成されるので従
来のようなエミッタ電極又はコレクタ電極取出しのため
のトレンチの形成は不要となる。また素子分離もＲＩＥ
によるコレクタ領域形成のときに自動的になされる。イ
オン注入及びアニール技術も不要であり、素子の再現性
が高まる。In this configuration, the base, collector, and emitter are formed with a substantially planar structure (a structure in which the electrodes are taken from the top surface), so there is no need to form a trench for taking out the emitter electrode or collector electrode as in the conventional case. Also, element isolation is done by RIE.
This is done automatically when forming the collector region. Ion implantation and annealing techniques are also not required, increasing device reproducibility.

厚い外部ベース領域（３８ｂ　）を形成した後に、最後
のエピタキシャル成長で真性ベース領域（３８Ｂ　）が
形成される。従って、真性ベース領域（３８Ｂ　）の厚
みは極限まで薄く例えば２〜３００人厚みでも精度よく
作製できる。同時に接合の位置ずれが生じない。負荷抵
抗をエミッタ領域（３３１Ｅ　）を構成するＮ−ＡｕＧ
ａＡｓ層（３３）又は外部ベース領域（３６ｂ）を構成
するｐ　”　−ＧａＡｓ　（３６）で容易に実現できる
。After forming the thick extrinsic base region (38b), a final epitaxial growth forms the intrinsic base region (38B). Therefore, the thickness of the intrinsic base region (38B) is as thin as possible, and even a thickness of, for example, 2 to 300 people can be manufactured with high precision. At the same time, no displacement occurs in the bonding position. N-AuG constitutes the emitter region (331E) as the load resistor.
This can be easily realized using p''-GaAs (36) constituting the aAs layer (33) or the external base region (36b).

高速バイポーラ回路としてＣＭＬが一般的であるが、本
発明のコレクタ・トップ型のへテロ接合バイボーラトラ
ンジスタ構造ではエミッタがトランジスタ間で共有でき
るのでＣＭＬ構造が簡単に作製できる。例えば図示せざ
るも３人力ＮＯＲＯＲ回路２ゲートの場合、負荷抵抗を
例えばエミッタ領域を構成するＡｌ２ＧａＡｓ層で一体
に形成することができる。これによれば従来のエミッタ
・トップ型のへテロ接合バイポーラトランジスタと比較
して配線の引き回しがなく構造が簡単となる。CML is commonly used as a high-speed bipolar circuit, but in the collector-top type heterojunction bipolar transistor structure of the present invention, since the emitter can be shared between transistors, the CML structure can be easily manufactured. For example, in the case of a two-gate three-man NOROR circuit (not shown), the load resistor can be formed integrally with, for example, an Al2GaAs layer constituting the emitter region. According to this, compared to a conventional emitter-top type heterojunction bipolar transistor, there is no need for wiring and the structure is simpler.

第３図は本発明をエミッタ・トップ型のへテロ接合バイ
ポーラトランジスタに適用した場合の一実施例である。FIG. 3 shows an embodiment in which the present invention is applied to an emitter-top type heterojunction bipolar transistor.

本例は、第３図Ａに示すように半絶縁性のＧａＡｓ基板
（６１）上にコレクタ領域となる厚さ　０．６μ伺、不
純物濃度１０１７ｃｒｙ−３程度のｎ　−ＧａＡｓ層（
６２）をＭＯＣＶＤ法にて成長し、さらにこの上にＣＶ
Ｄ　（化学気相成長）法により厚さ０．１μｍの窒化シ
リコン層（６３）を被着形成する。In this example, as shown in FIG. 3A, an n-GaAs layer (61) with a thickness of about 0.6μ and an impurity concentration of about 1017cry-3 is formed on a semi-insulating GaAs substrate (61).
62) by the MOCVD method, and then CV
A silicon nitride layer (63) with a thickness of 0.1 μm is deposited by D (chemical vapor deposition) method.

次に、第３図Ｂに示すようにレジスト層（５３）を介し
てコレクタ領域に対応する部分を残して他の窒化シリコ
ン７！（６３）及びその下のｎ　−ＧａＡｓ層（６２）
をＲＩＥにて選択的にエツチング除去し、コレクタ領域
（６２Ｇ　’）を形成する。Next, as shown in FIG. 3B, other silicon nitride 7! is deposited through the resist layer (53), leaving a portion corresponding to the collector region. (63) and the n-GaAs layer below (62)
is selectively etched away by RIE to form a collector region (62G').

次に、第３図Ｃに示すように残っている窒化シリコン層
（６３）をマスクとして外部ベース領域となる厚さ０．
６μｍ、不純物濃度２　Ｘ　１０”　ｃｍ−３程度のｐ
”−ＧａＡｓ層（６４）をコレクタ領域（６２Ｃ）とほ
ぼ同じ厚さまで選択成長する。Next, as shown in FIG. 3C, the remaining silicon nitride layer (63) is used as a mask to form an external base region with a thickness of 0.
6 μm, impurity concentration of about 2 x 10” cm-3
"--A GaAs layer (64) is selectively grown to approximately the same thickness as the collector region (62C).

次に、第３図りに示すように窒化シリコン層（６３）を
ＨＦ溶液で除去して後、コレクタ領域（６２Ｇ　”）及
びｐ　”　−ＧａＡｓ層（６４）上に真性ベース領域と
なる厚さ０．０５μｍ１不純物濃度２　Ｘ　１０１９ｃ
ｍ−３程度のｐ”　　ＧａＡｓ層（６５）　、厚さ０．
０１μｍのアンドープＧａＡｓよりなるスペーサ層（図
示せず）、エミッタ領域となる厚さ０．１５μｍ、不純
物濃度５×１０１７ｃｍ−３程度のＮ　−Ａｆ２ｃｕ　
Ｇａｏ、ｖ　Ａｓｆｆ　（６６）及びエミッタのキャッ
プ層となる厚さ０．０５μｍ、不純物濃度５　Ｘ　１０
１８ｃ＋ａ−３程度のｎ”−ＧａＡｓ層（６７）を順次
成長させる。Next, as shown in the third diagram, after removing the silicon nitride layer (63) with an HF solution, a 0-thick layer is formed on the collector region (62G'') and the p''-GaAs layer (64) to become an intrinsic base region. .05μm1 impurity concentration 2 x 1019c
m-3 p” GaAs layer (65), thickness 0.
A spacer layer (not shown) made of undoped GaAs with a thickness of 0.1 μm, a thickness of 0.15 μm and an impurity concentration of about 5×10 17 cm −3 to serve as an emitter region.
Gao, v Asff (66) and emitter cap layer, thickness 0.05 μm, impurity concentration 5 × 10
An n''-GaAs layer (67) of approximately 18c+a-3 is sequentially grown.

次に、第３図已に示すようにエミッタ領域に対応する部
分をレジスト層（５４）にてマスクし、ＲＩＢＥ（反応
性イオンビームエツチング）にて０．４μ−工、＋チン
グし、即ちｎ”−ＧａＡｓ層（６７）　、Ｎ−ＭＩＧａ
Ａｓ層（６６）　、ｐ”　−ＧａＡｓ基板　（６５）及
び外部ベース領域となるｐ”−ＧａＡｓ層（８４）　、
コレクタ領域（６２Ｇ　）の一部に達するように之等を
選択エツチングし、ｐ”　　ＧａＡｓ層（６４）の面及
びコレクタ領域（６２Ｃ）の面を臨ましめる。これによ
りエミッタキャッフ層（６７ｅ）、エミッタ領域（６６
１１！　”）、真性ベース領域（６５Ｂ　）が形成され
る。なお、ＲＩＢｔｉ装置がない場合にはウェット・エ
ツチングでも可能である。Next, as shown in FIG. 3, the part corresponding to the emitter region is masked with a resist layer (54), and etched by 0.4μ by RIBE (reactive ion beam etching), that is, n ”-GaAs layer (67), N-MIGa
an As layer (66), a p''-GaAs substrate (65), and a p''-GaAs layer (84) serving as an external base region;
This is selectively etched so as to reach a part of the collector region (62G), exposing the surface of the p'' GaAs layer (64) and the surface of the collector region (62C).As a result, the emitter cuff layer (67e), Emitter area (66
11! ), an intrinsic base region (65B) is formed. Note that wet etching is also possible if a RIBti device is not available.

次に、第３図Ｆに示すようにレジストｆｆ１（５５）に
て素子領域をマスクし、素子分離のためのエツチングを
基板（６１）まで行う。これによって外部ベース領域（
６４ｂ　）が形成される。Next, as shown in FIG. 3F, the element region is masked with a resist ff1 (55), and etching is performed to the substrate (61) for element isolation. This allows the external base area (
64b) is formed.

次に、第３図Ｇに示すように上面に酸化シリコン（Ｓｉ
Ｏ２）　ｌｉｔ　（６８）を形成し、平坦化を行って後
、酸化シリコン層（６８）に対してベース電極及びコレ
クタ電極の取出しのための窓開けを行う。次でエミッタ
キャップ層（６７ｅ　）上及びコレクタ領域（６２Ｃ）
上に夫々ＡｕＧｅ／　Ａｕによるエミッタ電極（６９）
及びコレクタ電極（７０）を形成し、４５０℃、１０秒
間のアニールを行った後、外部ベース領域（６４ｂ　）
上にＴ　ｉ／　Ｐ　ｔ／　Ａｕによるベース電極（７１
）を形成し、目的のエミッタ・トップ型のへテロ接合バ
イポーラトランジスタ（７２）を得る。第３図Ｈはこの
ペテロ接合バイポーラトランジスタ（７２）の平面図で
ある。なお、ｎ　−ＧａＡｓのコレクタ領域（６２Ｃ）
の下にｎ”　−ＧａＡｓＦｌを埋め込むと真性コレクタ
領域と外部コレクタ領域間の抵抗値が減少するので効果
がある。このｎ”　−ＧａＡｓ層はＳｔのイオン注入に
よって最初のエピタキシャル成長の前に行うを可とする
。Next, as shown in FIG. 3G, silicon oxide (Si) is placed on the top surface.
After forming O2) lit (68) and planarizing it, a window is opened in the silicon oxide layer (68) for taking out the base electrode and collector electrode. Next, on the emitter cap layer (67e) and the collector region (62C)
On top are emitter electrodes (69) made of AuGe/Au, respectively.
After forming a collector electrode (70) and annealing at 450°C for 10 seconds, an external base region (64b) is formed.
A base electrode (71
) to obtain the desired emitter-top type heterojunction bipolar transistor (72). FIG. 3H is a plan view of this Peter junction bipolar transistor (72). In addition, the collector region (62C) of n-GaAs
Burying n"-GaAsFl underneath is effective because it reduces the resistance between the intrinsic and extrinsic collector regions. This n"-GaAs layer can be formed by ion implantation of St before the first epitaxial growth. shall be.

かかるエミッタ・トップ型のへテロ接合バイポーラトラ
ンジスタ（７２）においても、上述と同様に真性ベース
領域（６５Ｂ　”）と外部ベース領域（６４ｂ）とが−
辺で接し１．且つ真性ベース領域（６５Ｂ　）の巾Ｗ２
が外部ベース領域（６４ｂ）の巾Ｗ３より小さく形成さ
れていることによって、デバイスを縮小化していった場
合にもベースコンタクト抵抗を小さくすることができる
。又、外部ベース領域（６４ｂ　）とコレクタ領域（６
２Ｇ）との接触は１辺だけであり、また外部ベース領域
（６４ｂ）とエミッタ領域（６６ｆりとはほとんど接触
していないので、コレクタ容量及びエミッタ領域を小さ
くすることができる。又、最後のエビタキャル成長で真
性ベース領域が形成されるので、真性ベース領域の厚み
は種床まで薄く形成できると共に接合の位置ずれもない
、素子分離も第３図Ｆのエツチング工程でなされるため
に、従来のイオン注入、アニール技術は不要となる。負
荷抵抗を、コレクタ領域を構成するｎ　　ＧａＡｓ層（
６２）又は外部ベース領域を構成するｐ”−ＧａＡｓ層
（６４）で容易に実現できる。Also in such an emitter-top type heterojunction bipolar transistor (72), the intrinsic base region (65B'') and the extrinsic base region (64b) are -
Touching on the side 1. And the width W2 of the intrinsic base region (65B)
By forming the width W3 to be smaller than the width W3 of the external base region (64b), the base contact resistance can be reduced even when the device is downsized. In addition, the external base area (64b) and the collector area (64b)
Since the contact with the external base region (64b) and the emitter region (66f) is only on one side, the collector capacitance and the emitter region can be reduced. Since the intrinsic base region is formed by Evitacal growth, the thickness of the intrinsic base region can be formed as thin as the seed bed, and there is no displacement of the bonding position.Since element separation is also performed by the etching process shown in FIG. Ion implantation and annealing techniques are not required.The load resistance is replaced by the n GaAs layer (
62) or a p''-GaAs layer (64) constituting the external base region.

尚、上述の例においてはＭＩ　ＧａＡｓ層　ＧａＡｓ系
のへテロ接合型バイポーラトランジスタに通用したが、
その他例えばＧａＡｓ層　ＩｎＧａＡｓ系のものにも適
用できる。ＧａＡｓ　（エミッタ）　／　１ｎＧａＡｓ
　（ベース）／ＧａＡｓ（コレクタ）構成では、コレク
タ・トップ型或はエミッタ・トップ型のいずれの構成で
も可能である。In the above example, the MI GaAs layer was applicable to a GaAs-based heterojunction bipolar transistor.
For example, it can also be applied to a GaAs layer or an InGaAs layer. GaAs (emitter) / 1nGaAs
In the (base)/GaAs (collector) configuration, either a collector top type or an emitter top type configuration is possible.

第４図は本発明によるコレクタ・トップ型のへテロ接合
バイポーラトランジスタを用いたメモリセルの例を示す
。第５図は第４図のＡ−Ａ線上の断面図、第６図は第４
図のＢ−Ｂ線上の断面図である。又第７図はこのメモリ
セルの等価回路図を示す、同図において、Ｔｒｌ及びＴ
ｒ２は夫々第１及び第２のへテロ接合バイポーラトラン
ジスタを示す。第１のトランジスタＴｒｉはＮ−Ａｌ２
ＧａＡｓよりなる第１及び第２のエミッタ領域（３３Ｈ
ａ）及び（３３Ｅｂ）（即ちＥｌ及びＢ３）と、ｐ”　
　ＧａＡｓ層よりなる真性ベース領域（３８Ｂ）（即ち
Ｂ１）とｎ　−ＧａＡｓよりなるコレクタ領域（３９Ｃ
）（即ちＣ１）とを有して成る。第２のトランジスタＴ
ｒ２は同様にＮ−Ａ１２ＧａＡｓよりなる第１及び第２
のエミッタ領域（３３１！ａ’）及び（３３Ｅｂ’）　
　（即ちＢ２及びＢ３）とｐ”−ＧａＡｓよりなる真性
ベース領域（３８Ｂ’）（即ちＢ２）とｒｌ　−ＧａＡ
ｓよりなるコレクタ領域（３９Ｇ’）（即ちＣ２）とを
有して成る。（４０ｃ　）　　（４０ｃ　’）はｎ”−
ＧａＡｓよりなるコレクタキャップ層、（３６ｂ）（３
６ｂ　’）はｐ”　−ＧａＡｓよりなる外部ベース領域
である０両トランジスタ（Ｔｒｌ）及び（Ｔｒｚ）の互
の第２のエミッタＥ３．Ｅ３はエミッタ領域を構成する
Ｎ−Ａ１２ＧａＡｓによって共通接続され、その接続部
分において電極配線によるワード線（点線図示）　　（
８１）が接続される。第１のトランジスタＴｒ１の第１
のエミッタＥ１と第２のトランジスタＴｒ２の第２のエ
ミッタＥ２は夫々電極配線によるビット線（点線図示）
　　（８２）及び（８３）が接続される。又、第１のト
ランジスタＴｒ１のコレクタＣ１と第２のトランジスタ
Ｔｒ２のベースＢ２は電極配線（点線図示）（８４）に
より共通接続され、第１のトランジスタＴｒ１のベース
Ｂ１と第２のトランジスタＴｒ２のコレクタＣ２は電極
配線（点線図示）（８５）により共通接続される。一方
、第１のトランジスタＴｒｘのベースＢ１には低抵抗素
子ＲＬｉを介してショットキーダイオードＤ１が接続さ
れると共に、これらＲＬｌ、Ｄｔに並列して高抵抗素子
ＲＨ１が接続される。同様に第２のトランジスタＴｒｑ
のベースＢ２には低抵抗素子ＲＬ２を介してショットキ
ーダイオードＤ２が接続され、これらＲＬ２．Ｂ２に並
列して高抵抗素子ＲＨ２が接続される。ショットキーダ
イオードＤｓ　Ｂ２及び高抵抗素子ＲＨｌ　、　　ＲＢ
２の夫々の他端は電極配線によるワード線（点線図示”
）　　＜８６）に接続される。そして、この場合ショッ
トキーダイオードＤ２はｎ　＋−ＧａＡｓのキャップ層
（４０ｃ’）を除いたコレクタ領域（３９Ｇ’）より延
長するｎ　−ＧａＡｓ層（３９’）の一端上にＡｕ又は
Ｍによるショットキーメタル（８７）を蒸着して形成さ
れ、低抵抗素子ＲＬ２はコレクタ領域（３９ｃ　’）と
ショットキーダイオードＤ２を構成するｎ　−ＧａＡｓ
層との間のｎ　−ＧａＡｓ層　（３９’）によって形成
される。即ちコレクタ領域（３９Ｃ’）低抵抗素子ＲＬ
２及びショットキーダイオードＤ２は共通のｎ　−Ｇａ
Ａｓ層（３９’）によって一体に構成される。また高抵
抗素子ＲＨ２は外部ベース領域（３８ｂ　’）より延長
せるｐ”−ＧａＡｓ層（３Ｂ’）により一体に形成され
る。なお、第１のトランジスタＴｒｔに接続されている
ショットキーダイオード　Ｄｔ、低抵抗素子ＲＬ１及び
高抵抗素子ＲＨ１の構成は上述のＢ２゜ＲＬ２及びＲＨ
２と同様であるので説明を省略する。FIG. 4 shows an example of a memory cell using a collector-top type heterojunction bipolar transistor according to the present invention. Figure 5 is a sectional view taken along line A-A in Figure 4, and Figure 6 is a cross-sectional view of Figure 4.
It is a sectional view taken along the line BB of the figure. FIG. 7 shows an equivalent circuit diagram of this memory cell. In the same figure, Trl and T
r2 designates first and second heterojunction bipolar transistors, respectively. The first transistor Tri is N-Al2
First and second emitter regions (33H) made of GaAs
a) and (33Eb) (i.e. El and B3) and p''
An intrinsic base region (38B) (i.e. B1) made of a GaAs layer and a collector region (39C) made of n-GaAs.
) (that is, C1). second transistor T
Similarly, r2 is the first and second gate made of N-A12GaAs.
The emitter regions (331!a') and (33Eb') of
(i.e., B2 and B3), an intrinsic base region (38B') consisting of p''-GaAs (i.e., B2), and rl-GaA.
s collector region (39G') (ie, C2). (40c) (40c') is n”-
Collector cap layer made of GaAs, (36b) (3
6b') is the external base region made of p''-GaAs, and the second emitters of both transistors (Trl) and (Trz) are connected in common by N-A12GaAs constituting the emitter region. Word lines (shown with dotted lines) by electrode wiring at the connection part (
81) is connected. The first transistor Tr1
The emitter E1 of the second transistor Tr2 and the second emitter E2 of the second transistor Tr2 are connected to bit lines (shown by dotted lines) by electrode wiring, respectively.
(82) and (83) are connected. Further, the collector C1 of the first transistor Tr1 and the base B2 of the second transistor Tr2 are commonly connected by an electrode wiring (shown by dotted line) (84), and the base B1 of the first transistor Tr1 and the collector of the second transistor Tr2 C2 is commonly connected by an electrode wiring (shown by dotted lines) (85). On the other hand, a Schottky diode D1 is connected to the base B1 of the first transistor Trx via a low resistance element RLi, and a high resistance element RH1 is connected in parallel to these RL1 and Dt. Similarly, the second transistor Trq
A Schottky diode D2 is connected to the base B2 of RL2. through a low resistance element RL2. A high resistance element RH2 is connected in parallel to B2. Schottky diode Ds B2 and high resistance elements RHL, RB
The other end of each of
) <86). In this case, the Schottky diode D2 has a Schottky diode formed of Au or M on one end of the n -GaAs layer (39') extending from the collector region (39G') excluding the n + -GaAs cap layer (40c'). The low resistance element RL2 is formed by vapor depositing a metal (87), and the low resistance element RL2 is made of n-GaAs that constitutes the collector region (39c') and the Schottky diode D2.
It is formed by an n-GaAs layer (39') between the layers. That is, the collector region (39C') low resistance element RL
2 and Schottky diode D2 are common n-Ga
It is integrally constituted by an As layer (39'). Further, the high resistance element RH2 is integrally formed with a p"-GaAs layer (3B') extending from the external base region (38b'). Note that a Schottky diode Dt connected to the first transistor Trt, The configurations of the resistance element RL1 and the high resistance element RH1 are as described above in B2°RL2 and RH.
Since it is the same as 2, the explanation will be omitted.

最小ライン／スペース、１μ糟のルールでメモリセルを
構成した場合、１セル当りＩＩＸ　１３μｄ程度となり
、同一回路の複合化されたＳｔバイポーラメモリと同程
度以下と非常に小さい。通常のエミッタ・トップ型のへ
テロ接合バイポーラトランジスタ構造では、エピタキシ
ャル層を利用して抵抗素子を形成することは一般に難し
い。これは下層のｎ　−ＧａＡｓ層を抵抗素子として用
いる場合、ｎ＋−ＧａＡｓのサブコレクタ層がその下に
あるので、数１００Ω以上の抵抗素子を作るのは使用面
積が大きくなりすぎるし、又ｐ”　　ＧａＡｓイオン注
入層を用いる場合、その下にｎ、　−ＧａＡｓ層がある
ので寄生容量成分が悪影響する場合がある。これに対し
、本発明によるヘテロ接合バイポーラトランジスタ構造
ではこのような困難さはない。When a memory cell is configured according to the minimum line/space rule of 1 μm, the IIX per cell is about 13 μd, which is very small and is about the same level as a composite St bipolar memory of the same circuit. In a typical emitter-top type heterojunction bipolar transistor structure, it is generally difficult to form a resistance element using an epitaxial layer. This is because when the lower n-GaAs layer is used as a resistance element, there is an n+-GaAs sub-collector layer underneath it, so creating a resistance element of several hundred ohms or more requires too large an area, and also p'' When a GaAs ion-implanted layer is used, parasitic capacitance components may have an adverse effect because there is an n, -GaAs layer below it.On the other hand, the heterojunction bipolar transistor structure according to the present invention does not have such difficulties.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、真性ベース領域と外部ベース領域とを
一辺で接するようにすると共に、真性ベース領域の巾を
外部ベース領域の巾より小さくした構成とすることによ
って、デバイスを縮小化していった場合にもベースコン
タクト抵抗を小さくすることができ、又結果としてペリ
フェリでの外部容量を小さくし、コレクタ容量、エミッ
タ容量を小さくすることができる。従って、高速性に優
れ、且つＩＣ化を容易にしたヘテロ接合型バイポーラト
ランジスタが得られる。According to the present invention, the device is reduced in size by making the intrinsic base region and the extrinsic base region touch each other on one side, and by making the width of the intrinsic base region smaller than the width of the extrinsic base region. In this case, the base contact resistance can be reduced, and as a result, the external capacitance at the periphery can be reduced, and the collector capacitance and emitter capacitance can also be reduced. Therefore, a heterojunction bipolar transistor that has excellent high speed performance and is easily integrated into an IC can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図Ａ−Ｆは本発明によるコレクタ・トップ型のへテ
ロ接合バイポーラトランジスタの一例を示す工程順の断
面図、第１図Ｇ及びＨは夫々第１図Ｅ及びＦの平面図、
第２図Ａ−Ｈは本発明によるコレクタ・トップ型のへテ
ロ接合バイポーラトランジスタの他の例を示す工程順の
断面図、第２図１は第２図Ｈの平面図、第３図Ａ−Ｇは
本発明によるエミッタ・トップ型のへテロ接合バイポー
ラトランジスタの一例を示す工程順の断面図、第３図Ｈ
は第３図Ｇの平面図、第４図は本発明のへテロ接合型バ
イポーラトランジスタを用いたメモリセルの例を示す平
面図、第５図は第４図のＡ−Ａ線上の断面図、第６図は
第４図のＢ−Ｂ線上の断面図、第７図は第４図の等価回
路図、第８図は従来のエミッタ・トップ型のへテロ接合
バイポーラトランジスタの断面図、第９図は従来のコレ
クタ・トップ型のへテロ接合バイポーラトランジスタの
断面図である。 （３１）は半絶縁性ＧａＡｓ基板、（３２）はバリア層
、（３３Ｂ）はエミッタ領域、（３４）は傾斜組成層、
（３６ｂ　）は外部ヘース領域、（３８Ｂ　’）は真性
ベース領域、（３９Ｃ）はコレクタ領域である。1A to 1F are cross-sectional views showing an example of a collector-top type heterojunction bipolar transistor according to the present invention in the order of steps; FIGS. 1G and H are plan views of FIGS. 1E and F, respectively;
2A-H are cross-sectional views showing another example of the collector-top type heterojunction bipolar transistor according to the present invention in the order of steps, FIG. 21 is a plan view of FIG. 2H, and FIG. 3A- G is a cross-sectional view showing an example of an emitter-top type heterojunction bipolar transistor according to the present invention in the order of steps; FIG. 3H
is a plan view of FIG. 3G, FIG. 4 is a plan view showing an example of a memory cell using the heterojunction bipolar transistor of the present invention, and FIG. 5 is a cross-sectional view taken along line A-A in FIG. 4. 6 is a sectional view taken along line B-B in FIG. 4, FIG. 7 is an equivalent circuit diagram of FIG. 4, FIG. 8 is a sectional view of a conventional emitter-top type heterojunction bipolar transistor, and FIG. The figure is a cross-sectional view of a conventional collector-top type heterojunction bipolar transistor. (31) is a semi-insulating GaAs substrate, (32) is a barrier layer, (33B) is an emitter region, (34) is a graded composition layer,
(36b) is the external base region, (38B') is the intrinsic base region, and (39C) is the collector region.

Claims (1)

【特許請求の範囲】 エミッタ領域、ベース領域及びコレクタ領域が形成され
て成るヘテロ接合型バイポーラトランジスタにおいて、 上記ベース領域の真性ベース領域と外部ベース領域とが
一辺で接し、上記真性ベース領域の巾が上記外部ベース
領域の巾より小に選定されて成ることを特徴とするヘテ
ロ接合型バイポーラトランジスタ。[Claims] In a heterojunction bipolar transistor comprising an emitter region, a base region, and a collector region, the intrinsic base region of the base region and the extrinsic base region are in contact with each other on one side, and the width of the intrinsic base region is A heterojunction bipolar transistor characterized in that the width is selected to be smaller than the width of the external base region.