JPS63276791A - 多値メモリの構成方法 - Google Patents
多値メモリの構成方法Info
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- JPS63276791A JPS63276791A JP62112738A JP11273887A JPS63276791A JP S63276791 A JPS63276791 A JP S63276791A JP 62112738 A JP62112738 A JP 62112738A JP 11273887 A JP11273887 A JP 11273887A JP S63276791 A JPS63276791 A JP S63276791A
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- JP
- Japan
- Prior art keywords
- floating gate
- gate
- value
- memory cell
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- Pending
Links
- 238000000034 method Methods 0.000 title claims description 4
- 238000009825 accumulation Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
多値メモリは、従来までの0,1の情報を記憶する2値
メモリと比べ、単位メモリセル当りの情報記憶密度を大
幅に増加させることができる。また、集積回路を実現す
る際に極めて重要となるセル間配線も減少させることが
できる。 しかし、多状態を記憶するためのメモリセル
内の構成は、 2値の場合のそれと比べ、一般に、非常
に大きくなりがちである。すなわち、多値による向路構
成のコンパクト性を十分に発揮したメモリを実現ために
は、単位メモリセルを如何にコンパクトにするかが重要
となる。
メモリと比べ、単位メモリセル当りの情報記憶密度を大
幅に増加させることができる。また、集積回路を実現す
る際に極めて重要となるセル間配線も減少させることが
できる。 しかし、多状態を記憶するためのメモリセル
内の構成は、 2値の場合のそれと比べ、一般に、非常
に大きくなりがちである。すなわち、多値による向路構
成のコンパクト性を十分に発揮したメモリを実現ために
は、単位メモリセルを如何にコンパクトにするかが重要
となる。
本発明の多値メモリセルは、 2値メモリセルと同様の
回路構成で多値情報を記憶できる。また。
回路構成で多値情報を記憶できる。また。
メモリセルへの多値情報の書き込みやセルからの多値情
報の読み込みも、実時間で行える。さらに、セル内の多
値情報の記憶保持能力も10年以上と極めて長いため、
情報のりフレッシングがほとんど必要ないなど数々の優
れた特長を有する。
報の読み込みも、実時間で行える。さらに、セル内の多
値情報の記憶保持能力も10年以上と極めて長いため、
情報のりフレッシングがほとんど必要ないなど数々の優
れた特長を有する。
まず、多値情報を記憶するフローティングゲートMQS
トランジスタの構造について説明する。
トランジスタの構造について説明する。
図1に、ここで考えているフローティングゲートMO5
トランジスタの構造を示す。
トランジスタの構造を示す。
フローティングゲートMQSトランジスタにおける情報
の記憶1丸 フローティングゲートに電荷を蓄積するか
否かにあり、その意味ではダイナミックRAM (DR
AM)の場合と同じ考え方に基づいている、 しかし、
フローティングゲートはゲートの周囲をすべてS i
02酸化膜で絶縁しているため、その電荷保持能力は1
0年以上もある。つまり、r)RAMのような頻繁なデ
ータのりフレッシングを必要としないという大きな特長
がある。フローティングゲートへの電荷の蓄積は、 ト
ップゲートに印加する電圧値によって制御することがで
きる。すなわち、 トップゲートに電圧 Voを与え。
の記憶1丸 フローティングゲートに電荷を蓄積するか
否かにあり、その意味ではダイナミックRAM (DR
AM)の場合と同じ考え方に基づいている、 しかし、
フローティングゲートはゲートの周囲をすべてS i
02酸化膜で絶縁しているため、その電荷保持能力は1
0年以上もある。つまり、r)RAMのような頻繁なデ
ータのりフレッシングを必要としないという大きな特長
がある。フローティングゲートへの電荷の蓄積は、 ト
ップゲートに印加する電圧値によって制御することがで
きる。すなわち、 トップゲートに電圧 Voを与え。
ドレイン電圧 Vd を Ovにすると、 フローティ
ングゲートは容量性結合により正電位となるat子はト
ンネル酸化膜を通してフローティングゲートtに引き寄
せられて充電される。逆に、 ドレインに正電位を加え
、ゲートを接地すると、前とは逆の過程により、フロー
ティングゲートは放電される。
ングゲートは容量性結合により正電位となるat子はト
ンネル酸化膜を通してフローティングゲートtに引き寄
せられて充電される。逆に、 ドレインに正電位を加え
、ゲートを接地すると、前とは逆の過程により、フロー
ティングゲートは放電される。
上述の動作原理かられかるように、 フローティングゲ
ートに充電される電荷量は、 トップゲートに印加され
る電圧値に依存している。また、充電される電荷量に応
じてトランジスタのしきい値電圧は変化するので、その
時のドレイン・ソース間電流はアナログ的に変化する。
ートに充電される電荷量は、 トップゲートに印加され
る電圧値に依存している。また、充電される電荷量に応
じてトランジスタのしきい値電圧は変化するので、その
時のドレイン・ソース間電流はアナログ的に変化する。
このことに着目して、多値の入出力信号をトップゲート
に印加する電圧値及びドレイン・ソース間を流れる電流
値にすれば、多値メモリセルを2つのトランジスタのみ
で極めてコンパクトに実現できると考えられる。
に印加する電圧値及びドレイン・ソース間を流れる電流
値にすれば、多値メモリセルを2つのトランジスタのみ
で極めてコンパクトに実現できると考えられる。
図2に多値メモリセルの構成を示す0図中の選択用トラ
ンジスタは通常のMOSトランジスタであり、記憶トラ
ンジスタがフローティングゲートMOSトランジスタを
示している。多値情報の書き込みは、まず、選択用トラ
ンジスタのゲートを高電位、 ドレイン側を Ovにし
、書き込む電荷量に応じた電圧値を一定時間印加するこ
とにより行える。また、読み出し時は、読み出しをする
メモリセルの選択用トランジスタのドレイン端子を選択
し、そのゲートを高電位に固定すれば、 フローティン
グゲートに充電されている電荷量に応じてセル内への電
流の注入が起こる。この電流値のセンスにより、多値情
報の読み出しができるわけであ る。
ンジスタは通常のMOSトランジスタであり、記憶トラ
ンジスタがフローティングゲートMOSトランジスタを
示している。多値情報の書き込みは、まず、選択用トラ
ンジスタのゲートを高電位、 ドレイン側を Ovにし
、書き込む電荷量に応じた電圧値を一定時間印加するこ
とにより行える。また、読み出し時は、読み出しをする
メモリセルの選択用トランジスタのドレイン端子を選択
し、そのゲートを高電位に固定すれば、 フローティン
グゲートに充電されている電荷量に応じてセル内への電
流の注入が起こる。この電流値のセンスにより、多値情
報の読み出しができるわけであ る。
上記の多値メモリセルに基づき、多値メモリチップ全体
の構成を行ったものを図3に示す* Read/Wr
ite(二号によって、″読み出し″また番よnvき込
み”を選択し、さらにデコーダとコントロールカラの信
号・を受けて、任意の多値メモリをアクセススル・ デ
ータの読み出しは、多値センスアンプで多値メモリから
の出力値を検出することに、k jJ行われる。
の構成を行ったものを図3に示す* Read/Wr
ite(二号によって、″読み出し″また番よnvき込
み”を選択し、さらにデコーダとコントロールカラの信
号・を受けて、任意の多値メモリをアクセススル・ デ
ータの読み出しは、多値センスアンプで多値メモリから
の出力値を検出することに、k jJ行われる。
第1図は、 フローティングゲートMO5トランジスタ
の基本的構造を示す、第2図は、多値メモリセルの構成
を示す。第3図は、多値メモリチップの全体図を示す。
の基本的構造を示す、第2図は、多値メモリセルの構成
を示す。第3図は、多値メモリチップの全体図を示す。
Claims (2)
- (1)フローティングゲートMOSトランジスタのフロ
ーティングゲート内に蓄積する 電荷量を、多レベルに変化させる方法。 - (2)特許請求の範囲第1項記載のフローティングゲー
トMOSトランジスタに基づき、 自由に読み出し及び書き込みができる多 値メモリセルを構成する方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62112738A JPS63276791A (ja) | 1987-05-08 | 1987-05-08 | 多値メモリの構成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62112738A JPS63276791A (ja) | 1987-05-08 | 1987-05-08 | 多値メモリの構成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63276791A true JPS63276791A (ja) | 1988-11-15 |
Family
ID=14594311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62112738A Pending JPS63276791A (ja) | 1987-05-08 | 1987-05-08 | 多値メモリの構成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63276791A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04253374A (ja) * | 1991-01-29 | 1992-09-09 | Fujitsu Ltd | 不揮発性半導体記憶装置およびその製造方法 |
US6038167A (en) * | 1995-01-31 | 2000-03-14 | Hitachi, Ltd. | Nonvolatile memory device and refreshing method |
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US6954381B2 (en) * | 1992-01-14 | 2005-10-11 | Sandisk Corporation | EEPROM with split gate source side injection with sidewall spacers |
US7911851B2 (en) | 1995-02-27 | 2011-03-22 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
-
1987
- 1987-05-08 JP JP62112738A patent/JPS63276791A/ja active Pending
Cited By (39)
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US7911851B2 (en) | 1995-02-27 | 2011-03-22 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
US8570814B2 (en) | 1995-02-27 | 2013-10-29 | Mlc Intellectual Property, Llc | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
US7031187B2 (en) | 1996-05-01 | 2006-04-18 | Hitachi, Ltd. | Nonvolatile semiconductor memory device which stores multi-value information |
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