JPS63275224A - Phase shifter divider for ultra high frequency - Google Patents
Phase shifter divider for ultra high frequencyInfo
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- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、超高周波帯用移相器に関し、特に超高周波帯
用通信機のＰＬＬ回路、あるいは超高周波帯用計測器に
用いられる超高周波帯用周波数分周器の両相信号を作り
出す為の超高周波分周器用移相器に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a phase shifter for ultra-high frequency bands, and in particular, a phase shifter for ultra-high frequency bands used in PLL circuits of communication devices for ultra-high frequency bands or measuring instruments for ultra-high frequency bands. This invention relates to a phase shifter for an ultra-high frequency frequency divider for producing dual-phase signals for a band frequency divider.
従来、スタティック型あるいはダイナミック型超高周波
帯用分周器はクロック信号源に両相信号を必要とし、こ
の両相信号を作り出す為に次のような移相器を使ってき
た。Conventionally, static or dynamic frequency dividers for ultra-high frequency bands require dual-phase signals as a clock signal source, and the following phase shifters have been used to generate these dual-phase signals.
（１）可変移相器を用いる。(1) Use a variable phase shifter.
（２）遅延線路を用いる。(2) Use a delay line.
（３）トランジスタ等の能動素子によって位相反転器を
つくる。(3) Create a phase inverter using active elements such as transistors.
上述した従来の方法（１）の可変移相器は、通信機器の
ような装置の中に分周器と共に組み込むことが形状が大
、価格が高価である等の理由により困難である。従来の
方法（２）は、（１）の欠点はないものの、２つの入力
信号の位相差は固定された線路上の違いで決まるので、
使用できる周波数範囲が狭いという欠点がある。従来の
方法（３）では超高周波帯において信号は減衰を受け、
分周器を動作させるのに必要な強さの信号がっくり出し
にくいという欠点がある。さらにダイナミンク型分周器
を用いる場合、その特有の性質として分周上限周波数に
近い高い周波数においてその動作に必要な入力クロック
信号の両相間の位相差が９０゜近くを必要とするという
事実がある。第５図にダイナミック型分周器の１１ＧＨ
ｚ、１２ＧＨｚ。The variable phase shifter of the conventional method (1) described above is difficult to incorporate together with a frequency divider into a device such as a communication device because of its large size and high price. Although conventional method (2) does not have the drawbacks of (1), the phase difference between the two input signals is determined by the fixed difference on the line, so
The disadvantage is that the usable frequency range is narrow. In the conventional method (3), the signal is attenuated in the ultra-high frequency band,
The drawback is that it is difficult to generate a signal with the strength necessary to operate the frequency divider. Furthermore, when using a dynamic frequency divider, its unique property is the fact that the phase difference between both phases of the input clock signal necessary for its operation at high frequencies close to the upper limit frequency of the division is required to be close to 90°. be. Figure 5 shows the 11GH dynamic frequency divider.
z, 12GHz.
１３ＧＨｚにおける入力２層間の位相差と分周出力電圧
を計算機によりシュミレーション計算した結果を示す。The results of a computer simulation calculation of the phase difference between the two input layers and the frequency-divided output voltage at 13 GHz are shown.
第５図よりわかるように、周波数が高くなるにしたがっ
て最適動作（分周出力電圧が高い状態）に必要な入力ク
ロック信号の位相差は１８０°より小さく９０°近くに
なることがわかる。このような性質に対して従来の方法
（］）、（２）では分周可能周波数帯幅に問題はあるも
のの位相差については任意の位相差に対応できるため問
題はないが、従来の方法（３）では特に回路が差動増幅
方式のとき、差動出力は常に１８０°の位相差をもつこ
とから高い周波数で使用することが困難となる。As can be seen from FIG. 5, as the frequency becomes higher, the phase difference of the input clock signal necessary for optimal operation (state where the divided output voltage is high) becomes smaller than 180° and becomes closer to 90°. Regarding this property, the conventional methods (]) and (2) have a problem with the divisible frequency bandwidth, but there is no problem with the phase difference because they can handle any phase difference. In 3), especially when the circuit is of a differential amplification type, the differential output always has a phase difference of 180°, making it difficult to use at high frequencies.
上述した従来の分周器用移相器に対し、本発明は、膜回
路基板上あるいはモノリシック集積回路基板上に、電力
分配器、インタデジティトカップラ及びインダクタンス
素子を構成し、ダイナミック型あるいはスタティック型
超高周波分周器に最適な入力クロック位相差を広い周波
数範囲にわたってもつ移相器とするという独創的内容を
もつ。In contrast to the conventional phase shifter for a frequency divider described above, the present invention configures a power divider, an interdigitated coupler, and an inductance element on a membrane circuit board or a monolithic integrated circuit board. The original content is that it is a phase shifter that has an optimal input clock phase difference over a wide frequency range for a high frequency divider.
本発明の超高周波分周器用移相器は、入力信号を２分配
し、前記２分配された信号に相対的な位相差を与える移
相器を介して分周する超高周波分周器用移相器において
、前記２分配された一方の信号を一次側エレメントの一
方のポートに入力し、一次側エレメントの他方のポート
および二次側エレメントの他方のポートを開放するとと
もに二次側エレメントの一方のポートより信号を出力す
る第１のインタデジティトカップラと、前記２分配され
た他方の信号を一次側エレメントの一方のポートに入力
し一次側エレメントの他方のポートおよび二次側エレメ
ントの他方のポートとグランド間にリアクタンス素子を
それぞれ有するとともに二次側エレメントの一方のポー
トより信号を出力する第２のインクデジティトカップラ
を有する。The phase shifter for an ultra-high frequency frequency divider of the present invention divides an input signal into two and divides the frequency through a phase shifter that gives a relative phase difference to the two divided signals. In the device, one of the two divided signals is input to one port of the primary element, the other port of the primary element and the other port of the secondary element are opened, and one of the signals of the secondary element is opened. A first interdigitated coupler that outputs a signal from a port, and inputs the other divided signal into one port of the primary element and the other port of the primary element and the other port of the secondary element. The second ink digit coupler has a reactance element between the second ink digit coupler and the ground, and outputs a signal from one port of the secondary element.
本発明について図面を参照して説明する。第１図（ａ）
、（ｂ）は本発明の第１の実施例を示す図である。第１
図（ａ）は平面図、第１図（ｂ）は第１図（ａ）の回路
図である。本超高周波分周器用移相器は、パッケージ２
３内に入力側薄膜回路基板２１、出力側薄膜回路基板２
２、ＧａＡｓＩＣダイナミック１／２分周器２０、直流
阻止コンデンサ２，１８，２５，２６、バイパスコンデ
ンサ１０，１１．１４，１５、インダクタンス素子７よ
り構成されるハイブリッド集積回路をなしている。The present invention will be explained with reference to the drawings. Figure 1(a)
, (b) are diagrams showing a first embodiment of the present invention. 1st
FIG. 1(a) is a plan view, and FIG. 1(b) is a circuit diagram of FIG. 1(a). This ultra high frequency frequency divider phase shifter is package 2
3 includes an input side thin film circuit board 21 and an output side thin film circuit board 2.
2, a GaAs IC dynamic 1/2 frequency divider 20, DC blocking capacitors 2, 18, 25, 26, bypass capacitors 10, 11, 14, 15, and an inductance element 7, forming a hybrid integrated circuit.
次に本超高周波分周器用移相器の動作を第１図（ａ）及
び（ｂ）を用いて説明する。入力端子１に加えられた入
力信号は、電力分配用１／４波長７０Ωマイクロストリ
ツプライン３とアイソレーション抵抗４よりなる電力分
配器で２つの信号に分けられる。この電力分配器は設計
中心周波数で５０Ωの入力特性インピーダンスと５０Ω
の出力特性インピーダンス及び２出力端子間の良好なア
イソレーション特性をもつ。その設計中心周波数近傍以
外では電力は分配するものの特性インピーダンスが５０
Ωでなくなり反射損失が大きく、ま−６＝
な２出力端子間のアイソレーション特性が悪化した状態
て動作する。電力分配器で分けられた１つの信号は、−
次エレメントおよび一次エレメントとインタデジットに
結合し出力する二次エレメントを有するインクデジティ
トカップラ５に入る。Next, the operation of the present phase shifter for a super high frequency frequency divider will be explained using FIGS. 1(a) and 1(b). An input signal applied to the input terminal 1 is divided into two signals by a power divider comprising a 1/4 wavelength 70Ω microstrip line 3 for power distribution and an isolation resistor 4. This power divider has an input characteristic impedance of 50Ω at the design center frequency and a 50Ω input characteristic impedance at the design center frequency.
It has an output characteristic impedance of 2 and good isolation characteristics between the two output terminals. Although power is distributed outside the vicinity of the design center frequency, the characteristic impedance is 50
Ω, the reflection loss is large, and the isolation characteristic between the two output terminals is deteriorated. One signal divided by the power divider is −
It enters an ink digit coupler 5 having a secondary element which interdigitally couples and outputs the secondary element and the primary element.
第２図はインクデジティトカップラ５の具体的なパター
ン構造の一例を示す図である。なお、インタデジティト
カップラ６については図の上下を逆にしてカップラ５と
対称形にすればよい。斜線で示す各個別エレメントは結
合用ワイヤ２４−１によりそれぞれ結合され一次エレメ
ントＡとなり、点で示す各個別エレメントは結合用ワイ
ヤ２４−２によりそれぞれ結合され二次エレメントＢと
なる。−次、二次の各エレメントは、−次と二次のエレ
メントが互に挟むように配置されており、使用する波長
λに合せて個別エレメントの数、その間隙、ピッチ、長
さく例えば１／４λ）を設定すれば良い。FIG. 2 is a diagram showing an example of a specific pattern structure of the ink digit coupler 5. As shown in FIG. Note that the interdigitated coupler 6 may be made symmetrical with the coupler 5 by turning the figure upside down. The individual elements indicated by diagonal lines are respectively coupled by a coupling wire 24-1 to form a primary element A, and the individual elements indicated by dots are respectively coupled by a coupling wire 24-2 to become a secondary element B. The -order and secondary elements are arranged so that the -order and secondary elements are sandwiched between each other, and the number of individual elements, the gap, the pitch, and the length, for example 1/ 4λ).
このインクデジティトカップラの動作説明を第３図（ａ
＞の概念図を用いて行なう。−次エレメントの一方のポ
ート３３に入った信号の１つはポート３３から線路を伝
わって他方のポート３６へゆく。ポート３６は開放端で
あるから位相変化のない反射を行い、二次エレメントの
一方のポート３４に結合して出力される。ポート３３に
入ったもう１つの信号は結合をへて二次エレメントの他
方のポート３５に入る。ポート３５ではさきほどと同じ
位相変化のない反射を行い線路をへてポート３４へ出力
され、さきのポート３６からの信号に合成させる。さて
電力分配器で分けられたもう１つの信号はインタデジテ
ィトカップラ５と同様なインタデジティトカップラ６に
入る。インタデジティトカップラ６における動作の説明
は第３図（ｂ）の概念図を用いて行なう。−次エレメン
トの一方のポート３７に入った信号の１つはポート３７
から線路を伝わって他方のポート４０へゆく。An explanation of the operation of this ink digit coupler is shown in Figure 3 (a).
> using the conceptual diagram. - One of the signals entering one port 33 of the next element travels along the line from port 33 to the other port 36; Since the port 36 is an open end, it performs reflection without a phase change, and is coupled to one port 34 of the secondary element and output. The other signal entering port 33 passes through the coupling and enters the other port 35 of the secondary element. At port 35, the same reflection with no phase change is performed, and the signal is outputted to port 34 through the line, where it is combined with the signal from port 36. Now, the other signal separated by the power divider enters an interdigitated coupler 6 similar to the interdigitated coupler 5. The operation of the interdigitated coupler 6 will be explained using the conceptual diagram of FIG. 3(b). - One of the signals that entered one port 37 of the next element is port 37
From there, it travels along the line to the other port 40.
ポート４０から位相調整用インダクタンス７を含んだ反
射をおこし、結合をへて二次エレメントの一方のポート
３８に出力される。ポート３７に入ったもう１つの信号
は結合をへて二次エレメントの他方のポート３９に伝わ
り位相調整用インダクタンス７を含んだ反射を行い線路
をへてさきのポート４０からの信号とポート３８で合成
される。Reflection including the phase adjustment inductance 7 is caused from the port 40, and the signal is outputted to one port 38 of the secondary element after being coupled. Another signal entering port 37 passes through the coupling and is transmitted to the other port 39 of the secondary element, where it is reflected including the phase adjustment inductance 7, and then passes through the line where it is connected to the signal from the previous port 40 at port 38. be synthesized.
インタデジティトカップラのポート３９．４０をグラン
ドに直接接地できたとすると位相は反射で１８０°変化
する（固定端の反射）が、今ポート３９．４０とグラン
ド間に位相調整用インダクタンス７が入っているため反
射による位相変化は１８０６より小さくなる。またイン
ダクタンスの効果により高い周波数になるほど１８０６
より小さくなる。このようにしてインタデジティトカッ
プラら及びインタデジティトカップラ６の出力ポート３
４及び３８は位相差が１８０°より小さく高い周波数に
なるほど位相差が小さくなる信号がつくり出される。こ
うして作り出された両相信号の位相差の例を第６図に示
す。この例では位相調整用インダクタンスを０．６ｎＨ
としたときの各周波数における位相差を示している。こ
の位相差は、第５図に示したダイナミック型分周器の最
適動作位相によく合うことがわかる。以上説明したよう
なインタデジティトカップラ５及びインタデジティトカ
ップラ６の機能で得られた両相信号は第１図においてＧ
ａＡｓＩＣダイナミック型分周器２０に加わり分周信号
となり直流阻止コンデンサ１８をへて出力端子１９に出
力される。If ports 39 and 40 of the interdigitated coupler could be grounded directly, the phase would change by 180° due to reflection (reflection at the fixed end), but now a phase adjustment inductance 7 is inserted between port 39 and 40 and the ground. Therefore, the phase change due to reflection is smaller than 1806. Also, due to the effect of inductance, the higher the frequency, the higher the 1806
become smaller. In this way, the interdigitated couplers and the output port 3 of the interdigitated coupler 6
4 and 38, a signal is created in which the phase difference is smaller than 180°, and the phase difference becomes smaller as the frequency becomes higher. FIG. 6 shows an example of the phase difference between the two-phase signals created in this way. In this example, the phase adjustment inductance is 0.6nH.
It shows the phase difference at each frequency when It can be seen that this phase difference matches well with the optimum operating phase of the dynamic frequency divider shown in FIG. The two-phase signals obtained by the functions of interdigitated coupler 5 and interdigitated coupler 6 as explained above are shown as
The signal is applied to the aAsIC dynamic frequency divider 20 to become a frequency-divided signal, which passes through the DC blocking capacitor 18 and is output to the output terminal 19.
上記で説明した超高周波分周器用移相器を作って分周実
験を行なった結果を第７図（ａ）、（ｂ）に示す。なお
縦軸は入力信号レベル、横軸は周波数を示す。第７図（
ａ）は電力分配器及びインタデジティトカップラの設計
中心周波数を８ＧＨｚにしたときの分周器の感度曲線図
である。ＩＧＨ２から１０ＧＨｚまでの広い周波数範囲
で分周していることがわかる。第７図（ｂ）は電力分配
器及びインタデジティトカップラの設計中心周波数を１
１ＧＨｚにしたときの分周器の感度曲線図である。６Ｇ
Ｈｚから１２ＧＨｚまでの広い周波数範囲で分周してい
ることがわかる。FIGS. 7(a) and 7(b) show the results of a frequency division experiment conducted using the ultra-high frequency frequency divider phase shifter described above. Note that the vertical axis represents the input signal level, and the horizontal axis represents the frequency. Figure 7 (
a) is a sensitivity curve diagram of a frequency divider when the design center frequency of the power divider and interdigitated coupler is set to 8 GHz. It can be seen that the frequency is divided over a wide frequency range from IGH2 to 10 GHz. Figure 7(b) shows that the design center frequency of the power divider and interdigitated coupler is 1.
FIG. 3 is a sensitivity curve diagram of a frequency divider when the frequency is set to 1 GHz. 6G
It can be seen that the frequency is divided over a wide frequency range from Hz to 12 GHz.
なお、本例においては分周器にダイナミック型を用いて
いるが、分周器にスタティック型を用いた場合は、必要
な入力クロック信号間の位相差は常に１８０°であるか
ら、第１図（ａ）において位相調整用インダクタンス７
のインダクタンスをゼロに近づければよいことがわかる
。Note that in this example, a dynamic type frequency divider is used, but if a static type frequency divider is used, the required phase difference between the input clock signals is always 180°, so as shown in Figure 1. In (a), phase adjustment inductance 7
It can be seen that the inductance of can be made close to zero.
第４図（ａ）、（ｂ）はそれぞれ本発明の第２の実施例
の平面図及び回路図である。本実施例は第１の実施例と
同一の動作原理の移相器をＧａＡｓＩＣダイナミック型
分周器２０と同じＧａＡｓ半絶縁性基板３２上に作って
モノリシックＩＣ化したものである。回路的には、電力
分配器がスペース有効利用のため抵抗による電力分配器
２７におきかえられているところのみが第１の実施例と
は異なる。入力端１に入った信号は第１の実施例と同じ
動作をして出力端１９に分周出力される。FIGS. 4(a) and 4(b) are a plan view and a circuit diagram, respectively, of a second embodiment of the present invention. In this embodiment, a phase shifter having the same operating principle as the first embodiment is fabricated on the same GaAs semi-insulating substrate 32 as the GaAs IC dynamic frequency divider 20, and is made into a monolithic IC. In terms of circuitry, this embodiment differs from the first embodiment only in that the power divider is replaced with a resistor-based power divider 27 for efficient use of space. The signal input to the input terminal 1 operates in the same manner as in the first embodiment and is outputted to the output terminal 19 after being frequency-divided.
この実施例では移相器とＧａＡｓＩＣダイナミック型分
周器２０とを１体化しているため、小形化でき、またパ
ッケージに入れる際の組立てが簡単になるという利点が
ある。In this embodiment, since the phase shifter and the GaAsIC dynamic frequency divider 20 are integrated, it has the advantage of being compact and easy to assemble when packaged.
なお、前述した実施例においては位相調整用としてイン
クデジティトカップラの一次、二次側の他方のポートと
グランド間にインダクタンス素子を用いて説明したが、
他のりアクタンス素子、すなわち、コンデンサを用いて
位相差を得ることにより同様の目的を達成することが出
来る。In the above embodiment, an inductance element was used between the other port on the primary and secondary sides of the ink digit coupler and the ground for phase adjustment.
Similar objectives can be achieved by using other actance elements, namely capacitors, to obtain the phase difference.
以上説明したように本発明は、膜回路基板上あるいはモ
ノリシック集積回路上に電力分配器、インタデジティト
カップラ、リアクタンス素子を作ることにより、ダイナ
ミック型あるいはスタティック型超高周波分周器の最高
分周周波数を引き出し、かつ広い動作周波数範囲を得る
ことができる効果がある。また小型で軽量、さらち電力
消費がないため、使用する装置の小型、軽量、低消費電
力化を促進できる効果がある。As explained above, the present invention achieves the highest division frequency of a dynamic or static type ultra-high frequency frequency divider by creating a power divider, an interdigitated coupler, and a reactance element on a membrane circuit board or a monolithic integrated circuit. This has the effect of bringing out the maximum operating frequency and obtaining a wide operating frequency range. Furthermore, since it is small, lightweight, and consumes no power, it has the effect of promoting reductions in the size, weight, and power consumption of the devices used.
第１図（ａ＞は本発明の第１の実施例を示す平面図、第
１図（ｂ）は第１図（ａ）の平面図の等価回路図、第２
図は本発明に使用されているインクデジティトカップラ
の拡大図、第３図（ａ）。
（ｂ）はインタデジティトカップラの動作を説明する概
念図、第４図（ａ）は本発明の第２の実施例の平面図、
第４図（ｂ）はその等価回路図、第５図は分周器の１１
ＧＨｚ、１２ＧＨｚ、１３ＧＨｚにおける両相入力間の
位相差と分周出力電圧の関係を計算機によりシュミレー
ション計算した結果を示す図、第６図は本発明によるイ
ンタデジティトカップラにより作り出された両相信号の
周波数に対する位相差を示す。第７図にはハイブリッド
集積回路による分周器の実験結果を示す入力感度曲線図
、同図（ａ）は電力分配器及びインタデジティトカップ
ラの設計中心周波数を８ＧＨｚとしたときの結果を示し
、同図（ｂ）はそれ等の設計中心周波数を１１ＧＨｚと
したときの実験結果である。FIG. 1(a) is a plan view showing the first embodiment of the present invention, FIG. 1(b) is an equivalent circuit diagram of the plan view of FIG. 1(a), and FIG.
The figure is an enlarged view of the ink digit coupler used in the present invention, FIG. 3(a). 4(b) is a conceptual diagram explaining the operation of the interdigitated coupler, FIG. 4(a) is a plan view of the second embodiment of the present invention,
Figure 4(b) is its equivalent circuit diagram, and Figure 5 is the frequency divider 11.
Figure 6 shows the results of a computer simulation of the relationship between the phase difference between both phase inputs and the divided output voltage at 12GHz, 12GHz, and 13GHz. Shows phase difference with respect to frequency. Fig. 7 is an input sensitivity curve diagram showing the experimental results of a frequency divider using a hybrid integrated circuit, and Fig. 7 (a) shows the results when the design center frequency of the power divider and interdigitated coupler is 8 GHz. Figure (b) shows the experimental results when the design center frequency was 11 GHz.
Claims (1)
的な位相差を与える移相器を介して分周する超高周波分
周器用移相器において、前記２分配された一方の信号を
一次側エレメントの一方のポートに入力し、一次側エレ
メントの他方のポートおよび二次側エレメントの他方の
ポートを開放するとともに二次側エレメントの一方のポ
ートより信号を出力する第１のインタデジテイトカップ
ラと、前記２分配された他方の信号を一次側エレメント
の一方のポートに入力し一次側エレメントの他方のポー
トおよび二次側エレメントの他方のポートとグランド間
にリアクタンス素子をそれぞれ有するとともに二次側エ
レメントの一方のポートより信号を出力する第２のイン
タデジテイトカップラを含み構成されることを特徴とす
る超高周波分周器用移相器。 ２、前記インタデジテイトカップラが入力信号の２分配
手段およびリアクタンス素子とともに膜回路基板上、あ
るいはモノリシック集積回路基板上に配置されて成る特
許請求の範囲第１項記載の超高周波分周器用移相器。[Claims] 1. A phase shifter for an ultra-high frequency frequency divider that divides an input signal into two and divides the frequency through a phase shifter that gives a relative phase difference to the two divided signals, wherein the two Input one distributed signal to one port of the primary element, open the other port of the primary element and the other port of the secondary element, and output the signal from one port of the secondary element. A first interdigitate coupler that inputs the other signal divided into two into one port of the primary element and creates a reactance between the other port of the primary element, the other port of the secondary element, and ground. 1. A phase shifter for an ultra-high frequency frequency divider, comprising a second interdigitated coupler having respective elements and outputting a signal from one port of a secondary side element. 2. The phase shifter for an ultra-high frequency frequency divider according to claim 1, wherein the interdigitate coupler is arranged together with the input signal two-way distribution means and the reactance element on a membrane circuit board or a monolithic integrated circuit board. vessel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131687A JPS63275224A (en) | 1987-05-06 | 1987-05-06 | Phase shifter divider for ultra high frequency |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131687A JPS63275224A (en) | 1987-05-06 | 1987-05-06 | Phase shifter divider for ultra high frequency |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63275224A true JPS63275224A (en) | 1988-11-11 |
Family
ID=14558129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11131687A Pending JPS63275224A (en) | 1987-05-06 | 1987-05-06 | Phase shifter divider for ultra high frequency |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63275224A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2710192A1 (en) * | 1991-07-29 | 1995-03-24 | Gen Electric | Microwave component having adjusted functional characteristics and method of adjustment |
-
1987
- 1987-05-06 JP JP11131687A patent/JPS63275224A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2710192A1 (en) * | 1991-07-29 | 1995-03-24 | Gen Electric | Microwave component having adjusted functional characteristics and method of adjustment |
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