JPS63271977A - Semiconductor lamination structure - Google Patents
Semiconductor lamination structureInfo
- Publication number
- JPS63271977A JPS63271977A JP62107086A JP10708687A JPS63271977A JP S63271977 A JPS63271977 A JP S63271977A JP 62107086 A JP62107086 A JP 62107086A JP 10708687 A JP10708687 A JP 10708687A JP S63271977 A JPS63271977 A JP S63271977A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- energy value
- electric field
- ground level
- electron
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000003475 lamination Methods 0.000 title description 2
- 230000005684 electric field Effects 0.000 claims abstract description 29
- 230000000694 effects Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 abstract description 4
- 229910005542 GaSb Inorganic materials 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910000673 Indium arsenide Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 3
- 238000005253 cladding Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000013049 sediment Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、超高速Ｆ Ｅ Ｔおよび高い相互コンダクタ
ンスを有するＦＥＴ等に用いられる半導体の積層構造に
関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a stacked structure of semiconductors used in ultra-high speed FETs, FETs with high mutual conductance, and the like.
（従来の技術）
従来、ＦＥＴ笠に用いられる半導体積Ｎ構造は、その中
のキャリヤの易動度をキャリヤ密度を変化させる事によ
り変化させる構造であった１例えば、選択ドープ構造で
は、広バンドギャップの半導体に不純物をドーピングし
、その不純物から生じるキャリヤを、広バンドギヤツプ
半導体に接する狭バンドギャップの半導体の、ヘテロ界
面付近に存在させ、このキャリヤ密度を外部から印加す
る電界によって変化させるというものである。これは、
半導体中のフェルミエネルギーの変化によってキャリヤ
走行部のキャリヤ密度が変化することを利用している（
この−例は、ジャパニーズ・ジャーナル・オブ・アプラ
イド・フィジックス（Ｊｐｎ、 Ｊ。(Prior art) Conventionally, the semiconductor multilayer N structure used in FET caps has a structure in which the mobility of carriers in the structure is changed by changing the carrier density1.For example, in a selectively doped structure, a wide band This method involves doping an impurity into a gap semiconductor, causing carriers generated from the impurity to exist near the hetero-interface of a narrow bandgap semiconductor that is in contact with a wide bandgap semiconductor, and changing this carrier density by an externally applied electric field. be. this is,
It takes advantage of the fact that the carrier density in the carrier traveling region changes due to changes in the Fermi energy in the semiconductor (
An example of this is the Japanese Journal of Applied Physics (Jpn, J.
０［八ｐｐ１． Ｐｈｙｓ、、 １９ （１９８０）
Ｌ２り５）に報告されている）。0[8pp1. Phys, 19 (1980)
(Reported in L2ri 5)).
（発明が解決しようとする問題点）
この場合、キャリヤ密度の変化を十分と・るには高い電
圧を印加する必要があり、また電流を多く取り出すこと
も困難である。特に、イオン化した不純物による散乱を
防いで高い易動度を得る選択ドープ構造では、原理的に
走行部のキャリヤ密度を十分に増加させることができず
、上述の問題点は大きい、さらに相互コンダクタンスも
十分には得られない。(Problems to be Solved by the Invention) In this case, it is necessary to apply a high voltage to sufficiently change the carrier density, and it is also difficult to extract a large amount of current. In particular, with a selectively doped structure that achieves high mobility by preventing scattering by ionized impurities, it is theoretically impossible to sufficiently increase the carrier density in the traveling section, and the above-mentioned problems are significant.Furthermore, the mutual conductance I can't get enough.
本発明の目的は、電界印加によって相互コンダクタンス
の急激な変化を生じる半導体８１ｔ層ｍ造を“ 提供
することにある。An object of the present invention is to provide a semiconductor 81t layer structure that exhibits a rapid change in mutual conductance upon application of an electric field.
（問題点を解決するための手段）
本発明による半導体積層構造は、電子の平均自由行程程
度以下のＭｌ￥を有する第１及び第２の半導体が交互に
少なくとも１周期績層されてなり、該第１の半導体の価
電子帯上端のエネルギー値が第２の半導体の伝導帯下端
のエネルギー値より大きく、積層方向に電界が印加され
ていない場合には該第１の半導体中に形成されるホール
の基底準位のエネルギー値が隣接した第２の半導体中に
形成される電子の基底準位のエネルギー値より大きく、
積層方向にアバランシェ効果が生じない程度の電界が印
加されている場合にはホールの基底準位のエネルギー値
が、電界方向に第１の半導体と隣接する第２の半導体中
の電子の基底準位のエネルギー値より小さいことを特徴
とする。(Means for Solving the Problems) The semiconductor laminated structure according to the present invention is made up of first and second semiconductors having Ml\ which is equal to or less than the mean free path of electrons, which are alternately layered for at least one period. When the energy value at the top of the valence band of the first semiconductor is greater than the energy value at the bottom of the conduction band of the second semiconductor and no electric field is applied in the stacking direction, holes are formed in the first semiconductor. the energy value of the ground level of is larger than the energy value of the ground level of electrons formed in the adjacent second semiconductor,
When an electric field that does not cause an avalanche effect is applied in the stacking direction, the energy value of the ground level of the hole is equal to the ground level of the electron in the second semiconductor adjacent to the first semiconductor in the direction of the electric field. It is characterized by being smaller than the energy value of .
（作用）
この様な現象を得る為の構造の設計は以下の様にして行
なう、まず、第１の半導体中に存在するホールの基底準
位のエネルギー値をＥｌ、第２の半導体中に存在する電
子の基底準位のエネルギー値をＥｏと呼ぶ、ｍＷＪ方向
に電界が印加されていない場合には、
Ｅ、＞Ｅｅ ・・・（１）
となる様に設定する。(Function) The design of the structure to obtain such a phenomenon is carried out as follows. First, the energy value of the ground level of the hole existing in the first semiconductor is set as El, and the energy value of the ground level of the hole existing in the second semiconductor is set as El. The energy value of the ground level of the electron is called Eo. When no electric field is applied in the mWJ direction, E,>Ee...(1)
Set it so that
積層方向に電界（強度Ｆ）が印加された際には、各基底
準位は各バンド端へ近づく様に変化する。When an electric field (strength F) is applied in the stacking direction, each ground level changes so as to approach each band edge.
この変化分を、各半導体層の中心部分のバンド端のエネ
ルギー値を原点にして考えると、近似的にΔＥｈ （Ｉ
ｌｌｅＶ）≧＋４Ｘ１０−’ｍｈ ・Ｆ２（ｋＶ／ｃｍ
） ・Ｌ： （Ｉｎ） −（２）ΔＥｅ （ｎｅＶ）
＝ ４Ｘ１０−’ｍｅ ・Ｆ２（ｋＶ／ａｍ）化： （
ｎｌｌ） ・＝ （３）となる、ここで、ｍｌ 、ｍ６
はホール、電子の有効質歇、Ｌ、、Ｆ２は第１および第
２の半導体の膜厚である。If we consider this change using the energy value of the band edge in the center of each semiconductor layer as the origin, we can approximately calculate ΔEh (I
lleV)≧+4X10-'mh ・F2(kV/cm
) ・L: (In) −(2)ΔEe (neV)
= 4X10-'me ・F2 (kV/am) conversion: (
nll) ・= (3), where ml, m6
is the effective mass of holes and electrons, L, and F2 are the film thicknesses of the first and second semiconductors.
一方、印加電界により、バンド端エネルギー値は空間的
に変化する０問題点を解決するための手段の欄で述べた
様に、電界方向と同方向に第１の半導体に隣接する第２
の半導体について考えると、第１の半導体層の中心部の
エネルギー値を基準にして、エネルギー値は
ｅ−Ｆ ・（Ｌｌ ＋Ｌ２ ）／２だけ上昇する。On the other hand, due to the applied electric field, the band edge energy value spatially changes to 0.As described in the section of the means for solving the problem, the second
Considering the semiconductor, the energy value increases by e-F·(Ll +L2)/2 with respect to the energy value at the center of the first semiconductor layer.
以上より、電界をアバランシェ効果の生じない程度（約
１００ｋＶ／ ３ ）印加した場合には、Ｅ、＋ΔＥ、
＜Ｅ、＋ΔＥ６＋ｅ−Ｆ・（Ｌ１＋Ｌ２）／２・・・
（４）となる様に設定する。From the above, when an electric field is applied to an extent that does not cause an avalanche effect (approximately 100 kV/3), E, +ΔE,
<E, +ΔE6+e−F・(L1+L2)/2...
(4) Set it so that it becomes.
例として、ＧａＳｂを第１の半導体、Ｉ ｎＡｓを第２
の半導体として考える。ＧａＳｂの価電子帯上端のエネ
ルギー値は、ＩｎＡｓの伝導帯下端のエネルギー値より
約１５０１１ｅＶ大きい、ここで、特にＬｌを先に５ｎ
１１と仮定してみる。すると、（１）式が満たされるＦ
２としては、
Ｌ２ミ１３ｎ１Ｍ
となる事が有効質量近似の計算より求められる。As an example, GaSb is used as the first semiconductor and InAs is used as the second semiconductor.
Think of it as a semiconductor. The energy value at the upper end of the valence band of GaSb is approximately 15011 eV larger than the energy value at the lower end of the conduction band of InAs.
Let's assume that it is 11. Then, F that satisfies equation (1)
2, it can be found from the effective mass approximation calculation that L2mi13n1M.
Ｌｌが５ｎｎ、Ｆ２が１３ｎ１では、（２）、（３）両
式よりΔＥｈ＋ ΔＥ、は、
ΔＥ、 ；１１ ｉｅＶ
ΔＥ６；２３ ｎｅＶ
となる、また、ｅ−Ｆ ・ （Ｌ１＋Ｌ２ ）／２の値
は、Ｆが１００ｋＶ／ａｍテ！、ｔ９０ ｉｅＶトなル
、コノ場合、（４）式は満たされる。When Ll is 5nn and F2 is 13n1, from both equations (2) and (3), ΔEh+ ΔE becomes ΔE; , F is 100kV/amte! , t90 ieV, the equation (4) is satisfied.
また、Ｆ２の最大値としては、（２）、（３）。Further, the maximum value of F2 is (2), (3).
（４）式より、１８ｎ１程度と計算される。したがって
、Ｌｌを５ｎＩｌとすると、Ｆ２の計算された範囲は、
ｔ３＋ｍ≦Ｌ２≦１８ｎｎ
となる。From equation (4), it is calculated to be about 18n1. Therefore, if Ll is 5nIl, the calculated range of F2 is t3+m≦L2≦18nn.
本発明による半導体積Ｐ！積構造、その積層方向の電気
特性が電界印加によって半金属的なものから半導体的な
ものに変化することを利用する。積層方向に電界が印加
されていない場合には、第１の半導体中のホールの基底
準位のエネルギー値が第２の半導体中の電子の基底準位
のエネルギー値より大きいため、空間的な電荷の移動に
より、第１の半導体中には多数キャリヤとしてホールが
、第２の半導体中には電子が存在する。この状態で８１
ｔ層方向に若干電圧を印加すると、第１の半導体中では
ホールが電界方向に、第２の半導体中では電子が電界と
逆方向に走行する。この場合、半導体界面では電子・ホ
ールの再結合、または生成が生じ、この結果電流が流れ
ることになる。Semiconductor product P according to the present invention! It takes advantage of the fact that the electrical properties of a stacked structure in the stacking direction change from semimetal-like to semiconductor-like when an electric field is applied. When no electric field is applied in the stacking direction, the energy value of the ground level of holes in the first semiconductor is larger than the energy value of the ground level of electrons in the second semiconductor, so that the spatial charge Due to the movement of , holes exist as majority carriers in the first semiconductor, and electrons exist in the second semiconductor. 81 in this state
When a slight voltage is applied in the direction of the t-layer, holes move in the direction of the electric field in the first semiconductor, and electrons move in the opposite direction to the electric field in the second semiconductor. In this case, recombination or generation of electrons and holes occurs at the semiconductor interface, resulting in current flow.
一方、積層方向に十分に電界を印加すると、第１の半導
体と、電界方向と同方向に隣接する第２の半導体の間で
は、この半導体へテロ界面において電子の基底準位のエ
ネルギー値がホールの基底準位のエネルギー値より大き
くなる。この場合、この界面では、電子とホールの再結
合の確率は小さくなり、その結果、積層方向に流れる電
流は激減する。On the other hand, when a sufficient electric field is applied in the stacking direction, the energy value of the ground level of electrons becomes a hole at this semiconductor hetero interface between the first semiconductor and the second semiconductor adjacent in the same direction as the electric field direction. becomes larger than the energy value of the ground level. In this case, the probability of recombination of electrons and holes at this interface is reduced, and as a result, the current flowing in the stacking direction is drastically reduced.
以上より、積層方向に印加する電界強度と、積層方向の
電流の関係を考えると、低電界の場合は電流が多く流れ
（半金属的）、高電界にすると急激に電流が流れなくな
る（半導体的）ことになる。From the above, when considering the relationship between the electric field strength applied in the stacking direction and the current in the stacking direction, a large amount of current flows when the electric field is low (semi-metallic type), and when the electric field is high, the current suddenly stops flowing (semiconductor type). ).
（実施例） 以下図面を参照して本発明の実施例について説明する。(Example) Embodiments of the present invention will be described below with reference to the drawings.
第１図（ａ）は本発明第１の実施例による半導 ′体積
層梢遣の模式図、同図（ｂ）はＷｔ層方向に電界が印加
されていない場合におけるその半導体積Ｐ！椹遣のバン
ド図、同図（ｃ）は積層方向に電界が印加されている場
合におけるその半導体８１層構造のバンド図である。FIG. 1(a) is a schematic diagram of a semiconductor stack according to the first embodiment of the present invention, and FIG. 1(b) shows the semiconductor product P! when no electric field is applied in the direction of the Wt layer. The band diagram of Sawarakiri (c) is a band diagram of the 81-layer structure of the semiconductor when an electric field is applied in the stacking direction.
第１図（ａ）の半導体積層構造の製造においては、分子
線エピタキシー法によりＳｔドープｎ型ＧａＡｓ基板１
０１上に２−厚のｎ型ＧａＳｂバッフｙ −！ｔ４
ｔ０２． ５ｎｍ厚のｐ型ＧａＳｂ層 １０３と１３ｎ
ｌｌ／￥のｎ型Ｉ ｎＡｓ層１０４とを交互に２０周期
積積層た多層構造１０５． ０．２−厚のｎ型ＧａＳｂ
クラッドＰ！１０６を順次成長させた。さらに、基板表
面と裏面に電極１０７をオーミック性で形成した。In manufacturing the semiconductor stacked structure shown in FIG. 1(a), a St-doped n-type GaAs substrate 1 is
2-thick n-type GaSb buffer on 01 y-! t4
t02. 5 nm thick p-type GaSb layer 103 and 13n
A multilayer structure 105 in which 20 periods of n-type I nAs layers 104 of 1/1/y are laminated alternately. 0.2-thick n-type GaSb
Clad P! 106 were grown sequentially. Furthermore, ohmic electrodes 107 were formed on the front and back surfaces of the substrate.
ここで、多層楕遣１０５中のバンド構造は、第１図（ｂ
）に示す如くなっており、積層方向に電圧を印加してい
ない状態では電子の基底準位１０８のエネルギー値がホ
ールの基底準位１０９のエネルギー値よりも小さい、一
方、積層方向に１００ｋＶ／ａｍ程度の電界を印加する
と、電界の加わっている多ｒｆ４ｍ造部１０５ノバンド
ｆＩｌｌ造は、第１図（ｃ ） ニ示す如く変化し、こ
の場合、電子の基底準位１０８のエネルギー値は、特に
図中右側のホールの基底準位１０９のエネルギー値より
も大きい。Here, the band structure in the multilayer ellipse 105 is shown in FIG.
), when no voltage is applied in the stacking direction, the energy value of the electron ground level 108 is smaller than the energy value of the hole ground level 109; When an electric field of about It is larger than the energy value of the ground level 109 of the center right hole.
本実施例において、上下の電極間に電圧を印加し、この
除渣れる電流を測定した所、第２図に示す電流−電圧特
性が得られた。この図中の負性抵抗は、印加した電圧に
よる電界によって、上述の電子とポールの基底準位１０
８．１０９のエネルギー値の逆転によって生じるもので
ある。これにより、ピーク・バレー比の非常に大きい（
〜１００程度）負性抵抗ダイオードが得られる。In this example, when a voltage was applied between the upper and lower electrodes and the current removed from the sediment was measured, the current-voltage characteristics shown in FIG. 2 were obtained. The negative resistance in this figure is caused by the electric field caused by the applied voltage, which causes the ground level of the electrons and poles to reach 10
This is caused by the reversal of the energy value of 8.109. This results in a very large peak-to-valley ratio (
~100%) A negative resistance diode is obtained.
次に本発明の第２の実施例である電界効果トランジスタ
について説明する。第３図はこの電界効果トランジスタ
の模式的な断面図である。Next, a field effect transistor, which is a second embodiment of the present invention, will be described. FIG. 3 is a schematic cross-sectional view of this field effect transistor.
これは、分子線エピタキシー法により、半絶縁性ＧａＡ
ｓ基板３０１上に第１の実施例と同様の積層構造を形成
した後、複数回のフォトリソグラフィー法とエツチング
、金属蒸着により、ＧａＳｂクラッドＭ１０６上にオー
ミック性のソース電極３０２、ショツトキー性のゲート
電極３０３と、Ｇａ５ｂバツフア一層１０２上にオーミ
ック性のドレイン電％ ３０４を形成したものである。This is a semi-insulating GaA film using molecular beam epitaxy.
After forming a laminated structure similar to that of the first embodiment on the S substrate 301, an ohmic source electrode 302 and a Schottky gate electrode are formed on the GaSb cladding M106 by multiple photolithography, etching, and metal vapor deposition. 303, and an ohmic drain current 304 is formed on the Ga5b buffer layer 102.
本実施例において、ゲー）Ｔ：、ｉ ３０３とドレイン
電極３０４間に電圧を印加すると多層構造部１０５に積
層方向に電界が印加され、この際、多層構造部１０５中
のバンド構造は第１図（ｂ）、（Ｃ）の様に変化する。In this embodiment, when a voltage is applied between the gate electrode 303 and the drain electrode 304, an electric field is applied to the multilayer structure 105 in the stacking direction, and at this time, the band structure in the multilayer structure 105 is It changes as shown in (b) and (C).
実際のトランジスタ動作を調べるため、温度が７７Ｋに
おいてソース、ドレイン電極間に一定の電圧０．５Ｖを
印加しておき、ゲート電極の電圧を印加していったとこ
ろ、この電圧が１ｖ前後で、１μカのゲート幅あたり約
８０１ｎＳという非常に高い相互コンダクタンスが得ら
れた。この場合のソース、ドレイン電極間の電流、電圧
特性を第４図に示す。 このように本実施例においては
、非常に高い相互コンダクタンスが得られるとともに、
また半金属状態のゲート部分をキャリヤが走行するので
、得られる電流も大きいものである。In order to investigate the actual transistor operation, a constant voltage of 0.5V was applied between the source and drain electrodes at a temperature of 77K, and then the voltage of the gate electrode was applied. A very high transconductance of approximately 801 nS per gate width was obtained. FIG. 4 shows the current and voltage characteristics between the source and drain electrodes in this case. In this way, in this example, a very high mutual conductance can be obtained, and
Furthermore, since carriers travel through the gate portion in a semi-metallic state, the obtained current is also large.
以上ここでは２つの実施例について述べたが、材料系も
他のもの、例えばＡρＧ ａ Ｓ ｂとＩｎＡｓ！！Ｆ
の混晶を用いるものであっても良い。また半導体成長法
も、分子線エピタキシー法以外の、例えば有機金属気相
成長法などでもかまわない。Although two embodiments have been described here, other material systems may also be used, such as AρGaSb and InAs! ! F
It is also possible to use a mixed crystal of Further, the semiconductor growth method may be other than molecular beam epitaxy, such as organometallic vapor phase epitaxy.
（発明の効果）
本発明によれば、負性抵抗ダイオードや、マイクロ波増
幅用や、大電流用に用いられる高速動作が可能な電界効
果トランジスタに用いられる半導体積Ｎ１構造が得られ
る。(Effects of the Invention) According to the present invention, a semiconductor product N1 structure can be obtained which is used in a negative resistance diode, a field effect transistor capable of high-speed operation used for microwave amplification, and large current.
第１図（ａ）は本発明の第１の実施例による半導体ｆｉ
！ｉ層構造の模式図、同図（ｂ）は′ｖｔ層方向に電界
が印加されていない場合におけるその半導体積層ｔＮ造
のバンド図、同図（Ｃ）は積層方向に電界が印加されて
いる場合におけるその半導体積屑栖造のバンド図であり
、第２図はこの実施例の上下の電極間の電流・電圧特性
を示す特性図である。
第３図は本発明の第２の実施例である電界効果トランジ
スタの模式的な断面図であり、第４図は第２の実施例に
おけるソース、ドレイン電極間の電流・電圧特性を示す
特性図である。
１０１−−・Ｓ ｉドープｎ型ＧａＡｓ基板、１０２−
・・ｎ型ＧａＳｂバッファー屑、１０３−５ ｎ１ＩＦ
Ｅのｐ型ＧａＳｂ層、１０４・１３ｎｌｌ厚のｎ型Ｉ
ｎＡｓ層、１０５・・・多層構造、１０６・・・ｎ型Ｇ
ａＳｂクラッド層、１０７・・・電極、１０８・・・電
子の基底準位、１０９・・・ホールの基底準位、３０１
・・・半絶縁性Ｇ ａ Ａ ｓ基板、３０２・・・ソー
ス電極、３０３・・・ゲート電極、３０４・・・ドレイ
ン電極。FIG. 1(a) shows a semiconductor fi according to a first embodiment of the present invention.
! A schematic diagram of the i-layer structure. Figure (b) is a band diagram of the semiconductor laminated tN structure when no electric field is applied in the 'vt layer direction. Figure (c) is a band diagram when an electric field is applied in the lamination direction. FIG. 2 is a characteristic diagram showing the current/voltage characteristics between the upper and lower electrodes of this embodiment. FIG. 3 is a schematic cross-sectional view of a field effect transistor according to a second embodiment of the present invention, and FIG. 4 is a characteristic diagram showing current/voltage characteristics between the source and drain electrodes in the second embodiment. It is. 101--Si-doped n-type GaAs substrate, 102-
・・n-type GaSb buffer scrap, 103-5 n1IF
p-type GaSb layer of E, n-type I of 104.13nll thickness
nAs layer, 105...Multilayer structure, 106...n type G
aSb cladding layer, 107... Electrode, 108... Electron ground level, 109... Hole ground level, 301
... Semi-insulating GaAs substrate, 302... Source electrode, 303... Gate electrode, 304... Drain electrode.
Claims (1)
第２の半導体が交互に少なくとも１周期積層されてなり
、該第１の半導体の価電子帯上端のエネルギー値が第２
の半導体の伝導帯下端のエネルギー値より大きく、積層
方向に電界が印加されていない場合には該第１の半導体
中に形成されるホールの基底準位のエネルギー値が隣接
した第２の半導体中に形成される電子の基底準位のエネ
ルギー値より大きく、積層方向にアバランシェ効果が生
じない程度の電界が印加されている場合にはホールの基
底準位のエネルギー値が、電界方向に第１の半導体と隣
接する第２の半導体中の電子の基底準位のエネルギー値
より小さいことを特徴とする半導体積層構造。First and second semiconductors having a film thickness equal to or less than the mean free path of electrons are alternately stacked for at least one period, and the energy value at the upper end of the valence band of the first semiconductor is the same as that of the second semiconductor.
is larger than the energy value of the lower end of the conduction band of the semiconductor, and when no electric field is applied in the stacking direction, the energy value of the ground level of the hole formed in the first semiconductor is greater than the energy value of the ground level of the hole formed in the first semiconductor. If an electric field is applied that is larger than the energy value of the ground level of electrons formed in the stacking direction and that does not cause an avalanche effect in the stacking direction, the energy value of the ground level of the hole becomes the first level in the direction of the electric field. A semiconductor stacked structure characterized in that the energy value is smaller than the energy value of the ground level of electrons in a second semiconductor adjacent to the semiconductor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107086A JP2740166B2 (en) | 1987-04-28 | 1987-04-28 | Semiconductor laminated structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107086A JP2740166B2 (en) | 1987-04-28 | 1987-04-28 | Semiconductor laminated structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63271977A true JPS63271977A (en) | 1988-11-09 |
| JP2740166B2 JP2740166B2 (en) | 1998-04-15 |
Family
ID=14450117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62107086A Expired - Lifetime JP2740166B2 (en) | 1987-04-28 | 1987-04-28 | Semiconductor laminated structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740166B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110741478A (en) * | 2017-10-18 | 2020-01-31 | 汉阳大学校产学协力团 | Layer, multi-stage element, method for manufacturing multi-stage element, and method for driving multi-stage element |
-
1987
- 1987-04-28 JP JP62107086A patent/JP2740166B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110741478A (en) * | 2017-10-18 | 2020-01-31 | 汉阳大学校产学协力团 | Layer, multi-stage element, method for manufacturing multi-stage element, and method for driving multi-stage element |
| CN110741478B (en) * | 2017-10-18 | 2023-08-29 | 汉阳大学校产学协力团 | Layer, multi-stage element manufacturing method, and method for driving multi-stage element |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2740166B2 (en) | 1998-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5705827A (en) | Tunnel transistor and method of manufacturing same | |
| JPH0435904B2 (en) | ||
| US4704622A (en) | Negative transconductance device | |
| JPH0354854B2 (en) | ||
| JPH084138B2 (en) | Semiconductor device | |
| JPH05211178A (en) | Thin-film type field-effect transistor provided with adjusted energy band | |
| US4851886A (en) | Binary superlattice tunneling device and method | |
| USRE33584E (en) | High electron mobility single heterojunction semiconductor devices | |
| JPH0312769B2 (en) | ||
| EP0136108B1 (en) | Heterojunction semiconductor device | |
| JPS63271977A (en) | Semiconductor lamination structure | |
| JPS61147577A (en) | Complementary semiconductor device | |
| JPH0654786B2 (en) | Heterojunction semiconductor device | |
| JP2546483B2 (en) | Tunnel transistor and manufacturing method thereof | |
| JPH098285A (en) | Hetero-junction semiconductor device | |
| JPH0239543A (en) | Multilayer semiconductor device | |
| JPH04277680A (en) | Tunnel transistor and manufacture of the same | |
| JPH06334175A (en) | Tunnel transistor and manufacture thereof | |
| JP3156252B2 (en) | Field effect transistor | |
| JP2513118B2 (en) | Tunnel transistor and manufacturing method thereof | |
| JP2658934B2 (en) | Tunnel transistor | |
| JPH0620142B2 (en) | Semiconductor device | |
| JPH0541355A (en) | Modulation semiconductor material and semiconductor device using same | |
| JPH01143264A (en) | Field effect semiconductor element | |
| Zhou | Tunneling Field-Effect Transistors Based on Two-Dimensional Materials |