JPS63268166A - Clock signal reproduction circuit - Google Patents

Abstract

PURPOSE:To reproduce a normal clock signal in synchronism with a specific pattern even if there is a flaw in a position close to the period of the signal of the specific pattern recorded in a recording medium by adding a pattern coincidence detection circuit that outputs a phase comparison permission signal. CONSTITUTION:The pattern coincidence detection circuit 15 detects the approximate coincidence between the pattern of a reproduced signal from a disk 1 supplied through a binarization circuit 13 and that of the signal of the specific pattern, and the detection circuit 5 outputs a phase comparison permission signal. However, in case there is a flaw in a position close to the period of the signal of the specific pattern, the phase comparison permission signal is not outputted. Therefore, the action of the phase comparator 21 of a PLL circuit 30 to compare said output with an output from an edge detection circuit 16 is not executed. Accordingly, the lock on the PLL circuit 30 is not released, and the reproduction of a normal clock signal in synchronism with the signal of the specific pattern can be executed.

Description

【発明の詳細な説明】 以下、本発明を次の順序で説明する。[Detailed description of the invention] Hereinafter, the present invention will be explained in the following order.

Ａ、産業上の利用分野 Ｂ０発明の概要 Ｃ０従来の技術 り０発明が解決しようとする問題点 Ｅ９問題点を解決するための手段 Ｆ１作用 Ｇ、実施例 Ｇ−１，クロック信号再生回路 （第１図〜第２図） Ｇ−２，パターン−数構出回路およびエツジ検出回路の
具体的構成例 （第３図〜第５図） Ｇ−３１位相比較器の具体的構成例 （第６図） Ｈ９発明の効果 Ａ、産業上の利用分野 本発明は、特定パターンの信号が記録された記録媒体か
ら、該特定パターンの信号に同期したクロック信号を再
生するためのクロック信号再生回路に関する。A. Industrial field of application B0 Overview of the invention C0 Prior art 0 Problems to be solved by the invention E9 Means for solving the problems F1 Effect G. Embodiment G-1. Clock signal regeneration circuit (No. (Figures 1 to 2) G-2, Specific configuration example of pattern-number configuration circuit and edge detection circuit (Figures 3 to 5) G-31 Specific configuration example of phase comparator (Figure 6) ) H9 Effects of the Invention A, Industrial Field of Application The present invention relates to a clock signal reproducing circuit for reproducing a clock signal synchronized with a signal of a specific pattern from a recording medium on which a signal of a specific pattern is recorded.

Ｂ０発明の概要 本発明は、予め定められた特定パターンの信号が所定の
周期をもって物理的形状変化として記録された記録媒体
から、上記特定パターンの信号に同期したクロック信号
を再生するクロック信号再生回路において、上記記録媒
体からの再生信号と上記特定パターンの信号とのパター
ンの略一致を検出し、この検出出力に応じて、クロック
信号を再生するためのＰＬＬ　（フェーズ・ロックド・
ループ）回路における位相比較動作を行うようにしたこ
とにより、上記記録媒体の上記特定パターンの信号の周
期に近い位置にキズが有っても、上記ＰＬＬ回路のロッ
クがはずれることはなく、上記特定パターンの信号に同
期した正常なりロック信号の再生を行うことができるよ
うにしたものである。B0 Summary of the Invention The present invention provides a clock signal reproducing circuit that reproduces a clock signal synchronized with a signal of a specific pattern from a recording medium in which a signal of a predetermined specific pattern is recorded as a physical shape change at a predetermined period. , detects a pattern match between the reproduced signal from the recording medium and the specific pattern signal, and operates a PLL (phase-locked circuit) for reproducing the clock signal according to the detection output.
By performing a phase comparison operation in the loop (loop) circuit, even if there is a scratch on the recording medium at a position close to the period of the signal of the specific pattern, the PLL circuit will not be unlocked, and the specific pattern will not be unlocked. It is possible to reproduce a normal or lock signal synchronized with a pattern signal.

Ｃ９従来の技術 従来より、例えば音声信号等をデジタル化して記録して
成る光学式ディスク、いわゆるコンパクトディスク（Ｃ
Ｄ）が知られている。このコンパクトディスクは再生専
用であることから、記録可能でかつコンパクトディスク
との上位互換性を保つようなディスクシステムの開発が
望まれている。C9 Conventional technology Conventionally, optical discs, such as so-called compact discs (C
D) is known. Since this compact disc is for playback only, it is desired to develop a disc system that is recordable and maintains upward compatibility with the compact disc.

このようなディスクシステムに用いられるディスクは、
例えば第７図に示すようなフォーマントを存するもので
ある。すなわち、記録媒体であるディスク１は、例えば
磁気光学効果を存する垂直磁化膜を有する直径１２ｃ＋
＊の光磁気ディスクであり、深さλ／８（λはレーザー
光の波長）のプリグループ２がスパイラル状に形成され
ており、このプリグループ２間のランド部には、円周方
向に沿って深さλ／４のビットによる凹凸パターンから
成るエンボス領域３と光磁気記録の行われる信号記録領
域４とが交互にそれぞれ所定の周期をもって配設されて
いる。The disks used in such disk systems are
For example, there is a formant as shown in FIG. That is, the disk 1, which is a recording medium, has a diameter of 12c+ and has a perpendicular magnetization film that has a magneto-optical effect, for example.
* This is a magneto-optical disk, and pre-groups 2 with a depth of λ/8 (λ is the wavelength of the laser beam) are formed in a spiral shape, and the lands between the pre-groups 2 have a groove along the circumferential direction. An embossed area 3 consisting of a concavo-convex pattern of bits having a depth of λ/4 and a signal recording area 4 where magneto-optical recording is performed are alternately arranged at a predetermined period.

ここで、第８図にコンパクトディスクのフォーマットに
よって定められた１フレームの構成を示す、１フレーム
は５８８チヤンネルビツトから成っており、Ｅ　Ｆ　Ｍ
　（Ｅｉｇｈｔ　ｔｏ　Ｆｏｕｒｔｅｅｎ　Ｍｏｄｕｌ
ａ−ｔｉｏｎ）変調後のデータによって構成されている
。Here, FIG. 8 shows the structure of one frame determined by the compact disc format. One frame consists of 588 channel bits, and E F M
(Eight to Fourteen Module
a-tion) It is composed of data after modulation.

すなわち、１フレーム（周期は約１３６μ５ｅｃ）は、
２４ビツトのフレーム同期信号と、１４ビツト（１シン
ボル）のサブコードと、１４Ｘ３２ビツト（３２シンボ
ル）の演奏情報等のデータおよびパリティによって構成
されている。但し、各シンボルの結合のために３ビツト
ずつのマージンビットが設けられており、合計５８８ビ
ツトとなっている。In other words, one frame (period is approximately 136μ5ec) is
It is composed of a 24-bit frame synchronization signal, a 14-bit (1 symbol) subcode, 14×32 bits (32 symbols) of data such as performance information, and parity. However, margin bits of 3 bits each are provided for combining each symbol, resulting in a total of 588 bits.

上述した１フレームを構成するデータのうちフレーム同
期信号は１１Ｔ−Ｉ　ＩＴ−２Ｔ　（Ｔはビットクロッ
ク（約４．３２１８ＭＨ２）の−周期）という予め定め
られた特定パターンの信号であり、このフレーム同期信
号とサブコードが予め上記エンボス領域３に凹凸パター
ンによる物理的形状変化として所定の周期をもって記録
されており、演奏情報等のデータおよびパリティを上記
信号記録領域・４に光磁気記録として記録することがで
きるようになっている。なお、エンボス領域３に予め記
録されるサブコードはＱチャンネルのみであり、更に演
奏情報等の記録されるプログラム領域５の始端から終端
までの絶対的な時間情報（絶対アドレス）のみとなって
いる。Among the data constituting one frame mentioned above, the frame synchronization signal is a signal with a predetermined specific pattern of 11T-I IT-2T (T is -period of the bit clock (approximately 4.3218MH2)), and this frame synchronization signal Signals and subcodes are recorded in advance in the embossed area 3 as physical shape changes due to a concavo-convex pattern at a predetermined period, and data such as performance information and parity are recorded as magneto-optical records in the signal recording area 4. is now possible. The subcode pre-recorded in the embossed area 3 is only the Q channel, and furthermore, only the absolute time information (absolute address) from the start to the end of the program area 5 where performance information etc. are recorded. .

また、上記ディスク１のプログラム領域５より内周側に
はリードイン領域６が設けられており、記録されている
各面に対応する曲番号と開始時刻（スタートアドレス）
と終了時刻（エンドアドレス）の各情報から成るＴＯＣ
情報が記録されるようになっている。In addition, a lead-in area 6 is provided on the inner circumferential side of the program area 5 of the disc 1, and the lead-in area 6 contains the song number and start time (start address) corresponding to each recorded side.
TOC consisting of information such as and end time (end address)
Information is now recorded.

上述したようなディスク１を用いるディスクシステムに
おいて、該ディスクｌからピットクロツタを再生するた
めのクロック信号再生回路として、例えば第９図に示す
ようなものが従来より知られている。この第９図におい
て、上記ディスク１はスピンドルモータ１０１によって
線速１ｆ一定（ＣＬＶ）で回転駆動され、該ディスク１
から光学ヘッド１０２により読み出された再生信号（Ｒ
Ｆ倍信号は二値化回路１０３に供給され二値化される。In a disk system using the disk 1 as described above, a clock signal reproducing circuit as shown in FIG. 9, for example, is conventionally known as a clock signal reproducing circuit for reproducing pit crotters from the disk 1. In FIG. 9, the disk 1 is rotationally driven by a spindle motor 101 at a constant linear velocity of 1f (CLV), and the disk 1
The reproduced signal (R
The F-fold signal is supplied to a binarization circuit 103 and binarized.

この二値化によって、上記再生信号は第１０図（Ａ）に
示すような波形の信号となり、Ｄフリップフロップ１０
４に供給されると共に、信号の立下りエツジを検出する
エツジ検出回路１０５に供給される。上記エツジ検出回
路１０５からは、第１０図（Ｂ）に示すような所定のパ
ルス幅を有するエツジ検出信号（パルス）が出力される
。By this binarization, the reproduced signal becomes a signal with a waveform as shown in FIG. 10(A), and the D flip-flop 10
4, and also to an edge detection circuit 105 that detects the falling edge of the signal. The edge detection circuit 105 outputs an edge detection signal (pulse) having a predetermined pulse width as shown in FIG. 10(B).

ＶＣＯ（電圧制御型発振器）１０６からの発振出力は、
１／２分周器１０７により１／２分周され、ピットクロ
ック（約４．３２１８Ｍ）Ｉｚ）として上記Ｄフリップ
フロップ１０４および１１５８８分周器１０８にそれぞ
れ供給されると共に、端子１０９より出力される。上記
ピットクロックは上記１１５８８分周器１０８により１
１５８８分周され、第１０図（Ｃ）に示すような分周出
力（約７．３５ｋＨｚ）が出力される。そして、上記エ
ツジ検出回路１０５からのエツジ検出信号と上記１１５
８８分周器１０Ｂからの分周出力とが位相比較器１１０
により位相比較され、第１０図（Ｄ）に示すような位相
差出力が出力される。この位相差出力はループフィルタ
１１１を通過し第１Ｏ図（Ｅ）に示すような波形の信号
となり、上記■Ｃ０１０６に制御信号（電圧）として供
給される。The oscillation output from the VCO (voltage controlled oscillator) 106 is
The frequency is divided by 1/2 by the 1/2 frequency divider 107, and is supplied as a pit clock (approximately 4.3218M) to the D flip-flop 104 and the 11588 frequency divider 108, and output from the terminal 109. . The pit clock is set to 1 by the 11588 frequency divider 108.
The frequency is divided by 1588, and a frequency-divided output (approximately 7.35 kHz) as shown in FIG. 10(C) is output. Then, the edge detection signal from the edge detection circuit 105 and the edge detection signal from the edge detection circuit 115 are
The divided output from the 88 frequency divider 10B and the phase comparator 110
The phases are compared and a phase difference output as shown in FIG. 10(D) is output. This phase difference output passes through the loop filter 111 and becomes a signal with a waveform as shown in FIG.

すなわち、ＶＣＯ１０６，１／２分周器１０７゜１１５
８８分周器１０８１位相比較器１１０．およびループフ
ィルタ１１１によってＰＬＬ回路１２０が構成されてお
り、上記ＶＣＯ１０６はループフィルタ１１１から制御
信号が供給されることにより発振周波数が制御され、上
記ディスク１のエンボス領域３に記録されたフレーム同
期信号に同期したピッドクロツタが得られ、上記Ｄフリ
ップフロップ１０４から、すなわち端子１１２からデー
タが正しく出力されるようになっている。That is, VCO106, 1/2 frequency divider 107°115
88 frequency divider 1081 phase comparator 110. A PLL circuit 120 is configured by a loop filter 111, and the oscillation frequency of the VCO 106 is controlled by supplying a control signal from the loop filter 111, and the oscillation frequency is controlled by the frame synchronization signal recorded in the embossed area 3 of the disk 1. A synchronized pit clock is obtained, and data is correctly output from the D flip-flop 104, that is, from the terminal 112.

Ｄ０発明が解決しようとする問題点 ところで、第９図に示した従来のクロック信号再生回路
では、上記ディスク１が正常な場合には上述したような
動作となるが、例えば第１Ｏ図（Ａ）の中はどに示すよ
うに、上記ディスク１のエンボス領域３（フレーム同期
信号）の周期に近い位置にキズが有った場合には、第１
０図（Ｂ）〜（Ｅ）のそれぞれ中はどに示すように、該
キズによる信号のエツジ部分も検出され、位相比較が行
われてしまう。そして、この結果、上記ＰＬＬ回路１２
０のロックがはずれてしまい、上記フレーム同期信号に
同期した正常なピットクロツタの再生が行えなくなって
しまうという問題点があった。D0 Problems to be Solved by the Invention By the way, the conventional clock signal reproducing circuit shown in FIG. 9 operates as described above when the disk 1 is normal. As shown in the figure below, if there is a scratch at a position close to the period of the embossed area 3 (frame synchronization signal) of the disk 1, the first
As shown in each of Figures 0 (B) to (E), edge portions of the signal due to the scratches are also detected and phase comparison is performed. As a result, the PLL circuit 12
There is a problem in that the 0 lock is lost and normal pit crotter reproduction in synchronization with the frame synchronization signal cannot be performed.

そこで、本発明は、このような従来の問題点に鑑みて提
案されたものであり、記録媒体に記録された特定パター
ンの信号の周期に近い位置にキズが育っても、該特定パ
ターンの信号に同期した正常なりロック信号の再生が行
えるようなりロック信号再生回路を提供することを目的
とする。The present invention has been proposed in view of these conventional problems, and even if a scratch grows at a position close to the period of a signal of a specific pattern recorded on a recording medium, the signal of the specific pattern is An object of the present invention is to provide a lock signal reproducing circuit capable of reproducing a normal lock signal in synchronization with a normal lock signal.

Ｅ０問題点を解決するための手段 本発明に係るクロック信号再生回路は、前述した問題点
を解決するために、予め定められた特定パターンの信号
が所定の周期をもって物理的形状変化として記録された
記録媒体から、上記特定パターンの信号に同期したクロ
ック信号を再生するクロック信号再生回路において、上
記記録媒体からの再生信号と上記特定パターンの信号と
のパターンの略一致を検出するパターン一致検出手段と
、上記記録媒体からの再生信号のエツジ部分を検出する
エツジ検出手段と、供給される制御信号に基づき、上記
クロック信号を周波数制御して出力するクロック信号発
生手段と、このクロック信号発生手段からの上記クロッ
ク信号を所定の分周比で分周する分周手段と、上記パタ
ーン一致検出手段の出力に応じて、上記エツジ検出手段
からの出力と上記分周手段からの出力とを位相比較し、
この比較結果を制御信号として上記クロック信号発生手
段に供給する位相比較手段とを備えて成ることを特徴と
するものである。Means for Solving the E0 Problem In order to solve the above-mentioned problems, the clock signal regeneration circuit according to the present invention records a signal of a predetermined specific pattern as a physical shape change at a predetermined period. A clock signal reproducing circuit for reproducing a clock signal synchronized with the specific pattern signal from a recording medium, a pattern matching detection means for detecting a pattern match between the reproduced signal from the recording medium and the specific pattern signal; , edge detection means for detecting edge portions of the reproduced signal from the recording medium; clock signal generation means for frequency-controlling and outputting the clock signal based on the supplied control signal; A frequency dividing means for dividing the frequency of the clock signal by a predetermined frequency division ratio, and a phase comparison between the output from the edge detecting means and the output from the frequency dividing means according to the output of the pattern matching detecting means,
The present invention is characterized by comprising a phase comparison means which supplies the comparison result as a control signal to the clock signal generation means.

Ｆ１作用 本発明によれば、上記記録媒体にキズが有る場合には、
上記位相比較手段による位相比較動作は行われない。F1 action According to the present invention, if the recording medium has scratches,
No phase comparison operation is performed by the phase comparison means.

Ｇ、実施例 以下、本発明の一実施例について図面を参照しながら詳
細に説明する。G. Example Hereinafter, an example of the present invention will be described in detail with reference to the drawings.

Ｇ−１，クロック信号再生回路 第１図は本実施例のクロック信号再生回路を示すブロッ
ク図である。この第１図において、記録媒体であるディ
スク１は、前述した第７図のディスクと同様のものであ
り、また、適用されるデータフォーマットは第８図に示
したフォーマットと同様である。そこで、このディスク
１についての説明は省、略する。上記ディスク１はスピ
ンドルモータ１１によって線速度一定で回転駆動され、
該ディスクｌから光学へラド１２により読み出された再
生信号（ＲＦ信号）は二値化回路１３に供給され二値化
される。この二値化によって、上記再生信号は例えば第
２図（Ａ）に示すような波形となり、Ｄフリップフロッ
プ１４．パターン−数構出回路１５．およびエツジ検出
回路１６にそれぞれ供給される。但し、この波形は、第
２図（Ａ）の中はどに示すように、上記ディスク１のエ
ンボス領域３（フレーム同期信号）の周期（約１３６ｇ
　５ｅｃ）に近い位置にキズが有る場合の波形となって
いる。上記パターン−数構出回路１５は、上記二値化回
路１３を介して供給される上記ディスク１からの再生信
号とフレーム同期信号とのパターンの略一致を検出する
ものであり、本実施例においては、信号の立下りエツジ
から約１１７（Ｔはピットクロック（約４．３２１８Ｍ
）ｌｚ）の−周期）の区間Ｌレベル（ローレベル）が連
続することを検出するものである。この結果、上記パタ
ーン−数構出回路１５からは、第２図（Ｂ）に示すよう
なフレーム同期信号の立上りエツジのタイミングで立上
る所定のパルス幅の検出出力すなわち位相比較許可信号
が出力される。また、上記エツジ検出回路１６は、上記
二値化回路１３を介して供給される上記ディスク１から
の再生信号のエツジ部分、本実施例においてはフレーム
同期信号の２回目の立下りエツジを検出するものである
。このため、上記エツジ検出回路１６では、信号の１回
目の立下りエツジから約１１７の区間Ｌレベルが連続し
、その後約１１７の区間Ｈレベル（ハイレベル）が連続
することが検出され、目的とする２回目の立下りエツジ
が検出されるようになっている。この結果、上記エツジ
検出回路１６からは、第２図（Ｃ）に示すようなフレー
ム同期信号の２回目の立下りエツジのタイミングで立上
る所定パルス幅のエツジ検出信号（パルス）が出力され
る。G-1. Clock Signal Regeneration Circuit FIG. 1 is a block diagram showing the clock signal regeneration circuit of this embodiment. In FIG. 1, a disk 1 as a recording medium is the same as the disk shown in FIG. 7 described above, and the applied data format is the same as that shown in FIG. 8. Therefore, a description of this disc 1 will be omitted. The disk 1 is rotationally driven by a spindle motor 11 at a constant linear velocity,
The reproduced signal (RF signal) read out from the disk l by the optical radar 12 is supplied to the binarization circuit 13 and binarized. By this binarization, the reproduced signal has a waveform as shown in FIG. 2(A), for example, and the D flip-flop 14. Pattern - number structure circuit 15. and edge detection circuit 16, respectively. However, as shown in FIG. 2(A), this waveform has a period of about 136 g
This is the waveform when there is a scratch at a position close to 5ec). The pattern/number configuration circuit 15 detects the approximate match between the patterns of the playback signal from the disc 1 supplied via the binarization circuit 13 and the frame synchronization signal, and in this embodiment, is approximately 117 (T is the pit clock (approximately 4.3218M) from the falling edge of the signal
This is to detect that the interval L level (low level) of -period) of )lz) is continuous. As a result, the pattern/number configuration circuit 15 outputs a detection output of a predetermined pulse width that rises at the timing of the rising edge of the frame synchronization signal as shown in FIG. 2(B), that is, a phase comparison permission signal. Ru. Further, the edge detection circuit 16 detects the edge portion of the reproduction signal from the disc 1 supplied via the binarization circuit 13, in this embodiment, the second falling edge of the frame synchronization signal. It is something. Therefore, the edge detection circuit 16 detects that the L level continues for about 117 intervals from the first falling edge of the signal, and then the H level (high level) continues for about 117 intervals. The second falling edge is detected. As a result, the edge detection circuit 16 outputs an edge detection signal (pulse) with a predetermined pulse width that rises at the timing of the second falling edge of the frame synchronization signal as shown in FIG. 2(C). .

ｖｃｏｔ’ｒからの発振出力は、該ＶＣＯ１７と共に、
□クロック信号発生手段を構成する１／２分周器１８に
より１／２分周され、ピットクロック（約４．３２１８
ＭＨｚ）として上記Ｄフリップフロップ１４および１１
５８８分周器１９にそれぞれ供給されると共に、端子２
０より出力される。上記ＶＣＯ１７は、後述する位相比
較器２１からループフィルタ２２を介して供給される制
御信号に基づき発振周波数が制御されるようになってい
る。The oscillation output from vcot'r, together with the VCO 17,
□The frequency is divided by 1/2 by the 1/2 frequency divider 18 constituting the clock signal generation means, and the pit clock (approximately 4.3218
MHz) as above D flip-flops 14 and 11
588 frequency divider 19, and terminal 2
Output from 0. The oscillation frequency of the VCO 17 is controlled based on a control signal supplied from a phase comparator 21 (described later) via a loop filter 22.

上記ピットクロックは、分周比１１５８８の１１５８８
分周器１９により分周され、第２図（Ｄ）に示すような
分周出力（約７．３５　ｋＨｚ）が出力される。そして
、上記エツジ検出回路１６からのエツジ検出信号と上記
１１５８８分周器１９からの分周出力とが位相比較器２
１により位相比較され、第２図（Ｅ）に示すような位相
差に応じた位相差出力が出力される。但し、上記位相比
較器２１は、上記パターン−数構出回路１５からの位相
比較許可信号に応じて位相比較動作を行うものであり、
位相比較許可信号の出力区間（Ｈレベルの区間）以外の
区間では位相比較動作が行われないようになっている。The above pit clock is 11588 with a frequency division ratio of 11588.
The frequency is divided by the frequency divider 19, and a frequency-divided output (approximately 7.35 kHz) as shown in FIG. 2(D) is output. Then, the edge detection signal from the edge detection circuit 16 and the frequency divided output from the 11588 frequency divider 19 are output to the phase comparator 2.
1, and a phase difference output corresponding to the phase difference as shown in FIG. 2(E) is output. However, the phase comparator 21 performs a phase comparison operation in response to a phase comparison permission signal from the pattern/number construction circuit 15.
The phase comparison operation is not performed in sections other than the output section (H level section) of the phase comparison permission signal.

この場合、上記位相比較器２１の出力端はハイ・インピ
ーダンスとなり、位相差出力はループフィルタ２２内の
コンデンサによりいわゆる前値ホールドされるようにな
っている。In this case, the output terminal of the phase comparator 21 becomes high impedance, and the phase difference output is held at a so-called previous value by a capacitor in the loop filter 22.

上記位相比較器２１による比較結果である位相差出力は
ループフィルタ２２を介して上記ＶＣＯ１７に制御信号
（電圧）として供給される。すなわち、ＶＣＯ１７，１
／２分周器１８．１１５８８分周器１９１位相比較器２
１．およびループフィルタ２２によってＰＬＬ回路３０
が構成されており、上記ＶＣＯ１７はループフィルタ２
２から制御信号が供給されることにより発振周波数が制
御され、上記ディスク１のエンボス領域３に記録された
フレーム同期信号に同期したビットクロックが得られ、
上記Ｄフリップフロップ１４から、すなわち端子２３か
らデータが正しく出力されるようになっている。The phase difference output, which is the comparison result from the phase comparator 21, is supplied to the VCO 17 as a control signal (voltage) via the loop filter 22. That is, VCO17,1
/2 frequency divider 18.11588 frequency divider 191 phase comparator 2
1. PLL circuit 30 by loop filter 22
is configured, and the VCO 17 has a loop filter 2.
The oscillation frequency is controlled by supplying a control signal from 2, and a bit clock synchronized with the frame synchronization signal recorded in the embossed area 3 of the disk 1 is obtained.
Data is correctly output from the D flip-flop 14, that is, from the terminal 23.

このような本実施例のクロック信号再生回路では、例え
ば第２図（Ａ）の中はどに示すように、上記ディスク１
のエンボス領域３（フレーム同期信号）の周期に近い位
置にキズが有る場合、第２図（Ｂ）〜（Ｅ）のそれぞれ
中はどに示すように、該キズの部分ではパターン−数構
出回路１５から位相比較許可信号が出力されず、位相比
較器２１による位相比較動作は行われない、従って、位
相差出力はいわゆる前値ホールドされることになり、上
記ＰＬＬ回路３０のロックがはずれる虞れはなくなり、
フレーム同期信号に同期した正常なビットクロックの再
生を行うことができる。In the clock signal reproducing circuit of this embodiment, for example, as shown in FIG.
If there is a scratch at a position close to the period of the embossed area 3 (frame synchronization signal), several patterns will appear in the scratched area, as shown in the middle of each of Figures 2 (B) to (E). The phase comparison permission signal is not output from the circuit 15, and the phase comparison operation by the phase comparator 21 is not performed.Therefore, the phase difference output is held at a so-called previous value, and there is a possibility that the PLL circuit 30 may be unlocked. It is gone;
A normal bit clock can be reproduced in synchronization with the frame synchronization signal.

Ｇ−２，パターン−数構出回路およびエツジ検出回路の
具体的構成例 次に、上記パターン−数構出回路１５および上記エツジ
検出回路１６の具体的構成例について第３図を参照しな
がら説明する。第３図において、二値化された再生信号
は端子４１よりシフトレジスタ４２に供給され、この再
生信号と非同期のクロック信号（例えば４．２３３６Ｍ
Ｈｚ）は端子４３よリシフトレジスタ４２に供給される
。上記パターン−数構出回路１５の要部となるアンド回
路４４には、上記シフトレジスタ４２のＱ０〜Ｑ、の８
桁が各インバータ４５〜５２を介してそれぞれ接続され
ていると共に、Ｑ　＋　ｓ桁がそのまま接続されている
。また、上記エツジ検出回路１６の要部となるアンド回
路５３には、上記シフトレジスタ４２のＱ０〜Ｑ、の８
桁およびＱｚｔ〜Ｑｇｓの７桁がそれぞれ接続されてい
ると共に、Ｑ　＋　ｓ〜Ｑｌの６桁が各インバータ５４
〜５９を介してそれぞれ接続されている。G-2. Specific configuration example of the pattern-number configuration circuit and edge detection circuit Next, a specific configuration example of the pattern-number configuration circuit 15 and the edge detection circuit 16 will be explained with reference to FIG. do. In FIG. 3, the binarized playback signal is supplied from a terminal 41 to a shift register 42, and a clock signal (for example, 4.2336M
Hz) is supplied to the reshift register 42 from a terminal 43. The AND circuit 44, which is a main part of the pattern-number construction circuit 15, includes 8 of Q0 to Q of the shift register 42.
The digits are connected through the inverters 45 to 52, and the Q+s digits are connected as they are. Further, the AND circuit 53, which is a main part of the edge detection circuit 16, includes 8 of Q0 to Q of the shift register 42.
digits and 7 digits Qzt to Qgs are connected to each inverter 54, and 6 digits Q+s to Ql are connected to each inverter 54.
-59, respectively.

上記アンド回路４４によるチェック区間は、第４図（Ａ
）に示すように、上記シフトレジスタ４２のＱ、〜Ｑ７
桁およびＱ＋ｓ桁となっており、９０〜９９桁の値がす
べてＬレベルでありかつＱｌ、桁の値がＨレベルである
ことが検出される。これによって、二値化された再生信
号の立下りエツジから約１１Ｔの区間Ｌレベルが連続す
ることが検出されることになる。ここで、上記第４図に
おいては、上記シフトレジスタ４２の出力を考慮して、
時間軸を通常とは逆向きの左向きに設定している。また
、上記アンド回路５３によるチェック区間は、第４図（
Ｂ）に示すように、上記シフトレジスタ４２の９０〜９
１桁、Ｑ＋ｆｆ〜Ｑｌ１桁およびＱｇ、〜Ｑ□桁となっ
ており、Ｑ、〜Ｑ１桁の値およびＱｔｘ＝Ｑｔｓ桁の値
がすべてＨレベルでありかつＱ　ｒ　ｘ〜Ｑ　＋　ｅ桁
の値がすべてＬレベルであることが検出される。これに
よって、二値化された再生信号の１回目の立下りエツジ
から約１１７の区間Ｌレベルが連続し、その後約１１７
の区間Ｈレベルが連続することが検出されることになる
。The check period by the AND circuit 44 is shown in FIG.
), Q, ~Q7 of the shift register 42
digits and Q+s digits, and it is detected that the values of the 90th to 99th digits are all at L level, and the values of Ql and digits are at H level. As a result, it is detected that the L level continues for a period of about 11T from the falling edge of the binarized reproduced signal. Here, in FIG. 4, considering the output of the shift register 42,
The time axis is set to the left, which is the opposite direction from normal. Furthermore, the check period by the AND circuit 53 is shown in FIG.
As shown in B), 90 to 9 of the shift register 42
1 digit, Q+ff to Ql 1 digit, and Qg, to Q□ digit, and the value of Q, to Q1 digit and the value of Qtx=Qts digit are all H level, and the value of Q r x to Q + e digit is detected to be all at L level. As a result, the L level continues for about 117 intervals from the first falling edge of the binarized reproduced signal, and then about 117
It is detected that the H level is continuous in the interval.

上記アンド回路４４からの出力は、上記クロック信号に
より駆動されるＤフリップフロップ６゜に供給される。The output from the AND circuit 44 is supplied to a D flip-flop 6° driven by the clock signal.

このＤフリップフロップ６ｏがらは、第５図（Ｂ）に示
すように、第５図（Ａ）に示す二値化された再生信号に
おけるフレーム同期信号部分の立上りエツジを含む形の
パルスが出力される。但し、このパルスは、上記クロッ
ク信号と再生信号が非同期であるため±ｌクロック（±
１ピッ日程度の誤差（ジッター）を含んでいる。As shown in FIG. 5(B), this D flip-flop 6o outputs a pulse including the rising edge of the frame synchronization signal portion of the binarized reproduced signal shown in FIG. 5(A). Ru. However, since the above clock signal and the reproduction signal are asynchronous, this pulse is generated by ±1 clock (±
Contains an error (jitter) of about 1 day.

上記Ｄフリップフロップ６０からの出力パルスはアンド
回路６１の一方の入力端に供給される。このアンド回路
６１の他方の入力端には、上記再生信号が供給されてお
り、該アンド回路６１がらは第５図（Ｃ）に示すような
上記再生信号のフレーム同期信号部分の立上りエツジの
タイミングで立上るパルスが出力される。上記アンド回
路６１からの出力パルスは単安定マルチバイブレータ６
２に供給される。そして、このマルチバイブレータ６２
から第５図ＣＤ）に示すような所定パルス幅（例えば１
０ＩＩｓｅｃ程度）を有するジッターのない位相比較許
可信号が出力され、端子６３から導出されるようになっ
ている。The output pulse from the D flip-flop 60 is supplied to one input terminal of an AND circuit 61. The other input terminal of the AND circuit 61 is supplied with the reproduction signal, and the AND circuit 61 is connected to the rising edge timing of the frame synchronization signal portion of the reproduction signal as shown in FIG. 5(C). A pulse rising at is output. The output pulse from the AND circuit 61 is the monostable multivibrator 6.
2. And this multivibrator 62
to a predetermined pulse width (for example, 1
A jitter-free phase comparison permission signal having a period of about 0 II sec) is output and derived from the terminal 63.

また、上記アンド回路５３からの出力は、上記クロック
信号により駆動されるＤフリップフロップ６４に供給さ
れる。このＤフリップフロップ６４からは、第５図（Ｅ
）に示すように、第５図（Ａ）に示す二値化された再生
信号におけるフレーム同期信号部分の２回目の立下りエ
ツジを含む形のパルスが出力される。但し、このパルス
もジッターを含んでいる。上記Ｄフリップフロップ６４
からの出力パルスはアンド回路６５の一方の入力端に供
給される。このアンド回路６５の他方の入力端には、上
記再生信号がインバータ６６を介して供給されており、
該アンド回路６５からは第５図（Ｆ）に示すような上記
再生信号のフレーム同期信号部分の２回目の立下りエツ
ジのタイミングで立上るパルスが出力される。上記アン
ド回路６５からの出力パルスは単安定マルチバイブレー
ク６７に供給される。そして、このマルチバイブレーク
６７から第５図（Ｇ）に示すような所定パルス幅（例え
ば６８μｓｅｃ程度）を有するジッターのないエツジ検
出信号が出力され、端子６８から導出されるようになっ
ている。Further, the output from the AND circuit 53 is supplied to a D flip-flop 64 driven by the clock signal. From this D flip-flop 64, as shown in FIG.
), a pulse including the second falling edge of the frame synchronization signal portion of the binarized reproduced signal shown in FIG. 5(A) is output. However, this pulse also includes jitter. The above D flip-flop 64
The output pulse from the AND circuit 65 is supplied to one input terminal of the AND circuit 65. The reproduction signal is supplied to the other input terminal of the AND circuit 65 via an inverter 66.
The AND circuit 65 outputs a pulse that rises at the timing of the second falling edge of the frame synchronization signal portion of the reproduced signal as shown in FIG. 5(F). The output pulse from the AND circuit 65 is supplied to a monostable multi-by-break 67. A jitter-free edge detection signal having a predetermined pulse width (for example, about 68 μsec) as shown in FIG.

なお、本実施例においては、上記アンド回路４４および
アンド回路５３によるチェック区間を故意に甘くしてい
る。これによって、例えば周波数が４．２３３６ＭＨ２
と低く、再生信号と非同期のクロック信号を用いること
ができる。ここで、より精度の高い検出のために例えば
６０〜７０ＭＨ２程度の周波数の高いクロック信号を用
いることも考えられるが、この場合でも完全にジッター
を取り除くことは不可能であり、ＩＣ（集積回路）化に
も適さないことから、現実的ではない、また、上記チェ
ック区間を甘くしていることにより、上記ディスク１の
エンボス領域３における凹凸パターンのいわゆるアシン
メトリ−ずれに対しても強くなっている。更に、上記デ
ィスク１の線速度が正規の速度と多少異なっていても、
信号パターンの検出を行うことができる。In this embodiment, the check period by the AND circuit 44 and the AND circuit 53 is intentionally made loose. With this, for example, the frequency is 4.2336MH2
It is possible to use a clock signal that is asynchronous with the reproduced signal. Here, it is possible to use a clock signal with a high frequency of, for example, 60 to 70 MH2 for more accurate detection, but even in this case, it is impossible to completely remove jitter, and the IC (integrated circuit) Furthermore, by making the check section looser, it is resistant to so-called asymmetry deviation of the concavo-convex pattern in the embossed area 3 of the disk 1. Furthermore, even if the linear velocity of the disk 1 is slightly different from the normal velocity,
Signal pattern detection can be performed.

また、上記位相比較許可信号は、エツジ検出信号に先行
して出力されることが必要であるが、上記再生信号のフ
レーム同期信号部分の立上りエツジのタイミングで立上
る必要はないため、アンド回路、６１については省略す
ることができる。Furthermore, although the phase comparison permission signal needs to be output before the edge detection signal, it does not need to rise at the timing of the rising edge of the frame synchronization signal portion of the reproduction signal, so the AND circuit, 61 can be omitted.

Ｇ−３０位相比較器の具体的構成例 次に、上記位相比較器２１の具体的構成例を第６図に示
す、上記エツジ検出回路１６がらのエツジ検出信号は端
子７１より、また、上記１１５８８分周器１９からの分
周出力は端子７２よりそれぞれデジタル位相比較器７３
に供給される。上記デジタル位相比較器７３は、上記エ
ツジ検出信号の立上りタイミングが上記分周出力のそれ
よりも進んでいる場合にはアップ端子（ＵＰ）からパル
スを出力し、また、逆の場合にはダウン端子（ＤＯＷＮ
）からパルスを出力するものである。上記デジタル位相
比較器７３のアップ端子はインバータ７４を介してオア
回路７５の一方の入力端に接続されており、該オア回路
７５の他方の入力端はインバータ７６を介して端子７７
に接続されている。この端子７７には上記パターン−数
構出回路１５からの位相比較許可信号が供給される。上
記オア回路７５の出力端はＰチャンネル型ＭＯ３・ＦＥ
Ｔ７８を介して端子７９に接続されている。Specific Configuration Example of G-30 Phase Comparator Next, a specific configuration example of the phase comparator 21 is shown in FIG. The frequency divided output from the frequency divider 19 is output from the terminal 72 to the digital phase comparator 73.
supplied to The digital phase comparator 73 outputs a pulse from the up terminal (UP) when the rise timing of the edge detection signal is ahead of that of the frequency-divided output, and in the opposite case, outputs a pulse from the down terminal. (DOWN
) outputs pulses. The up terminal of the digital phase comparator 73 is connected to one input terminal of an OR circuit 75 via an inverter 74, and the other input terminal of the OR circuit 75 is connected via an inverter 76 to a terminal 77.
It is connected to the. A phase comparison permission signal from the pattern/number configuration circuit 15 is supplied to this terminal 77 . The output terminal of the above OR circuit 75 is a P-channel type MO3/FE.
It is connected to terminal 79 via T78.

また、上記デジタル位相比較器７３のダウン端子はアン
ド回路８０の一方の入力端に接続されており、該アンド
回路８０の他方の入力端はインバータ８１および上記イ
ンバータ７６を介して上記端子７７に接続されている。Further, the down terminal of the digital phase comparator 73 is connected to one input terminal of an AND circuit 80, and the other input terminal of the AND circuit 80 is connected to the terminal 77 via an inverter 81 and the inverter 76. has been done.

上記アンド回路８ｏの出力端はＮチャンネル型のＭＯＳ
　−ＦＥＴ８２ｔ−介して上記端子７９に接続されてい
る。The output terminal of the AND circuit 8o is an N-channel MOS
-FET82t- is connected to the above-mentioned terminal 79.

このように構成された位相比較器２１はいわゆるトライ
ステートの位相比較器であり、上記端子７７　カＬ　Ｌ
ｌへ）Ｌｌ（Ｄ時には、ＭＯＳ　−ＦＥＴ７８゜８２が
共にオフとなり、端子７９はハイ・インピーダンスとな
り、上記端子７７がＨレベルの時には、上記デジタル位
相比較器７３からの出力に基づく位相差出力が端子７９
から出力されるようになっている。The phase comparator 21 configured in this way is a so-called tri-state phase comparator, and the terminals 77
to Ll) Ll (When D, both MOS-FETs 78 and 82 are turned off, and the terminal 79 becomes high impedance. When the terminal 77 is at H level, the phase difference output based on the output from the digital phase comparator 73 is terminal 79
It is designed to be output from.

Ｈ０発明の効果 本発明に係るクロック信号再生回路によれば、ディスク
等の記録媒体からの再生信号と該記録媒体に予め記録さ
れた特定パターンの信号とのパターンの略一致を検出し
、この検出出力に応じて、クロック信号を再生するため
のＰＬＬ回路における位相比較動作を行うようにしてい
るため、記録媒体の上記特定パターンの信号の周期に近
い位置にキズが有っても、上記ＰＬＬ回路のロックがは
ずれることはなく、上記特定パターンの信号に同期した
正常なりロック信号の再生を行うことができる。また、
これにより、例えばディスクシステムの信幀性の向上を
図ることができると共に、用いるディスクの製造上の仕
様を緩くすることができ、コストダウンにもつながる。H0 Effects of the Invention According to the clock signal reproducing circuit according to the present invention, approximately pattern matching between a reproduced signal from a recording medium such as a disk and a signal of a specific pattern recorded in advance on the recording medium is detected, and this detection is performed. Since a phase comparison operation is performed in the PLL circuit for reproducing the clock signal according to the output, even if there is a scratch on the recording medium near the period of the signal of the specific pattern, the PLL circuit The lock signal will not become unlocked, and a normal lock signal synchronized with the above-mentioned specific pattern signal can be reproduced. Also,
As a result, for example, the reliability of the disk system can be improved, and the manufacturing specifications for the disks used can be relaxed, leading to cost reduction.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明に係るクロック信号再生回路の一実施例
を示すブロック図、第２図は上記実施例のクロック信号
再生回路の動作を説明するためのタイムチャート、第３
図は上記実施例のクロック信号再生回路におけるパター
ン−数構出回路およびエツジ検出回路の具体的構成例を
示す回路図、第４図は上記パターン−数構出回路および
エツジ検出回路の具体的構成例におけるアンド回路によ
るチェック区間を模式的に示す図、第５図は上記パター
ン−数構出回路およびエツジ検出回路の具体的構成例の
動作を説明するためのタイムチャート、第６図は上記実
施例のクロック信号再生回路における位相比較器の具体
的構成例を示す回路図である。 第７図は上記実施例のクロック信号再生回路に用いられ
るディスクのフォーマットを説明するための模式図、第
８図は上記ディスクに適用されるデータフォーマットを
示す図、第９図はクロック信号再生回路の従来例を示す
ブロック図、第１０図は上記クロック信号再生回路の従
来例の動作を説明するためのタイムチャートである。 １・・・ディスク １５・・・パターン−数構出回路 １６・・・エツジ検出回路 １７・・・ｖＣｏ １８・・・１／２分周器 １９・・・１１５８８分周器 ２１・・・位相比較器FIG. 1 is a block diagram showing an embodiment of the clock signal regeneration circuit according to the present invention, FIG. 2 is a time chart for explaining the operation of the clock signal regeneration circuit of the above embodiment, and FIG.
The figure is a circuit diagram showing a specific configuration example of the pattern-number configuration circuit and edge detection circuit in the clock signal regeneration circuit of the above embodiment, and FIG. 4 is the specific configuration of the pattern-number configuration circuit and edge detection circuit. FIG. 5 is a time chart for explaining the operation of the specific configuration example of the pattern-number configuration circuit and edge detection circuit, and FIG. 6 is a diagram schematically showing the check interval by the AND circuit in the example. FIG. 2 is a circuit diagram showing a specific configuration example of a phase comparator in the example clock signal regeneration circuit. FIG. 7 is a schematic diagram for explaining the format of the disk used in the clock signal reproducing circuit of the above embodiment, FIG. 8 is a diagram showing the data format applied to the disk, and FIG. 9 is a clock signal reproducing circuit. FIG. 10 is a time chart for explaining the operation of the conventional clock signal reproducing circuit. 1... Disk 15... Pattern-number configuration circuit 16... Edge detection circuit 17... vCo 18... 1/2 frequency divider 19... 11588 Frequency divider 21... Phase comparator

Claims (1)

【特許請求の範囲】 予め定められた特定パターンの信号が所定の周期をもっ
て物理的形状変化として記録された記録媒体から、上記
特定パターンの信号に同期したクロック信号を再生する
クロック信号再生回路において、 上記記録媒体からの再生信号と上記特定パターンの信号
とのパターンの略一致を検出するパターン一致検出手段
と、 上記記録媒体からの再生信号のエッジ部分を検出するエ
ッジ検出手段と、 供給される制御信号に基づき、上記クロック信号を周波
数制御して出力するクロック信号発生手段と、 このクロック信号発生手段からの上記クロック信号を所
定の分周比で分周する分周手段と、上記パターン一致検
出手段の出力に応じて、上記エッジ検出手段からの出力
と上記分周手段からの出力とを位相比較し、この比較結
果を制御信号として上記クロック信号発生手段に供給す
る位相比較手段とを備えて成るクロック信号再生回路。[Scope of Claims] A clock signal reproducing circuit that reproduces a clock signal synchronized with a predetermined specific pattern signal from a recording medium in which a predetermined specific pattern signal is recorded as a physical shape change at a predetermined period, a pattern matching detection means for detecting a pattern match between the reproduction signal from the recording medium and the signal of the specific pattern; an edge detection means for detecting an edge portion of the reproduction signal from the recording medium; and the supplied control. a clock signal generating means for frequency-controlling and outputting the clock signal based on a signal; a frequency dividing means for dividing the frequency of the clock signal from the clock signal generating means at a predetermined frequency division ratio; and a pattern matching detecting means. and phase comparison means for comparing the phases of the output from the edge detection means and the output from the frequency division means according to the output of the clock signal generation means, and supplying the comparison result to the clock signal generation means as a control signal. Clock signal regeneration circuit.