JPS63266851A - Semiconductor device isolation method - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＥＤ等の半導体エピウェハーをチップ化する
ための素子分離方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an element isolation method for converting semiconductor epitaxial wafers such as LEDs into chips.
一般に、半導体エピウェハーをチップ化する工程におけ
る素子分離工程においては、エピウエノ＼−に溝を掘っ
た後、粘着性シートに貼り付けて引っ張り力を与えたり
、或いは溝を掘ったエピウェハーに所定の力を与えるこ
とにより分離している。Generally, in the element separation process in the process of converting semiconductor epitaxial wafers into chips, grooves are dug in the epitaxial wafer and then applied to an adhesive sheet to apply a tensile force, or a predetermined force is applied to the grooved epitaxial wafer. Separating by giving.
この場合、溝はエピウェハー表面からＰＮ接合面より深
く掘る必要がある。このような従来の溝形成方法につい
て図面により説明する。In this case, the trench needs to be dug deeper from the epiwafer surface than the PN junction surface. Such a conventional groove forming method will be explained with reference to the drawings.
第７図は従来のダイシングによる溝形成法を説明するた
めの図で、■はエピウェハー、１ａはエピウェハー表面
、１ｂはエピウニＡ−裏面、２番まＰＮ接合面、３は溝
、４はダメージ層である。FIG. 7 is a diagram for explaining the conventional method of forming grooves by dicing, where ■ is an epiwafer, 1a is the epiwafer surface, 1b is the epitaxial A-back surface, 2 is the PN junction surface, 3 is the groove, and 4 is the damaged layer. It is.
図において、エピウェハー１の表面１ａからダイシング
により溝３をエビウエノＸ−１のＰＮ接合面２より深く
掘り、これを縦横に設けて素子に分離している。In the figure, grooves 3 are dug from the surface 1a of the epitaxial wafer 1 by dicing to be deeper than the PN junction surface 2 of Ebiueno X-1, and are provided vertically and horizontally to separate the devices.
第８図は従来のメサエッチングによる溝形成法を説明す
るための図で、第７図と同一番号は同一内容を示してい
る。なお、図中、５はメサマスクである。FIG. 8 is a diagram for explaining a conventional groove forming method by mesa etching, and the same numbers as in FIG. 7 indicate the same contents. In addition, in the figure, 5 is a mesa mask.
この方法においては、等方性工・ノチッグ液を使用して
溝３を掘っている。In this method, the trenches 3 are dug using isotropic Nochig solution.
しかしながら、ダイシングのみによる溝形成法では結晶
、特にＰＮ接合面に機械的なストレスがかかってダメー
ジ層４が発生し、その結果チップの寿命を短くしてしま
うという問題がある。However, the groove forming method using only dicing has the problem that mechanical stress is applied to the crystal, especially the PN junction surface, and a damaged layer 4 is generated, resulting in a shortened chip life.
また、メサエッチングによる溝形成法では、化学的な等
方性エツチング液（エッチャント）を使うのでストレス
は入りに＜＜、寿命に対しては信頼性は高いものの、以
下に述べるようにエツチングによるロスが大きいという
問題がある。In addition, the groove forming method using mesa etching uses a chemically isotropic etching solution (etchant), so stress is low.Although it is highly reliable in terms of life, it suffers from loss due to etching as described below. The problem is that it is large.
第９図はメサマスクの平面図、第１０図はエツチング後
のエピウェハー拡大断面図である。FIG. 9 is a plan view of the mesa mask, and FIG. 10 is an enlarged sectional view of the epitaxial wafer after etching.
今、エピウェハーの面積１ｅｎｄ、厚さ１５０μｍ１表
面からＰＮ接合面２までの距離５０μｍ、エツチングの
深さ８０μｍ、メサマスク５の形状と寸法は第９図に示
すパターンの繰り返しであるとする。このような条件で
メサエッチングを行うと、第１０図に示すような形状の
溝３になり、切り代として使用される部分の溝３の幅は
１９０μｍとなる。従ってエピウェハー面積ｌ ｃｔａ
当たり、（０，３９＋０．０３＋０．３９）”
＃４１．４ｍｍ”
となり、４０％以上のエツチング・ロスが発生する。It is now assumed that the epitaxial wafer has an area of 1 end, a thickness of 150 μm, a distance from the 1 surface to the PN junction surface 2 of 50 μm, an etching depth of 80 μm, and the shape and dimensions of the mesa mask 5 to be a repeat of the pattern shown in FIG. When mesa etching is performed under these conditions, the groove 3 has a shape as shown in FIG. 10, and the width of the groove 3 in the portion used as the cutting margin is 190 μm. Therefore, epiwafer area l cta
The result is (0.39+0.03+0.39)"#41.4mm", resulting in an etching loss of 40% or more.
本発明は上記問題点を解決するためのもので、溝形成に
おけるロスを少なくして歩留まりを向上すると共に、ス
トレス発生によるダメージ層の残留することのない半導
体素子分離方法を提供することを目的とする。The present invention has been made to solve the above-mentioned problems, and aims to provide a semiconductor element isolation method that reduces loss in trench formation and improves yield, and that does not leave a damaged layer due to stress generation. do.
そのために本発明の半導体素子分離方法は、半導体エピ
ウェハー全面に有機質の樹脂を用いてコーティングする
段階、エピウェハー表面からダイシングして溝を形成す
る段階、及び化学的エツチングを行なう段階からなる。To this end, the semiconductor device isolation method of the present invention comprises the steps of coating the entire surface of a semiconductor epitaxial wafer with an organic resin, dicing the epitaxial wafer from the surface to form grooves, and chemical etching.
本発明の半導体素子分離方法は、半導体エピウェハー全
面に有機質の樹脂を用いてコーティングし、次にエピウ
ェハー表面からダイシングして溝を形成した後、化学的
エツチングを行なうことにより、エツチングロスを少な
くすると共に、溝部分のダメージ層を除去することがで
きる。The semiconductor device separation method of the present invention reduces etching loss and reduces etching loss by coating the entire surface of a semiconductor epitaxial wafer with an organic resin, then dicing from the surface of the epitaxial wafer to form grooves, and then chemically etching the wafer. , the damaged layer in the groove portion can be removed.
以下、実施例を図面を参照して説明する。 Examples will be described below with reference to the drawings.
第１図は本発明による半導体素子分離方法による分離プ
ロセスを示す図で、第７図、第８図と同一番号は同一内
容を示している。なお、図中、６はコーテイング膜であ
る。FIG. 1 is a diagram showing a separation process by a semiconductor element isolation method according to the present invention, and the same numbers as in FIGS. 7 and 8 indicate the same contents. In addition, in the figure, 6 is a coating film.
まず、第１図（イ）に示すように電極形成済のエピウェ
ハー１の全面に耐エツチャント性の有機質の樹脂をコー
ティングしてコーテイング膜６を・ 形成する。次に
第１図（ロ）に示すようにダイシングによりコーテイン
グ膜６を切削除去した後、エピウェハー１を切削してＰ
Ｎ接合面より深く溝を形成する。次に第１図（ハ）に示
すように、ダイシングによるストレスが発生したダメー
ジ層４をエツチングにより１〜５μｍ程度除去する。こ
の場合、例えばウェハーがＧａＡＪＡｓのときには、エ
ッチャントはリン酸系（Ｈ２０ｘ ＋Ｈ３ＰＯ２）のも
のを使用する。最後に、第１図（ニ）に示すように表面
をコーティングした膜３を除去して溝形成は完了する。First, as shown in FIG. 1(a), the entire surface of the epitaxial wafer 1 on which electrodes have been formed is coated with an etchant-resistant organic resin to form a coating film 6. Next, as shown in FIG.
Form a groove deeper than the N junction surface. Next, as shown in FIG. 1(c), the damaged layer 4, which has been subjected to stress due to dicing, is removed by about 1 to 5 .mu.m by etching. In this case, for example, when the wafer is GaAJAs, a phosphoric acid-based etchant (H20x + H3PO2) is used. Finally, as shown in FIG. 1(d), the film 3 coating the surface is removed to complete the groove formation.
このように、まずダイシングにより溝を形成し、エツチ
ングはダメージ層の除去に対してのみ適用するようにし
たのでメサエッチングによる素子分離に比べ、切り代と
して失われる面積が少なくて済むと共に、ダイシングの
みの場合に比してダメージ層を除去することができ、チ
ップの長寿命化を図ることができる。In this way, the grooves are first formed by dicing, and etching is applied only to remove the damaged layer, so compared to element isolation using mesa etching, less area is lost as a cutting margin, and only dicing Compared to the above case, the damaged layer can be removed and the life of the chip can be extended.
また、ダイシングによる溝形成については、コーテイン
グ膜とエピウェハーとでそれぞれに適したブレードに替
え、エピウェハーに比して硬度の低いコーテイング膜の
切削は相対的に低速回転、硬度の高いエピウェハーは高
速回転で切削するようにすればチッピングの発生を防止
し得ると共に、能率良く溝形成を行うことができる。In addition, when forming grooves by dicing, use blades that are suitable for each of the coating film and epi wafer, cutting at a relatively low speed when cutting the coating film, which has a lower hardness compared to the epi wafer, and at a higher speed when cutting the epi wafer, which has a higher hardness. By cutting, chipping can be prevented and grooves can be formed efficiently.
この場合、ＧａＡｓのような硬いエピウェハーを切削す
るときは、被切削物のチッピングを生じさせないために
、ダイアモンド粒子のバインダーがフェノール樹脂のよ
うに軟らかいものを用いたブレード、又は硬いメタルバ
インダーを用いたものの場合はダイアモンド粒子の集中
度（密度）の高いものを使用する必要があるが、フェノ
ールバインダのものでは消耗が激しいので、ダイアモン
ド粒子の集中度の高いメタルブレード（後述するＮＢＣ
−ＺＢタイプ等）を使用することが望ましい。In this case, when cutting a hard epitaxial wafer such as GaAs, in order to prevent chipping of the cut object, a blade with a soft diamond particle binder such as phenol resin or a hard metal binder is used. When using a metal blade with a high concentration (density) of diamond particles, it is necessary to use a blade with a high concentration (density) of diamond particles, but since phenol binder blades are subject to rapid wear, a metal blade with a high concentration of diamond particles (NBC described later) must be used.
-ZB type, etc.) is desirable.
またコーテイング膜（レジスト膜）は樹脂類でエピウェ
ハーに比して軟らかいので、ダイアモンド粒子のバイン
ダにフェノール樹脂を用いた純粋にダイアモンドからな
るＰＳＤタイプ、或いはダイアモンド以外のものも混入
させたＧＳＤタイプのブレードを使用するのが望ましい
。In addition, since the coating film (resist film) is made of resin and is softer than the epi wafer, it is possible to use a PSD type blade made of pure diamond using phenol resin as a binder for diamond particles, or a GSD type blade mixed with something other than diamond. It is preferable to use
こうして溝形成した後素子分離を行い、オートプローバ
により全数検査（輝度、ｖＦ、ＶＢの測定）を行う。After forming the grooves in this manner, element isolation is performed, and a complete inspection (measurement of brightness, vF, and VB) is performed using an autoprober.
次に、本発明による半導体素子分離方法の場合に生ずる
エツチングロスについて説明する。Next, the etching loss that occurs in the semiconductor device isolation method according to the present invention will be explained.
第２図（イ）はメサマスクの形状を示す図、第２図（ロ
）は本発明による場合のエピウェハー断面図、第３図は
ダイシングとメサエッチング後のエピウェハーの拡大断
面図である。FIG. 2(a) is a diagram showing the shape of a mesa mask, FIG. 2(b) is a cross-sectional view of an epiwafer according to the present invention, and FIG. 3 is an enlarged cross-sectional view of the epiwafer after dicing and mesa etching.
図示するように、エピウェハーの面積ｌａｄ、厚さ１５
０μｍ、表面からＰＮ接合面までの距離５０μｍ、ダイ
シングの幅３０μｍ、間隔３９０μｍ、ダイシングの深
さ８０μｍ、エツチング除去の厚さ５μｍとし、メサマ
スクは第２図に示すパターンの繰り返しであるとする。As shown, the epi wafer has an area lad and a thickness of 15
The distance from the surface to the PN junction surface is 50 μm, the dicing width is 30 μm, the interval is 390 μm, the dicing depth is 80 μm, the etching removal thickness is 5 μm, and the mesa mask is a repeat of the pattern shown in FIG.
このような条件でメサエッチングを行うと、第３図に示
すような形状の溝になり、切り代として使用される部分
の溝の幅は３０μｍ＋５μｍ＋５μｍ−４０μｍとなる
。エツチングロスは、エピウェハー面積１ ｃ％当たり
、
（０，３９＋０．０３＋０．３９）２
＃９．６３ｍｍ２
となって約１０％のエツチング・ロスが発生ずる。When mesa etching is performed under these conditions, a groove is formed in the shape shown in FIG. 3, and the width of the groove in the portion used as a cutting margin is 30 μm+5 μm+5 μm−40 μm. The etching loss is (0,39+0.03+0.39)2 #9.63 mm2 per 1 c% of the epitaxial wafer area, resulting in an etching loss of about 10%.
これはメサエッチングのみの場合のロス分の約２３％に
あたり、１／４以下に減少させることが可能となる。This corresponds to about 23% of the loss in the case of only mesa etching, and can be reduced to 1/4 or less.
次に、本発明による具体的な実施例を説明する。Next, specific examples according to the present invention will be described.
〔実施例１〕
本実施例では、第４図に示すようにダブルへテロ構造を
有するＧ ａ Ａ Ｉｔ Ａ ｓエピウェハー表面にコ
ーテイング膜３として有機質の樹脂膜、日化精工製スカ
イリキッドＣＢ５００ （商品名）をスピンコードし
、６０’Ｃ１１０分間の乾燥を行い、厚さ１０μｍの被
膜を形成する。まず、被膜の切削除去をＧＳＤ、ＰＳＤ
タイプのフェノールブレードを使用して行い、次に、Ａ
ｊ！ＸＱａ＋−ｘ Ａｓエピウェハーの切削を深さ８０
μｍまでディスコ製ＮＢＣ−ＺＢタイプメタルブレード
（フラットリングタイプでフランジ寸法の選択によって
刃先出し量の設定可能な標準タイプのものにブレード側
面に特殊処理を行ったタイプで、標準タイプと比較して
ダイアモンド粒径が同じでもチッピングの発生が少なく
、ロスが少ない。）を使用して行った。この後、リン酸
系（Ｈ２０□＋Ｈ３Ｐ０４）エッチャントを用いて約５
μｍのエツチングを行った。このような方法で２インチ
φのエピウェハーを５００μｍ間隔でダイシングした結
果を示す。なお、ダイシングの条件は表１に示す通りで
ある。[Example 1] In this example, as a coating film 3, an organic resin film, Sky Liquid CB500 manufactured by Nikka Seiko Co., Ltd. (name) was spin-coded and dried at 60'C for 110 minutes to form a film with a thickness of 10 μm. First, the film is removed using GSD and PSD.
This is done using a type phenolic blade, then A
j! XQa+-x As epi wafer cutting to depth 80
DISCO NBC-ZB type metal blade (a flat ring type with a special treatment on the side of the blade that allows you to set the cutting edge protrusion by selecting the flange size). Even if the particle size is the same, there is less chipping and less loss.) After this, using a phosphoric acid-based (H20□+H3P04) etchant,
Etching of μm was performed. The results of dicing a 2-inch φ epitaxial wafer at intervals of 500 μm using this method are shown. Note that the dicing conditions are as shown in Table 1.
表１ （ダイシング条件） 結果は表２に示す通りである。Table 1 (dicing conditions) The results are shown in Table 2.
表２（結果）
〔比較例〕
〔実施例１〕の比較例として、ダブルへテロ構造を有す
るＧａＡＡＡｓエピウェハー表面に、例えば１化精工製
スカイリキッドＣＢ５００（商品名）をスピンコードし
て６０°０１１０分間の乾燥を行い、厚さ１０μｍの被
膜を形成し、作製した２インチφのエピウェハーを５０
０μｍ間Ｍで、ＮＢＣ−ＺＢタイプを使用し１回で９０
μｍまでダイシングした。Table 2 (Results) [Comparative Example] As a comparative example of [Example 1], for example, Sky Liquid CB500 (trade name) manufactured by Ika Seiko was spin-coded on the surface of a GaAAAs epiwafer having a double heterostructure to give a 60°0110 After drying for 10 minutes to form a film with a thickness of 10 μm, the fabricated 2-inch φ epitaxial wafer was
90 in one use using NBC-ZB type with M between 0μm
It was diced to μm.
このときの条件と結果を表３．４に示す。The conditions and results at this time are shown in Table 3.4.
表３ （ダイシング条件、ＮＢＣ−ＺＢタイプ）表４（
結果）
〔実施例１〕と〔比較例〕とから、本発明による方法に
よれば効率よく短時間で素子分離できることが判明した
。Table 3 (Dicing conditions, NBC-ZB type) Table 4 (
Results) From [Example 1] and [Comparative Example], it was found that the method according to the present invention can efficiently isolate elements in a short time.
なお本発明における半導体材料とこれに対応するエソチ
ンダ液を表５に示す。Note that Table 5 shows the semiconductor materials in the present invention and the corresponding esotynda liquids.
表５
〔発明の効果〕
以上のように本発明によれば、メサエッチングのみの場
合のエツチングロスに比して１／４以下のロスですみ、
歩留まりを向上させ、チップサイズを小さくできると共
に、エツチングロスを含むためチップの長寿命化を達成
することができる。Table 5 [Effects of the Invention] As described above, according to the present invention, the loss is less than 1/4 of the etching loss when only mesa etching is performed.
Yield can be improved, chip size can be reduced, and since etching loss is included, chip life can be extended.
また、エピウェハーの全面にコーティングを行うため、
マスク合わせ等の複雑な工程を必要とせず、コストの低
減化を図ることができる。In addition, since the entire surface of the epi wafer is coated,
Complex steps such as mask alignment are not required, and costs can be reduced.
さらに、メサエッチングのみの場合は、エツチング時間
が長時間必要で、アンダーカットの速度の違い等からチ
ップ形状が均等なものとなりにくい。そのため、メサエ
ッチングのみの場合では、第５図に示すようになチップ
形状となり、局部的に電流集中が発生するため寿命に関
しての信顧性に問題があるのに対し、本発明による得ら
れる素子形状は、第６図のようなものとなり、電流集中
の発生を防止できる。Furthermore, in the case of only mesa etching, a long etching time is required, and it is difficult to obtain a uniform chip shape due to differences in undercutting speed. Therefore, in the case of only mesa etching, the chip shape becomes as shown in FIG. 5, and there is a problem in reliability regarding the lifespan due to local current concentration, whereas the device obtained by the present invention has a chip shape as shown in FIG. The shape is as shown in FIG. 6, and current concentration can be prevented from occurring.
また、メサエッチングのみの場合ではエピウェハー表面
からＰＮ接合までの距離によって歩留まりが決定される
のに対し、本発明では、エピウェハーの構造に制約を受
けることもなく歩留まりを確保することができる。Further, in the case of only mesa etching, the yield is determined by the distance from the epitaxial wafer surface to the PN junction, whereas in the present invention, the yield can be ensured without being constrained by the structure of the epitaxial wafer.
第１図は本発明による半胤体素子分離方法による分離プ
ロセスを示す図、第２図（イ）はメサ膜の形状を示す図
、第２１１（ロ）は本発明による場合のエピウェハー断
面図、第３図はダイシングとメサエッチング後のエピウ
ェハーの拡大断面図、第４図はダブルへテロ構造を示す
図、第５図はメサエッチングのみにより得られる素子チ
ップ形状を示す図、第６図は本発明により得られるチッ
プ形状を示す図、第７図は従来のダイシングによる溝形
成法を説明するための図、第８図は従来のメサエッチン
グによる溝形成法を説明するための図、第９図はメサマ
スクの平面図、第１０図はエツチング後のエピウェハー
拡大断面図。
１・・・エピウェハー、ｌａ・・・エピウェハー表面、
１ｂ・・・エピウェハー裏面、２・・・ＰＮ接合面、３
・・・溝、４・・・ダメージ層、５・・・メサマスク、
６・・・コーテイング膜、７・・・電極。
代理人 弁理士 蛭 川 昌 信（外２名）一一一−キ
第７図
第９
第８図
］
図
漢−FIG. 1 is a diagram showing a separation process by the semiconductor device isolation method according to the present invention, FIG. 2 (A) is a diagram showing the shape of a mesa film, and FIG. Figure 3 is an enlarged cross-sectional view of the epitaxial wafer after dicing and mesa etching, Figure 4 is a diagram showing a double heterostructure, Figure 5 is a diagram showing the element chip shape obtained only by mesa etching, and Figure 6 is a diagram showing the main structure. A diagram showing the chip shape obtained by the invention, FIG. 7 is a diagram for explaining the conventional groove forming method by dicing, FIG. 8 is a diagram for explaining the conventional groove forming method by mesa etching, and FIG. 9 10 is a plan view of the mesa mask, and FIG. 10 is an enlarged cross-sectional view of the epitaxial wafer after etching. 1... Epi wafer, la... Epi wafer surface,
1b... Back side of epi wafer, 2... PN junction surface, 3
...Groove, 4...Damage layer, 5...Mesa mask,
6... Coating film, 7... Electrode. Agent: Patent Attorney Hirukawa Masanobu (2 others)
Claims (2)
コーティングする段階、エピウェハー表面からダイシン
グして溝を形成する段階、及び化学的エッチングを行な
う段階からなる半導体素子分離方法。(1) A semiconductor device isolation method comprising the steps of coating the entire surface of a semiconductor epitaxial wafer with an organic resin, dicing the surface of the epitaxial wafer to form grooves, and performing chemical etching.
ブレードを使用して切削後、エピウェハーの性質に応じ
たブレードを使用して切削することにより行う特許請求
の範囲第１項記載の半導体素子分離方法。(2) The semiconductor device according to claim 1, wherein the dicing is performed by cutting the organic resin using a blade that matches the properties of the organic resin, and then cutting the epiwafer using a blade that matches the properties of the epiwafer. Separation method.
Priority Applications (1)
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|---|---|---|---|
| JP62101475A JPS63266851A (en) | 1987-04-24 | 1987-04-24 | Semiconductor device isolation method |
Applications Claiming Priority (1)
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| JP62101475A JPS63266851A (en) | 1987-04-24 | 1987-04-24 | Semiconductor device isolation method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63266851A true JPS63266851A (en) | 1988-11-02 |
Family
ID=14301756
Family Applications (1)
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|---|---|---|---|
| JP62101475A Pending JPS63266851A (en) | 1987-04-24 | 1987-04-24 | Semiconductor device isolation method |
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|---|---|
| JP (1) | JPS63266851A (en) |
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-
1987
- 1987-04-24 JP JP62101475A patent/JPS63266851A/en active Pending
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