JPS63265469A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63265469A JPS63265469A JP9873487A JP9873487A JPS63265469A JP S63265469 A JPS63265469 A JP S63265469A JP 9873487 A JP9873487 A JP 9873487A JP 9873487 A JP9873487 A JP 9873487A JP S63265469 A JPS63265469 A JP S63265469A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、S OI (Sem1conductor
0nInsulatoτ)構造の半導体装置の製造方
法に関するものである。
0nInsulatoτ)構造の半導体装置の製造方
法に関するものである。
従来の技術
従来より高集積、高速、多機能の高性能半導体装置の実
現を0指して、SOIデバイスの開発が活発に行われて
いる。SOIデバイスを作成する上で最も基本的な技術
として、絶縁基板上に単結晶半導体層を形成するいわゆ
る単結晶化技術がある( B 、R,Appleton
& G、に、Celler編、La5er and
Electron−Beam Interaction
with 5olids (レーザー アンド エレ
クトロン ビーム インタラフター クイズ ソリッズ
)、 North−Hol 1and 、 NewYo
rk 、 (1982)等〕たとえば8102等の非晶
質絶縁基板上に形成された多結晶シリコン層をレーザビ
ームや電子ビーム照射もしくは、カーボンヒータやラン
プ加熱等により溶融。
現を0指して、SOIデバイスの開発が活発に行われて
いる。SOIデバイスを作成する上で最も基本的な技術
として、絶縁基板上に単結晶半導体層を形成するいわゆ
る単結晶化技術がある( B 、R,Appleton
& G、に、Celler編、La5er and
Electron−Beam Interaction
with 5olids (レーザー アンド エレ
クトロン ビーム インタラフター クイズ ソリッズ
)、 North−Hol 1and 、 NewYo
rk 、 (1982)等〕たとえば8102等の非晶
質絶縁基板上に形成された多結晶シリコン層をレーザビ
ームや電子ビーム照射もしくは、カーボンヒータやラン
プ加熱等により溶融。
再結晶化する方法がある。SOIにデバイスを形成する
場合、単結晶が必要な部分はMOSトランジスタのゲー
ト部分とソース、ドレインの接合領域のみの局所的に限
定された部分である。
場合、単結晶が必要な部分はMOSトランジスタのゲー
ト部分とソース、ドレインの接合領域のみの局所的に限
定された部分である。
発明が解決しようとする問題点
前記に述べた、従来技術を用いたSOIMOSトランジ
スタ作成の一例を第4図に示す断面の工程流れ図に従っ
て簡単に述べる。絶縁基板たとえばシリコン基板100
上に形成した5IQ21上にLPCVD法により多結晶
シリコン膜2を形成し、連続発振アルゴン(CWAτ)
レーザLを位置Zの方向に走査しながら照射し、多結晶
シリコン2を溶融、再結晶化する(第4図のa)。その
後、通常の局所酸化法(LOCO3法)により再結晶化
シリコン膜を絶縁分離して、5IQ21上に再結晶化シ
リコン島10を形成する(第4図のb)。この再結晶化
シリコン島1oを形成するには、第4図のa、 dに
示す工程で形成することもできる。即ち、51021上
に形成した多結晶シリコン膜2をLOCO8法により一
部選択的に酸化して多結晶シリコン島21を形成したの
ちレーザLを矢印2の方向に走査して照射し多結晶シリ
コン島21を溶融、再結晶化して(第4図のC)、5i
Q21上に再結晶化シリコン島1oを形成する(第4図
のd)。しかる後、通常のMOSトランジスタ形成工程
を用いて、ゲート酸化膜6.ゲート電極e、Si(る
20.ソースドレイン領域10m。
スタ作成の一例を第4図に示す断面の工程流れ図に従っ
て簡単に述べる。絶縁基板たとえばシリコン基板100
上に形成した5IQ21上にLPCVD法により多結晶
シリコン膜2を形成し、連続発振アルゴン(CWAτ)
レーザLを位置Zの方向に走査しながら照射し、多結晶
シリコン2を溶融、再結晶化する(第4図のa)。その
後、通常の局所酸化法(LOCO3法)により再結晶化
シリコン膜を絶縁分離して、5IQ21上に再結晶化シ
リコン島10を形成する(第4図のb)。この再結晶化
シリコン島1oを形成するには、第4図のa、 dに
示す工程で形成することもできる。即ち、51021上
に形成した多結晶シリコン膜2をLOCO8法により一
部選択的に酸化して多結晶シリコン島21を形成したの
ちレーザLを矢印2の方向に走査して照射し多結晶シリ
コン島21を溶融、再結晶化して(第4図のC)、5i
Q21上に再結晶化シリコン島1oを形成する(第4図
のd)。しかる後、通常のMOSトランジスタ形成工程
を用いて、ゲート酸化膜6.ゲート電極e、Si(る
20.ソースドレイン領域10m。
10dならびに電極8g、ad等を形成して、第4図の
eに示すSOIデバイスを作成する。
eに示すSOIデバイスを作成する。
前記に述べたように、従来法で5C)Iデバイスを作成
する場合、再結晶化シリコン島を形成したのち、ゲート
電極形成以降の工程を行う。多結晶シリコンを溶融して
再結晶化する機構は未だ解明されていないが、基本的に
は、溶融したシリコンが熱の放散によシ、最も温度の低
い場所から固化し再結晶化することはわかっている。こ
のために、レーザのエネルギー分布を制御したシ、反射
防止膜やヒートシンクを部分的に設けた試料構造にする
などの工夫がなされ、かなり良質の再結晶化シリコン膜
が形成できるようになってきている。しかし、現状では
、最適条件で再結晶化シリコンを形成した場合でも、結
晶粒界や結晶欠陥さらにマクロな結晶層の部分的欠如等
が存在している。したがって再結晶化シリコン島を作成
した後、ゲート電極やソース・ドレイン領域を形成する
と、結晶欠陥等を含まない単結晶領域をゲート部分やソ
ースドレインの接合部分に整合して形成することは、き
わめて困難であシ、その結果、作成したSOIデバイス
の特性は劣化してしまうという問題点がある。
する場合、再結晶化シリコン島を形成したのち、ゲート
電極形成以降の工程を行う。多結晶シリコンを溶融して
再結晶化する機構は未だ解明されていないが、基本的に
は、溶融したシリコンが熱の放散によシ、最も温度の低
い場所から固化し再結晶化することはわかっている。こ
のために、レーザのエネルギー分布を制御したシ、反射
防止膜やヒートシンクを部分的に設けた試料構造にする
などの工夫がなされ、かなり良質の再結晶化シリコン膜
が形成できるようになってきている。しかし、現状では
、最適条件で再結晶化シリコンを形成した場合でも、結
晶粒界や結晶欠陥さらにマクロな結晶層の部分的欠如等
が存在している。したがって再結晶化シリコン島を作成
した後、ゲート電極やソース・ドレイン領域を形成する
と、結晶欠陥等を含まない単結晶領域をゲート部分やソ
ースドレインの接合部分に整合して形成することは、き
わめて困難であシ、その結果、作成したSOIデバイス
の特性は劣化してしまうという問題点がある。
また、第4図のeに示すSOIデバイスでは、トランジ
スタ動作の際、ゲート電極により制御できるチャネル以
外のSi島の側面や底面を流れる電流が制御できず、言
わゆるサブスレッショルド電流が生じて特性劣化をきた
すという問題もある。
スタ動作の際、ゲート電極により制御できるチャネル以
外のSi島の側面や底面を流れる電流が制御できず、言
わゆるサブスレッショルド電流が生じて特性劣化をきた
すという問題もある。
問題点を解決するための手段
本発明は、前記問題点を解決するために、シリコン島の
ゲート領域となる部分に合わせてシリコン島を囲むよう
に酸化膜金倉して多結晶シリコンを設ける構造で前記シ
リコン島を形成したのち、レーザ照射により再結晶化す
るとともに、MOSトランジスタを形成したとき前記シ
リコン高下の多結晶シリコンに所望の電位を印加可能に
する構造を提供するものである。
ゲート領域となる部分に合わせてシリコン島を囲むよう
に酸化膜金倉して多結晶シリコンを設ける構造で前記シ
リコン島を形成したのち、レーザ照射により再結晶化す
るとともに、MOSトランジスタを形成したとき前記シ
リコン高下の多結晶シリコンに所望の電位を印加可能に
する構造を提供するものである。
すなわち、本発明の半導体装置の製造方法は、絶縁基板
上の所望の位置に所望の大きさの溝を設ける工程と、こ
の溝に第1の多結晶シリコンを堆積する工程と、前記第
1の多結晶シリコンの所望の一部が前記絶縁基板の溝の
一部に残るように選択的に前記第1の多結晶シリコンを
酸化もしくは除去する工程と、選択的に残った前記第1
の多結晶シリコンの表面を酸化する工程と、前記基板上
に第2の多結晶シリコンを堆積する工程と、前記溝部分
上の前記第2の多結晶シリコンを残して選択的に酸化ま
たは除去する工程と、前記溝部分に島状に残った前記第
2の′多結晶シリコンをレーザ照射によシ、再結晶化す
る工程と、前記再結晶化シリコン島にゲート酸化膜を形
成したのちゲート電極を前記第1の多結晶シリコンの直
上に形成する工程と、ソース、ドレイン電極を形成して
MOSトランジスタを形成する工程とを備えてなるもの
である。
上の所望の位置に所望の大きさの溝を設ける工程と、こ
の溝に第1の多結晶シリコンを堆積する工程と、前記第
1の多結晶シリコンの所望の一部が前記絶縁基板の溝の
一部に残るように選択的に前記第1の多結晶シリコンを
酸化もしくは除去する工程と、選択的に残った前記第1
の多結晶シリコンの表面を酸化する工程と、前記基板上
に第2の多結晶シリコンを堆積する工程と、前記溝部分
上の前記第2の多結晶シリコンを残して選択的に酸化ま
たは除去する工程と、前記溝部分に島状に残った前記第
2の′多結晶シリコンをレーザ照射によシ、再結晶化す
る工程と、前記再結晶化シリコン島にゲート酸化膜を形
成したのちゲート電極を前記第1の多結晶シリコンの直
上に形成する工程と、ソース、ドレイン電極を形成して
MOSトランジスタを形成する工程とを備えてなるもの
である。
作 用
本発明によれば、レーザ照射による第2の多結晶シリコ
ンよりなるシリコン(Si)島の再結晶化の際に、ゲー
ト部分に対応したS1島の下部にある第1の多結晶St
がヒートシンクとなり、熱拡散の大きい81島のこの部
分から溶融したSlの再結晶化が生じ、ゲート部分の再
結晶化si島は単結晶となシ易く、さらに、この再結晶
化Stに形成したMOSトランジスタを動作する際、第
1の多結晶Siに適当な電位を印加することにより、ゲ
ート直下即ちチャネル領域となるsi島の側壁や底面に
流れる電流を抑制でき、サブスレッショルド電流のない
良好な電気特性が得られる。
ンよりなるシリコン(Si)島の再結晶化の際に、ゲー
ト部分に対応したS1島の下部にある第1の多結晶St
がヒートシンクとなり、熱拡散の大きい81島のこの部
分から溶融したSlの再結晶化が生じ、ゲート部分の再
結晶化si島は単結晶となシ易く、さらに、この再結晶
化Stに形成したMOSトランジスタを動作する際、第
1の多結晶Siに適当な電位を印加することにより、ゲ
ート直下即ちチャネル領域となるsi島の側壁や底面に
流れる電流を抑制でき、サブスレッショルド電流のない
良好な電気特性が得られる。
実施例
本発明の一実施例を第1図、第2図及び第3図に従って
説明する。第3図はゲート電極形成後の鳥敞模式図であ
る。第1図は断面の工程流れ図であシ、第1図は、第3
図のX−X/面での断面部分の工程、第2図は第3図の
Y−Y/面での工程断面であり、また第1図のCと第2
図のa、第1図のdと第2図のす、第1図のeと第2図
のCはそれぞれ同じ工程における断面図である。
説明する。第3図はゲート電極形成後の鳥敞模式図であ
る。第1図は断面の工程流れ図であシ、第1図は、第3
図のX−X/面での断面部分の工程、第2図は第3図の
Y−Y/面での工程断面であり、また第1図のCと第2
図のa、第1図のdと第2図のす、第1図のeと第2図
のCはそれぞれ同じ工程における断面図である。
に示すように、通常のLOCO8法を用いて、前記第1
の多結晶si膜2の一部を選択的に酸化して5io21
1ヲ形成し、5i021および11によシ絶縁分離して
埋め込みSt層21を形成し、通常の熱酸化等の方法を
用いて5io23を埋め込みsi層21の露出した部分
に形成する。この後、第1図のC1及び第2図のaに示
すように、LPCVD法で厚さ約0.5μmの第2の多
結晶St膜4を形成する。次に、第1図のd及び第2図
のbに示すように、通常のLOCO8法を用いて、前記
第2の多結晶si膜4を選択酸化法等により絶縁分離し
て前記溝部分に前記第2の多結晶S1から成る島4を絶
縁分離形成する。このとき埋め込みS1層21は510
23を介して多結晶S1島4の側面と底面を囲むように
設置されている。
の多結晶si膜2の一部を選択的に酸化して5io21
1ヲ形成し、5i021および11によシ絶縁分離して
埋め込みSt層21を形成し、通常の熱酸化等の方法を
用いて5io23を埋め込みsi層21の露出した部分
に形成する。この後、第1図のC1及び第2図のaに示
すように、LPCVD法で厚さ約0.5μmの第2の多
結晶St膜4を形成する。次に、第1図のd及び第2図
のbに示すように、通常のLOCO8法を用いて、前記
第2の多結晶si膜4を選択酸化法等により絶縁分離し
て前記溝部分に前記第2の多結晶S1から成る島4を絶
縁分離形成する。このとき埋め込みS1層21は510
23を介して多結晶S1島4の側面と底面を囲むように
設置されている。
しかる後、たとえば、CWArレーザLをパワー1〜1
0Wで10〜勺の走査速度で矢印2の方向に照射する。
0Wで10〜勺の走査速度で矢印2の方向に照射する。
このときの条件は前記第2の多結晶si島4は溶融し、
レーザ走査終了後直ちに固化し再結晶化するように選ば
れている。この再結晶化においては、前記埋め込み81
層21がヒートシンクとなシ、埋め込みsi層21の直
上の溶融5i41aが最も早く固化し、この部分から再
結晶化が進んで、島全体が再結晶化することになる。
レーザ走査終了後直ちに固化し再結晶化するように選ば
れている。この再結晶化においては、前記埋め込み81
層21がヒートシンクとなシ、埋め込みsi層21の直
上の溶融5i41aが最も早く固化し、この部分から再
結晶化が進んで、島全体が再結晶化することになる。
したがって、埋め込み81層21の直上以外の他の部分
からのランダムな結晶成長がたとえ生じたとしても再結
晶化81島41の埋め込み81層21の直上部分41a
は、既に先に単結晶となっているために結晶粒界等の結
晶欠陥のきわめて少ない良質の単結晶となっている。
からのランダムな結晶成長がたとえ生じたとしても再結
晶化81島41の埋め込み81層21の直上部分41a
は、既に先に単結晶となっているために結晶粒界等の結
晶欠陥のきわめて少ない良質の単結晶となっている。
この後、通常のMOSトランジスタ製造方法を用いて前
記再結晶化S1島41にMOSトランジスタを形成する
。即ち第1図のe及び第2図のCに示すように、再結晶
化si島41に通常の方法により、ゲート酸化膜5を形
成し、多結晶S1や高融点金属及びそのシリサイド等か
ら成るゲート電極6を前記埋め込み81層21の直上に
形成する。次に、ソース、ドレイン領域7.配線8を形
成し、SOI MOS トランジスタを作成する。
記再結晶化S1島41にMOSトランジスタを形成する
。即ち第1図のe及び第2図のCに示すように、再結晶
化si島41に通常の方法により、ゲート酸化膜5を形
成し、多結晶S1や高融点金属及びそのシリサイド等か
ら成るゲート電極6を前記埋め込み81層21の直上に
形成する。次に、ソース、ドレイン領域7.配線8を形
成し、SOI MOS トランジスタを作成する。
このとき、埋め込み81層21は、所望の電位を印加で
きるように制御電極に接続されているか、もしくは、本
来のゲート電極6と結合しておくことが望ましい。この
構造によシ、トランジスタ動作の際、チャネルとなるゲ
ート電極6直下の再結晶化Si島部分41aの周囲がゲ
ート電極6と埋め込み81層21により所望の電位に固
定されるために、通常の5OIトランジスタでは、バル
クsiが電気的に浮いているために発生すると考えられ
るサブスレッショルド電流を抑制することが可能となシ
、良好な電気特性が得られることになる。
きるように制御電極に接続されているか、もしくは、本
来のゲート電極6と結合しておくことが望ましい。この
構造によシ、トランジスタ動作の際、チャネルとなるゲ
ート電極6直下の再結晶化Si島部分41aの周囲がゲ
ート電極6と埋め込み81層21により所望の電位に固
定されるために、通常の5OIトランジスタでは、バル
クsiが電気的に浮いているために発生すると考えられ
るサブスレッショルド電流を抑制することが可能となシ
、良好な電気特性が得られることになる。
また、本発明の方法は、単層のSOIデバイス作成のみ
ならず下層にデバイスを有する言わゆる三次元デバイス
作製のためのSOI再結晶化層形成に用いることが可能
であることは言うまでもない。
ならず下層にデバイスを有する言わゆる三次元デバイス
作製のためのSOI再結晶化層形成に用いることが可能
であることは言うまでもない。
発明の効果
以上、本発明を用いれば、多結晶St島を再結晶化する
とき、デバイスとして単結晶化が必要なゲート電極下を
確実に単結晶化できるとともに、SOI MOSトラン
ジスタの動作において通常必ず発生するサブスレッシ町
ルド電流を抑制する構造を提供でき、リーク電流の少な
いきわめて良好な素子特性を有するSOIMO8トラン
ジスタを形成可能ならしめるものであシ、SOIデバイ
ス及び三次元デバイスの実現にとってきわめて有益な発
明と言える。
とき、デバイスとして単結晶化が必要なゲート電極下を
確実に単結晶化できるとともに、SOI MOSトラン
ジスタの動作において通常必ず発生するサブスレッシ町
ルド電流を抑制する構造を提供でき、リーク電流の少な
いきわめて良好な素子特性を有するSOIMO8トラン
ジスタを形成可能ならしめるものであシ、SOIデバイ
ス及び三次元デバイスの実現にとってきわめて有益な発
明と言える。
第1図及び第2図は本発明の一実施例の半導体装置の製
造断面工程図、第3図は同半導体装置の鳥敞模式図、第
4図は従来の方法の工程断面図である。 1・・・・・・5iQ2.2,4・・・・・・多結晶S
t 、3.11・・・・・・5102.6・・・・・・
ゲート酸化膜、6・・・・・・ゲート電極、41・・・
・・・再結晶化5i121・・・・・・埋め込みSt
、7・・・・・・ソース、ドレイン、8・・・・・・配
線、100・・川・Si 基板、200・・・・・・溝
、L・・・・・・レーザビーム。 特許出願人 工業技術院長 飯 塚 幸 三1 =
5iO2 2,4−争露& SL 3.11− 5lft 5・−ゲート酸化膜 ?00− 造 第1図
造断面工程図、第3図は同半導体装置の鳥敞模式図、第
4図は従来の方法の工程断面図である。 1・・・・・・5iQ2.2,4・・・・・・多結晶S
t 、3.11・・・・・・5102.6・・・・・・
ゲート酸化膜、6・・・・・・ゲート電極、41・・・
・・・再結晶化5i121・・・・・・埋め込みSt
、7・・・・・・ソース、ドレイン、8・・・・・・配
線、100・・川・Si 基板、200・・・・・・溝
、L・・・・・・レーザビーム。 特許出願人 工業技術院長 飯 塚 幸 三1 =
5iO2 2,4−争露& SL 3.11− 5lft 5・−ゲート酸化膜 ?00− 造 第1図
Claims (1)
- 絶縁基板上の所望の位置に所望の大きさの溝を設ける工
程と、この溝に第1の多結晶シリコンを堆積する工程と
、前記第1の多結晶シリコンの所望の一部が前記絶縁基
板の溝の一部に残るように選択的に前記第1の多結晶シ
リコンを酸化もしくは除去する工程と、選択的に残った
前記第1の多結晶シリコンの表面を酸化する工程と、前
記基板上に第2の多結晶シリコンを堆積する工程と、前
記溝部分上の前記第2の多結晶シリコンを残して選択的
に酸化または除去する工程と、前記溝部分に島状に残っ
た前記第2の多結晶シリコンをレーザ照射により、再結
晶化する工程と、前記再結晶化シリコン島にゲート酸化
膜を形成したのちゲート電極を前記第1の多結晶シリコ
ンの直上に形成する工程と、ソース、ドレイン電極を形
成してMOSトランジスタを形成する工程とを備えてな
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9873487A JPS63265469A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9873487A JPS63265469A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63265469A true JPS63265469A (ja) | 1988-11-01 |
JPH0560668B2 JPH0560668B2 (ja) | 1993-09-02 |
Family
ID=14227739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9873487A Granted JPS63265469A (ja) | 1987-04-23 | 1987-04-23 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63265469A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5120666A (en) * | 1989-05-16 | 1992-06-09 | Fujitsu Limited | Manufacturing method for semiconductor device |
US6133583A (en) * | 1994-03-11 | 2000-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for producing the same |
US6700133B1 (en) | 1994-03-11 | 2004-03-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
-
1987
- 1987-04-23 JP JP9873487A patent/JPS63265469A/ja active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5120666A (en) * | 1989-05-16 | 1992-06-09 | Fujitsu Limited | Manufacturing method for semiconductor device |
US6133583A (en) * | 1994-03-11 | 2000-10-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for producing the same |
US6700133B1 (en) | 1994-03-11 | 2004-03-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPH0560668B2 (ja) | 1993-09-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |