JPS63262932A - Delay lock loop circuit - Google Patents
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Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、スペクトラム拡散された信号を受信するの
に用いられるディレーロックループ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a delay lock loop circuit used for receiving spread spectrum signals.
この発明は、スペクトラム拡散された信号を受信するの
に用いられるディレーロックループ回路において、この
ディレーロックループ回路を構成するループフィルタの
積分範囲を制限することにより、確実にロックできるよ
うにしたものである。This invention enables reliable locking in a delay lock loop circuit used to receive spread spectrum signals by limiting the integral range of the loop filter that constitutes the delay lock loop circuit. be.
例えば、人工衛星を用いて車輌や航空機、船舶等の移動
体の測位を行うと共に、メソセージ通信を行う衛星測位
通信サービスシステムでは、その伝送方式として、スペ
クトラム拡散方式が用いられている。スペクトラム拡散
方式は、データを伝送する際に、データにPN符号を重
畳し、スペクトラムを拡散するようにしたものである。For example, in a satellite positioning and communication service system that uses artificial satellites to position moving objects such as vehicles, aircraft, and ships, and also performs message communication, a spread spectrum method is used as the transmission method. In the spread spectrum method, when transmitting data, a PN code is superimposed on the data to spread the spectrum.
スペクトラム拡散方式は、干渉に強く、また、受信時に
送られてくる信号と同様のPN系列が必要なため、秘話
性が高い。The spread spectrum method is resistant to interference and has high confidentiality because it requires a PN sequence similar to the signal sent during reception.
このように、スペクトラム拡散されて送られてくる信号
を復調するのに、DLL (ディレーロックループ)回
路が用いられる。DLL回路は受信信号のPN符号と同
一のPN符号を発生するPN符号発生器が設けられ、こ
のP、N符号発生器からの符号と受信信号の符号との位
相比較を行い、この比較出力でPN符号発生器から発生
される符号の位相を制御するようにしたものである。こ
のようなりLL回路については、例えば特公昭60−2
8170号公報に記載されている。In this way, a DLL (delay lock loop) circuit is used to demodulate the spread spectrum signal. The DLL circuit is provided with a PN code generator that generates a PN code that is the same as the PN code of the received signal, and performs a phase comparison between the code from the P and N code generator and the code of the received signal, and uses the comparison output as The phase of the code generated from the PN code generator is controlled. Regarding such a LL circuit, for example,
It is described in Publication No. 8170.
つまり、第5図は従来のDLL回路の一例を示すもので
ある。第5図において、51はPN符号発生器である。That is, FIG. 5 shows an example of a conventional DLL circuit. In FIG. 5, 51 is a PN code generator.
PN符号発生器51は、例えばシフトレジスタと帰還回
路とから構成される。PN符号発生器51からは、受信
信号と同一のPN系列の符号が発生される。PN符号発
生器51には、VCO(電圧制御発振器)52の出力が
供給され、PN符号発生器51から出力される符号の位
相がVCO52の出力により制御される。PN符号発生
器51からは、受信信号と同一のPN系列のPN符号S
e(第5図A)と、このPN符号Seより1チップ位相
の遅れたPN符号SR<第5図B)が出力される。この
PN符号Ss及び遅延されたPN符号Slが位相比較器
53及び54に夫々供給される。The PN code generator 51 is composed of, for example, a shift register and a feedback circuit. The PN code generator 51 generates the same PN sequence code as the received signal. The output of a VCO (voltage controlled oscillator) 52 is supplied to the PN code generator 51, and the phase of the code output from the PN code generator 51 is controlled by the output of the VCO 52. The PN code generator 51 generates a PN code S of the same PN sequence as the received signal.
e (FIG. 5A) and a PN code SR<FIG. 5B) delayed by one chip phase from this PN code Se are output. This PN code Ss and the delayed PN code Sl are supplied to phase comparators 53 and 54, respectively.
位相比較器53及び54には、入力端子55から受信信
号が供給される0位相比較器53で受信信号の符号S1
とPN符号発生器51からの符号Seとの位相比較がな
され、位相比較器54で受信信号の符号SlとPN符号
発生器51からの遅延されたI)N符号Sj!との位相
比較がなされる。The phase comparators 53 and 54 are supplied with the received signal from an input terminal 55.
and the code Se from the PN code generator 51, and the phase comparator 54 compares the code Sl of the received signal and the delayed I)N code Sj! from the PN code generator 51. A phase comparison is made with
位相比較器53からの比較出力及び位相比較器54から
の比較出力が合成回路56に供給される。The comparison output from the phase comparator 53 and the comparison output from the phase comparator 54 are supplied to a combining circuit 56.
合成回路56の出力がループフィルタ57を介してVC
O52に供給され、VCO52の発振がループフィルタ
57からの出力により制御される。The output of the synthesis circuit 56 is passed through the loop filter 57 to the VC
The oscillation of the VCO 52 is controlled by the output from the loop filter 57.
位相比較器53及び54は掛算器であり、PN符号発生
器53及び54からの符号Se及びSRの位相と受信信
号Slの位相とが一致すると、互いの符号の相関が大き
くなり、比較出力が太き(なる0位相比較器54に供給
される符号Slは、前述したように、位相比較器53に
供給される符号Seより1チップ分符号が遅れている。The phase comparators 53 and 54 are multipliers, and when the phases of the codes Se and SR from the PN code generators 53 and 54 match the phase of the received signal Sl, the correlation between the codes increases, and the comparison output becomes As described above, the code Sl supplied to the phase comparator 54 lags the code Se supplied to the phase comparator 53 by one chip.
したがって、第7図A及び第7図Bに示すように、位相
比較器54の比較出力のピーク値は、位相比較器53の
比較出力のピーク値に対して2π遅れる。Therefore, as shown in FIGS. 7A and 7B, the peak value of the comparison output of the phase comparator 54 lags behind the peak value of the comparison output of the phase comparator 53 by 2π.
なお、第7図において、横軸は位相差、縦軸は比較出力
電圧である。すなわち、位相比較器53の出力は、受信
信号の位相がロックされる点の位相に対してπだけ進ん
だ点で最大になる。これに対して、位相比較器54の出
力は、受信信号の位相がロックされる点の位相に対して
πだけ遅れた点で最大となる。In FIG. 7, the horizontal axis represents the phase difference, and the vertical axis represents the comparative output voltage. That is, the output of the phase comparator 53 reaches its maximum at a point where the phase of the received signal is advanced by π with respect to the phase at the locked point. On the other hand, the output of the phase comparator 54 reaches its maximum at a point delayed by π with respect to the phase at the point where the phase of the received signal is locked.
位相比較器53及び54の出力は、合成回路56で合成
される。この時、位相比較器54の出力は反転されて合
成される。これにより、合成回路56からは、第7図C
に示すような8字カーブの特性の出力が得られ゛る。こ
の合成回路56の出力により、VCO52の発振が制御
され、DLLがロックされる。すなわち、合成回路56
の出力が正レベルになるときには、受信信号の位相の方
が進んでいる(PN符号発生器51から出力されるPN
符号の位相が、ロック点に対して遅れている)ので、P
N符号発生器51から出力されるPN符号の位相が進め
られる0合成回路56の出力が負レベルになるときには
、受信信号の位相の方が遅れている(PN符号発生器5
1から出力されるPN符号の位相がロック点に対して進
んでいる)ので、PN符号発生器51から出力されるP
N符号の位相が遅らされる。The outputs of phase comparators 53 and 54 are combined in a combining circuit 56. At this time, the output of the phase comparator 54 is inverted and combined. As a result, from the combining circuit 56,
An output with the characteristic of a figure-eight curve as shown in the figure is obtained. The output of the synthesis circuit 56 controls the oscillation of the VCO 52 and locks the DLL. That is, the synthesis circuit 56
When the output of PN code generator 51 becomes a positive level, the phase of the received signal is leading (PN
(the phase of the code is delayed with respect to the lock point), so P
When the output of the 0 synthesis circuit 56, which advances the phase of the PN code output from the N code generator 51, becomes a negative level, the phase of the received signal is delayed (PN code generator 5
1), the phase of the PN code output from the PN code generator 51 is ahead of the lock point).
The phase of the N code is delayed.
このような制御を行うことにより、位相差φが(−3π
≦ψ≦3π)の範囲内にあれば、原理的に位相ロックを
行うことが可能である。By performing such control, the phase difference φ becomes (-3π
≦ψ≦3π), it is theoretically possible to perform phase locking.
ところが、従来のDLL回路では、位相差ψが原理的に
ロック可能なく一3π≦ψ≦3π)の範囲内にあるにも
かかわらず、位相ロックを行えないことがあるという問
題があった。このことは以下のように説明される。However, in the conventional DLL circuit, there is a problem in that even though the phase difference ψ cannot be locked in principle and is within the range of -3π≦ψ≦3π, the phase may not be locked. This is explained as follows.
従来のDLL回路では、ループフィルタ57として完全
積分型のフィルタが用いられている。なぜなら、完全積
分型のフィルタは、定常位相誤差が理論上ゼロになるか
らである。これに対して、ラグリードフィルタでは、定
常位相誤差がゼロにならない。完全積分型のフィルタは
、第8図に示すように、演算増幅器11と、抵抗62.
63と、コンデンサ64とから構成される。In the conventional DLL circuit, a completely integral type filter is used as the loop filter 57. This is because, in a completely integral type filter, the stationary phase error is theoretically zero. On the other hand, in a lag lead filter, the steady phase error does not become zero. As shown in FIG. 8, the complete integral type filter includes an operational amplifier 11 and a resistor 62.
63 and a capacitor 64.
完全積分型のフィルタは、直流ゲインが無限大である。A completely integral type filter has infinite DC gain.
このため、ループフィルタ57として完全積分型のフィ
ルタを用いると、動作が開始される前に、位相比較器5
3.54から合成回路56を介して僅かに出力される直
流電圧が、ループフィルタ57で積分される。このため
、初期状態では、ループフィルタ57の出力が回路によ
り定まる正レベル又は負レベルの限界電圧上Vlimに
達している。Therefore, if a completely integral type filter is used as the loop filter 57, the phase comparator 5
A DC voltage slightly outputted from 3.54 through the synthesis circuit 56 is integrated by the loop filter 57. Therefore, in the initial state, the output of the loop filter 57 reaches Vlim above the positive level or negative level limit voltage determined by the circuit.
例えば、第9図に示すように、限界電圧JVlil 1
が合成回路56のピーク値IVmaxlより大きい値で
あるとする。上述したように、初期状態では、ループフ
ィルタ57の出力電圧vfは、正レベル又は負レベルの
限界電圧上Vljmに達している。初期状態でのループ
フィルタ57の出力電圧v、が第9図Aに示すように、
例えば−V目mに達しているとする。そして、同期過程
が開始されたときの位相差ψがπであるとする。For example, as shown in FIG. 9, the limiting voltage JVlil 1
It is assumed that the peak value IVmaxl of the combining circuit 56 is larger than the peak value IVmaxl. As described above, in the initial state, the output voltage vf of the loop filter 57 reaches Vljm above the positive level or negative level limit voltage. As shown in FIG. 9A, the output voltage v of the loop filter 57 in the initial state is
For example, assume that the -Vth point m has been reached. It is also assumed that the phase difference ψ when the synchronization process is started is π.
この場合、もし、初期状態でのループフィルタ57の出
力電圧がゼロであったなら、位相差ψがπなので、ルー
プフィルタ57の出力電圧■、がVmaxになり、VC
O52には、+Vmaxの電圧が供給される。VCO5
2に供給される電圧が正レベルなので、PN符号発生器
51から出力されるPN符号の位相が進められ、やがて
位相ロックがなされる。In this case, if the output voltage of the loop filter 57 is zero in the initial state, the phase difference ψ is π, so the output voltage ■ of the loop filter 57 becomes Vmax, and VC
A voltage of +Vmax is supplied to O52. VCO5
Since the voltage supplied to the PN code generator 51 is at a positive level, the phase of the PN code output from the PN code generator 51 is advanced, and eventually phase lock is achieved.
ところが、初期状態でのループフィルタ57の出力電圧
V、は、上述のように−V limである。However, the output voltage V of the loop filter 57 in the initial state is -V lim as described above.
したがって、位相差がψのときの出力電圧Vfは、第7
図Bに示すように、(−Vlim + Vmax )に
なる。ここで、
l Vain l > l Vmax lであれば
、第7図Bに示すように、出力電圧Vlは負レベルにな
る。VCO52に供給される電圧が負レベルであれば、
PN符号発生器51から出力されるPN符号の位相は遅
らされる。このため、位相差ψは大きくなる方向となり
、位相ロックが不可能となる。Therefore, the output voltage Vf when the phase difference is ψ is the seventh
As shown in Figure B, (-Vlim + Vmax). Here, if l Vain l > l Vmax l, the output voltage Vl becomes a negative level, as shown in FIG. 7B. If the voltage supplied to the VCO 52 is at a negative level,
The phase of the PN code output from the PN code generator 51 is delayed. Therefore, the phase difference ψ increases, and phase lock becomes impossible.
したがってこの発明の目的は、ループフィルタとして、
定常位相誤差がゼロになるものを用いることができると
共に、位相ロックを確実に行うことができるDLL回路
を提供することにある。Therefore, the purpose of this invention is to use the loop filter as a loop filter.
It is an object of the present invention to provide a DLL circuit that can use a DLL circuit in which the steady phase error is zero and can reliably perform phase locking.
この発明は、受信信号と同一の符号を発生する符号発生
器が設けられ、受信信号と符号発生器から出力される符
号とを位相比較し、この比較出力をループフィルタを介
して電圧制御発振器に供給し、電圧制御発振器の出力に
より符号発生器の出力位相を制御するようにしたディレ
ーロックループ回路において、このループフィルタは、
完全積分型の構成とされると共に、ループフィルタの積
分範囲が制限されるようにしたことをvF徴とするディ
レーロックループ回路である。This invention is provided with a code generator that generates the same code as a received signal, compares the phases of the received signal and the code output from the code generator, and sends the comparison output to a voltage controlled oscillator via a loop filter. In a delay lock loop circuit in which the output phase of the code generator is controlled by the output of the voltage controlled oscillator, this loop filter is
This is a delay lock loop circuit which has a completely integral type configuration and whose vF characteristic is that the integration range of the loop filter is limited.
DLLを構成するループフィルタとして、完全積分型で
、積分範囲が位相比較器のピーク値に対して制限された
ものが用いられる。このように、ループフィルタの積分
範囲が制限されることにより、確実に位相ロックがなさ
れる。As the loop filter constituting the DLL, a completely integral type loop filter whose integral range is limited to the peak value of the phase comparator is used. In this way, by limiting the integration range of the loop filter, phase locking can be achieved reliably.
以下、この発明の一実施例について図面を参照して説明
する。An embodiment of the present invention will be described below with reference to the drawings.
第1図において、1はPN符号発生器である。In FIG. 1, 1 is a PN code generator.
PN符号発生器1は、例えばシフトレジスタと帰還回路
とから構成される。PN符号発生器1からは、受信信号
と同一のPN系列の符号が発生される。PN符号発生器
1には、VCO(電圧制御発振器)2の出力が供給され
、PN符号発生器1から出力される符号の位相がVCO
2の出力により制御される。PNN符号発生器外らは、
受信信号と同一のPN系列の゛PN符号と、このPN符
号より1チップ位相の遅れたPN符号が出力される。The PN code generator 1 includes, for example, a shift register and a feedback circuit. The PN code generator 1 generates the same PN sequence code as the received signal. The output of a VCO (voltage controlled oscillator) 2 is supplied to the PN code generator 1, and the phase of the code output from the PN code generator 1 is
It is controlled by the output of 2. Outside of the PNN code generator,
A PN code of the same PN sequence as the received signal and a PN code delayed by one chip phase from this PN code are output.
このPN符号及び遅延されたPN符号が位相比較器3及
び4に夫々供給される。This PN code and the delayed PN code are supplied to phase comparators 3 and 4, respectively.
位相比較器3及び4には、入力端子5から受信信号が供
給される0位相比較器3で受信信号の符号とPN符号発
生器1からの進んでいるPN符号との位相比較がなされ
、位相比較器4で受信信号の符号とPN符号発生器1か
らの遅延されたPN符号との位相比較がなされる0位相
比較器3からの比較出力及び位相比較器4からの比較出
力が合成回路6に供給される0合成回路6の出力がルー
プフィルタ7を介してVCO2に供給され、■C02の
発振がループフィルタ7からの出力により制御される。The phase comparators 3 and 4 are supplied with the received signal from the input terminal 5.The phase comparator 3 compares the phase of the received signal with the leading PN code from the PN code generator 1, and calculates the phase. Comparator 4 compares the phase of the code of the received signal and the delayed PN code from PN code generator 1. The comparison output from phase comparator 3 and the comparison output from phase comparator 4 are sent to synthesis circuit 6. The output of the 0 synthesis circuit 6 is supplied to the VCO 2 via the loop filter 7, and the oscillation of C02 is controlled by the output from the loop filter 7.
ループフィルタ7としては、第2図に示す構成のものが
用いられる。As the loop filter 7, one having the configuration shown in FIG. 2 is used.
位相比較器3及び4の出力は、合成回路6で合成される
。この時、位相比較器4の出力は反転されて合成される
。これにより、合成回路6からは、第4図に示すような
3字カーブの特性の出力が得られる。この合成回路6の
出力により、VCO2の発振が制御され、DLLがロッ
クされる。すなわち、合成回路6の出力が正レベルにな
るときには、受信信号の位相の方が進んでいる(PN符
・号発生器1から出力されるPN符号の位相がロック点
に対して遅れている)ので、PN符号発生器1から出力
されるPN符号の位相が進められる。合成回路6の出力
が負レベルになるときには、受信信号の位相の方が遅れ
ている(PN符号発生器1から出力されるPN符号の位
相がロック点に対して進んでいる)ので、PN符号発生
器1から出力されるPN符号の位相が遅らされる。The outputs of the phase comparators 3 and 4 are combined by a combining circuit 6. At this time, the output of the phase comparator 4 is inverted and combined. As a result, the synthesis circuit 6 obtains an output having characteristics of a three-figure curve as shown in FIG. The output of the synthesis circuit 6 controls the oscillation of the VCO 2 and locks the DLL. That is, when the output of the combining circuit 6 becomes a positive level, the phase of the received signal is ahead (the phase of the PN code output from the PN code/sign generator 1 is delayed with respect to the lock point). Therefore, the phase of the PN code output from the PN code generator 1 is advanced. When the output of the synthesis circuit 6 becomes a negative level, the phase of the received signal is delayed (the phase of the PN code output from the PN code generator 1 is ahead of the lock point), so the PN code is The phase of the PN code output from the generator 1 is delayed.
この発明の一実施例においては、ループフィルタ7とし
て第2図に示す構成のものが用いられる。In one embodiment of the present invention, the loop filter 7 having the configuration shown in FIG. 2 is used.
第2図において、演算増幅器11の非反転入力端子が接
地され、演算増幅器11の反転入力端子と入力端子12
との間に抵抗13が接続される。In FIG. 2, the non-inverting input terminal of the operational amplifier 11 is grounded, and the inverting input terminal of the operational amplifier 11 and the input terminal 12 are grounded.
A resistor 13 is connected between the two.
演算増幅器11の反転入力端子とその出力端子との間に
、抵抗14及びコンデンサ15の直列接続が接続される
と共に、ツェナーダイオード16及び17の直列接続が
接続される。演算増幅器11の出力端子から出力端子1
8が導出される。A series connection of a resistor 14 and a capacitor 15 is connected between the inverting input terminal of the operational amplifier 11 and its output terminal, as well as a series connection of Zener diodes 16 and 17. From the output terminal of operational amplifier 11 to output terminal 1
8 is derived.
この第2図に示すフィルタは、完全積分型であり、定常
位相誤差が理論上ゼロになる。そして、演算増幅器11
の反転入力端子とその出力端子との間に、ツェナーダイ
オード16及び17の直列接続が接続されているので、
積分範囲が制限される0例えば、限界電圧lV1iml
は、第4図に示すように、合成回路6のピーク値IVm
axlのA以下とされている。このように、積分範囲が
制限されることにより、位相ロックが確実になされる。The filter shown in FIG. 2 is of a completely integral type, and the stationary phase error is theoretically zero. And operational amplifier 11
Since the series connection of Zener diodes 16 and 17 is connected between the inverting input terminal of and its output terminal,
For example, the limit voltage lV1iml
is the peak value IVm of the synthesis circuit 6, as shown in FIG.
It is considered to be below A of axl. By thus limiting the integration range, phase locking is ensured.
なお、積分範囲の制限は、第2図に示したように、ツェ
ナーダイオード16及び17を演算増幅器itの反転入
力端子とその出力端子との間に接続し、このツェナーダ
イオード16及び17により制限するばかりでなく、第
3図に示すように、演算増幅器11の電源端子21.2
2に供給する電源電圧+V及び−■を制限することによ
っても実現可能である。Note that the integration range is limited by connecting Zener diodes 16 and 17 between the inverting input terminal of the operational amplifier IT and its output terminal, as shown in FIG. In addition, as shown in FIG.
This can also be achieved by limiting the power supply voltages +V and -■ supplied to the terminals 2 and 2.
このように、ループフィルタフの積分範囲を制限するこ
とにより、位相ロックが確実になされることについて説
明する。A description will be given of how phase locking is ensured by limiting the integration range of the loop filter in this way.
初期状態では、合成回路6から出力される僅かな直流電
圧がループフィルタ7で積分され、第4図Aに示すよう
に、ループフィルタフの出力電圧Vfが正の限界電圧V
lim又は負の限界電圧−VJimになっている0位相
差ψが(ψ−π)で同期過程が開始されたとすると、ル
ープフィルタフの出力電圧V、は、第4図Bに示すよう
に、V、 =−Vlim +Vt5ax ==(1)に
なる、ここでループフィルタフの出力電圧v。In the initial state, a small amount of DC voltage output from the synthesis circuit 6 is integrated by the loop filter 7, and as shown in FIG. 4A, the output voltage Vf of the loop filter reaches the positive limit voltage V.
If the synchronization process is started with a zero phase difference ψ (ψ - π), which is equal to lim or the negative limit voltage -VJim, the output voltage V of the loop filter is as shown in FIG. 4B: V, =-Vlim +Vt5ax == (1), where the output voltage v of the loop filter.
が正のレベルになっていれば、位相差ψは縮まり、やが
て位相ロックがなされる。ところが、ループフィルタフ
の出力電圧Vlが負のレベルになると、位相差φは大き
くなり、ロックできなくなる。このことから、位相ロッ
クができるための条件として、
Vaax−Vlim≧0・・・・・・・・・・・・・・
・・(2)が導き出される。したがって、ループフィル
タフの限界電圧IVlimlを合成回路6のピーク値1
Vmax lより小さくなるように制限しておけば、
位相ロックが行えることになる。If is at a positive level, the phase difference ψ will be reduced and phase lock will eventually be achieved. However, when the output voltage Vl of the loop filter reaches a negative level, the phase difference φ increases and locking becomes impossible. From this, the condition for phase locking is Vaax-Vlim≧0.
...(2) is derived. Therefore, the limit voltage IVliml of the loop filter is set to the peak value 1 of the synthesis circuit 6.
If you limit it to be smaller than Vmax l,
Phase lock can be achieved.
ここで、周波数の誤差を考慮することにする。Here, we will consider the frequency error.
受信信号のPN符号の周波数誤差をΔω、 、VCo2
の周波数誤差をΔω2とし、周波数誤差Δωを、
Δω−ω1 +ω2・・・・・・・・・・・・・・・・
・・(3)とする。この周波数誤差Δωは、VCo2の
電圧ΔVに換算すると、VCo2の感度をK vcoと
すると、
ΔV=Δω/Kvco・・・・・・・・・・・・・・・
・(4)となる。周波数誤差を考慮したときにロックで
きる条件は、(2)式、(4)式より、
−V Iim + Vmax−Δv〉0・・・・・・・
・(5)である、また、周波数誤差が最大となったとき
のVCo2の電圧が限界電圧Vlimより大きくなると
ロックできないので、
Δv<Vlim・・・・・・・・・・・・・・・・・・
・・・・(6)となる。 (5)式、 (6)式より、
V max ≧2ΔV・・・・・・・・・・・・・・・
・・・・・(7)V目1 ≧ΔV・・・・・・・・・・
・・・・・・・・・・・・(8)が成り立つ、(5)式
、(7)式、(8)式を満足するように、限界電圧Vl
xm、ピーク値V taaxを選んでおけば、ロックす
ることが可能となる0位相比較53.4の位相がπ変化
すると位相比較器3゜4の出力がVvsax変化するの
で、位相比較器3゜4の感度Kpcは、
K pc −V tsax/π・・・・・・・・・・・
・・・・・・・・・(9)である、したがってループゲ
インには、K諺Kvco −Kpc・・・・・・・・
・・・・・・・・・・(10)となる、(4)式より、
(K vco−Δω/Δ■)、(9)式より (Kpc
= Vtaax/π)である、(7)弐より (V w
ax ≧2ΔV)であるから、Δω〈πに/2・・・・
・・・・・・・・・・・・・・・・(11)である、し
たがって、ループゲインにとロックインレンジW、との
関係は、
ω、−πに/2・・・・・・・・・・・・・・・・・・
・・(12)となる、このように、ループフィルタフの
限界電圧1VIia+Iを制限し、積分範囲に制限を与
えておけば、位相ロックが確実になされる。The frequency error of the PN code of the received signal is Δω, , VCo2
The frequency error of is Δω2, and the frequency error Δω is Δω−ω1 +ω2・・・・・・・・・・・・・・・・・・
...(3). This frequency error Δω is converted into the voltage ΔV of VCo2, and if the sensitivity of VCo2 is Kvco, then ΔV=Δω/Kvco・・・・・・・・・・・・・・・・・・
・(4) becomes. The conditions for locking when considering the frequency error are from equations (2) and (4): −V Iim + Vmax−Δv〉0・・・・・・・・・
・(5), and if the voltage of VCo2 when the frequency error is maximum is greater than the limit voltage Vlim, it cannot be locked, so Δv<Vlim・・・・・・・・・・・・・・・...
...(6). From equations (5) and (6),
V max ≧2ΔV・・・・・・・・・・・・・・・
・・・・・・(7) Vth 1 ≧ΔV・・・・・・・・・
.........The limit voltage Vl is set so that (8) holds true and formulas (5), (7), and (8) are satisfied.
If the phase of the phase comparator 53.4 changes by π, the output of the phase comparator 3゜4 changes by Vvsax, so if the phase of the phase comparator 53.4 changes by π, the output of the phase comparator 3゜4 changes by Vvsax. The sensitivity Kpc of No. 4 is K pc −V tsax/π・・・・・・・・・・・・
・・・・・・・・・(9) Therefore, the loop gain is Kvco −Kpc・・・・・・・・・
・・・・・・・・・・・・(10) From equation (4),
(K vco−Δω/Δ■), from equation (9), (Kpc
= Vtaax/π), (7) From 2 (V w
ax ≧2ΔV), so Δω〈π/2...
(11) Therefore, the relationship between the loop gain and the lock-in range W is /2 for ω and -π.・・・・・・・・・・・・・・・
(12) By limiting the limit voltage 1VIia+I of the loop filter and limiting the integration range, phase locking can be ensured.
この発明に依れば、DLLを構成するループフィルタと
して、完全積分型であり、積分範囲が制限されたものが
用いられる。このように、ループフィルタの積分範囲が
制限されることにより、ループフィルタの定常位相誤差
をゼロにすると共に、位相ロックを確実にすることがで
きる。According to the present invention, a completely integral type loop filter having a limited integral range is used as the loop filter constituting the DLL. By thus limiting the integration range of the loop filter, it is possible to make the steady phase error of the loop filter zero and ensure phase lock.
第1図はこの発明の一実施例のブロック図、第2図はこ
の発明の一実施例におけるループフィルタの一例の接続
図、第3図はこの発明の一実施例におけるループフィル
タの他の例の接続図、第4図はこの発明の一実施例の説
明に用いる特性図、第5図は従来のDLL回路のブロッ
ク図、第6図はDLL回路の説明に用いる波形図、第7
図はDLLの動作説明に用いる特性図、第8図は従来の
DLLにおけるループフィルタの一例の接続図、第9図
は従来のDLLにおける問題点の説明に用いる特性図で
ある。
図面における主要な符号の説明
1:PN符号発生器、 2:VCo、 3.4:位相
比較器、 5:入力端子、 7:ループフィルタ、
11:演算増幅器、 16.17:ツェナーダイオー
ド
代理人 弁理士 杉 浦 正 知
第1図
ループ方ル9の一介1
第2図
ループ1ルアのIIeのイ刊
雛e月 1〕
第4図A
蚊萌の
第4図B
痣泉例
第5図
第6図
第8図
蚊d4[F]
第7図A
第7図B
t愛明n
第7図CFig. 1 is a block diagram of an embodiment of this invention, Fig. 2 is a connection diagram of an example of a loop filter in an embodiment of this invention, and Fig. 3 is another example of a loop filter in an embodiment of this invention. FIG. 4 is a characteristic diagram used to explain an embodiment of the present invention, FIG. 5 is a block diagram of a conventional DLL circuit, FIG. 6 is a waveform diagram used to explain the DLL circuit, and FIG.
8 is a characteristic diagram used to explain the operation of the DLL, FIG. 8 is a connection diagram of an example of a loop filter in a conventional DLL, and FIG. 9 is a characteristic diagram used to explain problems in the conventional DLL. Explanation of main symbols in the drawings 1: PN code generator, 2: VCo, 3.4: Phase comparator, 5: Input terminal, 7: Loop filter,
11: Operational amplifier, 16.17: Zener diode representative Patent attorney Tadashi Sugiura Figure 1 Loop Method 9 Part 1 Figure 2 Loop 1 Lua's IIe I Published by Hina e Month 1] Figure 4 A Mosquito Moe's Fig. 4B Example of bruise spring Fig. 5 Fig. 6 Fig. 8 Mosquito d4 [F] Fig. 7 A Fig. 7 B t Aimei n Fig. 7 C
Claims (1)
、上記受信符号と受信符号発生器から出力される符号と
を位相比較し、この比較出力をループフィルタを介して
電圧制御発振器に供給し、上記電圧制御発振器の出力に
より上記符号発生器の出力位相を制御するようにしたデ
ィレーロックループ回路において、 上記ループフィルタは完全積分型の構成とされると共に
、上記ループフィルタの積分範囲が制限されるようにし
たことを特徴とするディレーロックループ回路。[Claims] A code generator that generates the same code as the received signal is provided, the received code and the code output from the received code generator are phase-compared, and the comparison output is passed through a loop filter. In a delay lock loop circuit that supplies a signal to a voltage controlled oscillator and controls the output phase of the code generator using the output of the voltage controlled oscillator, the loop filter has a completely integral configuration, and the loop filter A delay lock loop circuit characterized in that the integral range of is limited.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9711487A JP2674019B2 (en) | 1987-04-20 | 1987-04-20 | Dairy lock loop circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9711487A JP2674019B2 (en) | 1987-04-20 | 1987-04-20 | Dairy lock loop circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63262932A true JPS63262932A (en) | 1988-10-31 |
JP2674019B2 JP2674019B2 (en) | 1997-11-05 |
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ID=14183549
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9711487A Expired - Fee Related JP2674019B2 (en) | 1987-04-20 | 1987-04-20 | Dairy lock loop circuit |
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Country | Link |
---|---|
JP (1) | JP2674019B2 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55130249A (en) * | 1979-03-30 | 1980-10-08 | Sansui Electric Co | Code synchronous system for reception of spectrum diffusion signal |
JPS61281639A (en) * | 1985-04-26 | 1986-12-12 | Sanyo Electric Co Ltd | Synchronizing system in spectrum spread communication |
-
1987
- 1987-04-20 JP JP9711487A patent/JP2674019B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55130249A (en) * | 1979-03-30 | 1980-10-08 | Sansui Electric Co | Code synchronous system for reception of spectrum diffusion signal |
JPS61281639A (en) * | 1985-04-26 | 1986-12-12 | Sanyo Electric Co Ltd | Synchronizing system in spectrum spread communication |
Also Published As
Publication number | Publication date |
---|---|
JP2674019B2 (en) | 1997-11-05 |
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