JPS63261440A - デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、計算機システムなどに使用するデータ記憶
装置に関するものであり、特に配列データなどのデータ
集合を効率的に記憶、参照するための記憶装置に関する
ものである。

（ロ）　従来の技術 一般的に、計算機システムは、データ処理装置、データ
記憶装置などから構成され、データ処理装置がデータ記
憶装置からデータを読み出し、何らかの加工を行ってデ
ータ記憶装置にデータを書き込むというサイクルを繰り
返すことにより、処理を進めていく、このデータ記憶装
置参照のためのデータ処理装置におけるオーバーヘッド
（処理待ち時間）の問題は種々の計算機システムにおい
て、共通のものである。

例えば、データ駆動形（データフロー形）計算機システ
ムにおいても、データ処理装置とデータ記憶装置を接続
したシステムが提案され、かつ実現されている（この−
例が、昭和５９年４月９日付で発行された日経エレクト
ロニクスの第２０５頁から第２０９頁に開示されている
）。そしてこのようなシステムのデータ記憶装置におい
て、多量のデータを連続的に読み出す際には、データを
１つ読み出すごとに処理装置から記憶装置にアドレスを
与えなければならなかった。また、配列データのような
データ集合の特定の一要素を参照する際には、所望の要
素が格納されているアドレスを、処理装置が計算して生
成してやらねばならなかった。

（ハ）　発明が解決しようとなす、問題点従来のデータ
記憶装置では、データを連続的に読み出す場合、各デー
タのアドレスをそのつど処理装置から与えなくてはなら
なかった。また、配列データのようなデータ集合の特定
の要素を一つ、あるいは連続的に読み出す際には、配列
の各要素が格納されているアドレスを得るために、処理
装置が、そのつどアドレス計算をしなければならなかっ
た０以上のような理由により、処理装置が記憶装置を参
照するために費やす処理時間が非常に長くなるという欠
点があった。それゆえに、この発明の主たる目的は、配
列データのようなデータ集合の読み出しの際のオーバー
ヘッドを軽減する記憶装置を提供することである。

（ニ）　問題点を解決するための手段 第一の発明は、第５図に示す如く、データ集合の要素が
格納されたアドレスであるポインタを格納しているポイ
ンタメモリ（ｐｍ）、データ集合の二つの要素が格納さ
れているアドレスの差である差分が格納されている差分
メモリ（ｄｉｍ）、及びポインタメモリ（ｐｍ）の内容
及び差分メモリ（ｄｉｍ）の内容からポインタメモリ（
ｐｍ）を更新するポインタ更新手段（ｐｃ）を設けるこ
とにより、ポインタアドレスメモリ（ｐａｍ）を参照す
るたびにポインタ更新手段（ｐｃ）によってポインタメ
モリ（ｐｍ）の更新を行うデータ記憶装置である。

第二の発明は、第６図に示す如く第１の発明の構成に加
えて、集合名を自動的に更新するカウンタ（Ｃ）を含む
手段（ｆｎｃ）を設けることにより、ポインタアドレス
メモリ（ｐａｍ）の一度の参照で、複数の集合にまたが
った所望の要素のアドレスを連続的に得、複数のデータ
集合それぞれの特定の要素を連続的に読み出し、ポイン
タ更新手段（ｐｃ）によってそれぞれの集合名に対する
ポインタを更新するデータ記憶装置である。

（ホ）　作用 本発明のデータ記憶装置によれば、メモリアクセスを行
うためのデータパケットは、所望のデータ集合の集合名
を保持しており、まずこの集合名が例えばカウンタ（第
２の発明の場合の集合名変更手段（ｆ’ｎｃ）のカウン
タ）にロードされる０次に、この集合名のカウンタの出
力をアドレスとして、ポインタアドレスが格納されてい
るメモリ（ｐａｍ）を読み出す、読み出されたポインタ
アドレスは、そのレジスタ（ｒ）にラッチされる。この
レジスタの内容をアドレスとしてポインタメモリ（ｐｍ
）、及び差分メモリ（ｄｉｍ）を読み出す、読み出され
たポインタはアドレスレジスタ（ａｒ）にラッチされる
。これをアドレスとしてデータメモリ（ｄｍ）をアクセ
スする。ポインタ及び差分はポインタ更新手段（ｐｃ）
によって加算され、この値がポインタメモリ（ｐｍ）に
書き込まれる。第２．の発明の場合ポインタアドレスメ
モリ（ｐａｍ）に含まれた継続識別子がｌａｍを指示し
ておれば、カウンタをインクリメントして同様の動作を
行う、これを継続識別子が継続を指示しなくなるまで繰
り返す、さらに、同一集合名を保持した複数のパケット
が連続して到着すると上記の動作が連続して行なわれる
。

（へ）　実施例 第２図に本発明のデータ記憶装置を用いたシステム例と
してデータフロー計算機システムの概要を示す、同図の
システムは、システム内部でデータの基本単位であるデ
ータパケット（本来のデータの他に制御情報を組合せた
）を転送ｒるリング状転送路であるリングネットワーク
（ＲＮ）に、データパケットの入出力を制御するネッ１
ワークインターフェイス（Ｎ　１　）（Ｎ　Ｉ　）（Ｎ
　１　）を介して、データ記憶装置１（ＤＭ）、データ
フロー計算装置（ＤＦＣ＞、ホストインターフェイス（
ＨＩ　）が結合きれて、このホストインターフェイス（
ＨＩ　）にはさらにホスト計算ｍ（ＨＣ）がつながって
いる。

斯るシステムのデータ記憶装置にはデータフロー計算装
置（ＤＦＣ）が書き込み命令や読み出し命令を含むデー
タ駆動型（データフロー型）のプログラムを実行する際
に使用するデータ（例えば画像データ等の配列データ）
が記憶されており、データフロー計算装置（ＤＦＣ）が
データ駆動型のプログラムを実行する過程において、デ
ータパケットの制御情報に従って、書き込み命令や読み
出し命、　令の実行処理をデータ記憶装置が受は持つ仕
組みになっている。

第１図に本発明のデータ記憶装置の構成を示す、同図の
装置に於いては、（１）は入力キュー、（２）は入力パ
ケット・０１１語目ヘッダ）を保持するレジスタ、（３
）は入力パケットの２語目（データ）を保持するレジス
タ、（４）は環境番号、（５）は処理指示コード、（６
ンは入力パケットが保持していたデータ、（７）は判定
・制御回路、（８）は制御信号、（９）はポインタアド
レスメモリ、　（１０）は環境番号とポイタアドレスを
保持するレジスタ、（１１）は差分メモリ、　（１２）
はポインタメモリ、　（１３）は差分レジスタ、＜１４
）はポインタ更新手段（加算器）、（１５）は差分値、
（１６）はポインタレジスタ、（１７）はポインタ値、
（１８）はデータメモリ、（１９）は出力パケットのデ
ータレジスタ、（２０）はリターンコードメモリ、（２
１）は出力パケットのへラダレジスタ、（２２）はリタ
ーンフード、（２３）は未変更情報、（２４）は出力キ
ュー、（２５）はロード（ダンプ）アドレス、（２６）
は集合名、（２７）は集合名変更手段を示している。

次に本発明装置の処理動作をλカパケット毎に詳述する
。尚、入力パケットの構成は第３図、第４図（ａ）の如
き２語構成のデータパケットとなり、その処理は制御情
報（処理指示コード、モジュール番号等）の一つである
処理指示コード（５）によって決定される。

■　第３ｒｙＪのデータパケットであって、ポインタア
ドレスメモリ及びリターンコードメモリのロードを示す
処理指示コード（５）が５ビツトで例えばｃｓ、　、　
ｓ、、ｓ、　、　ｓやつ、５１］−［０，１，０，０。

Ｏコとなるロードパケットが入力端に到着すると、入カ
キニー（１）を経て１語目がパケットの１語目（ヘッダ
）を保持するレジスタ（２）（以下第ルジスタと記す）
に、２語目がパケットの２３ｉ目（データ）を保持する
レジスタ（３）（以下第２レジスタと記す）に夫々ラッ
チされる。第ルジスタ（２）にラッチされた内容のうち
、処理指示コード（５）が判定・制御回路（７）により
判定きれ、以下のポインタアドレスメモリ及びリターン
フードメモリのロード動作を制御する制御信号（８）が
出力される。第ルジスタ（２）にラッチされた内容のう
ち、ロード（ダンプ）アドレス（２５）をアドレスとし
て入力パケットが保持していたデータ（６）をポインタ
アドレスメモリ（９）およびリターンコードメ七り（２
０）に書き込む、出力パケットはない。

■　差分メモリ（１１）のロードを示す処理指示コード
（５）例えば［０，１，１，０，０］であるロードパケ
ットが到着すると、大力キュー（１）を経て１語目が第
ルジスタ（２）に、２語目が第２レジスタ（３）に夫々
ラッチされる。この第ルジスタ（２）にラッチされた内
容のうち、処理指示コード（５）が判定・制御回路（７
）により判定され、差分メモリ（１１）のロード動作を
制御する制御信号（８）が出力きれる。第ルジスタ（２
）にラッチされた内容のうち、ロード（ダンプ）アドレ
ス（２５）をアドレスとして入力パケットが保持してい
たデータ（６）を差分メモリ（１１）に書き込む、出力
パケットはない。

■　ポインタメモリ（１２）のロードを示す処理指示フ
ード（５）が例えば［０、１、０、１、０コであるロー
ドパケットが到着すると、入力キュー（１）を経て１語
目が第１　Ｌ−ジスタ（２）に、２語目が第２レジスタ
（３）に夫々ラッチされる。第ルジスタ（２）にラッチ
きれた内容のうち、処理指示コード（５）が判定・制御
回路（７）に依って判定され、ポインタメモリ（１２）
のロード動作を制御する制御信号（８）が出力される。

また第ルジスタ（２）にラッチされた内容のうち、ロー
ド（ダンプ）アドレス（２５〉をアドレスとして入力パ
ケットが保持していたデータ（６）をポインタメモリ（
１２）に書き込む、出力パケットはない。

■　データメモリ＜１８）のロードを示す処理指示子コ
ード（５）が例えば［０，１，０，０，１］であるロー
ドパケットが到着すると、入力キュー（１）を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
に夫々ラッチされる。第ルジスタ（２）にラッチされた
内容のうち、処理指示コード（５）が判定・制御回路（
７）により判定きれ、以下のデータメモリのロード動作
を制御する制御信号（８）が出力きれる。第ルジスタ（
２）にラッチされた内容のうち、ロード（ダンプ）アド
レス（２５）をアドレスとして入力パケットが保持して
いたデータ（６）をデータメモリ（１８）に書き込む、
出力パケットはない。

■　第４図（ＩＬ）の如きデータパケットであって、ポ
インタの設定を示す処理指示コード（５〉が例えば［Ｓ
ａ　、Ｓｓ　、　Ｓｔ　、　Ｓａ　、　Ｓｓココ−１，
Ｘ、０，１゜０コとなるオペランドパケットが到着する
と、入力キュー（１）を経て１語目が第ルジスタ（２）
に、２語目が第２レジスタ（３）に夫々ラッチされる。

第ルジスタ（２）にラッチされた内容のうち、処理指示
フード（５）が判定・制御回路（７）により判定され、
以下のポインタの設定を制御する制御信号（８）が出力
される。第ルジスタ（２）にラッチされた内容のうち、
集合名が集合名更新手段（２７）にロードされ、これを
アドレスとしてポインタアドレスメモリ（９）を読み出
す、該ポインタアドレスメモリ（９）のこの出力、及び
第ルジスタ（２）の内容のうち、環境番号（４）が環境
番号・ポインタアドレス保持レジスタ（１０）にラッチ
される。この環境番号・ポインタアドレス保持レジスタ
（１０）の内容をアドレスとして入力パケットが保持し
ていたデータ（６）をポインタメモリ（１２）に書き込
む。

一方、集合名更新手段（２７）の内容をアドレスとして
リターンコードメモリ（２０）を読み出し、リターンコ
ード（２２）、及び未変更情報（２３）がヘッダレジス
タ（２１）にラッチきれる。ヘッダレジスタ（２１）の
内容を１語目となす、アクノリッジパケットが第４図（
ｂ）に示す如き構成で出力キュー（２４）を経て出力さ
れる。

■　差分の設定を示す処理指示コード（５）が例えば［
１，Ｘ、１．Ｏ，Ｏコであるオペランドパケットが到着
すると、入力キュー（１）を経て１語目が第ルジスタ（
２）に、２語目が第２レジスタ（３）にそれぞれラッチ
される。第ルジスタ（２）にラッチされた内容のうち、
処理指示コード（５）が判定・制御回路（７）により判
定され、以下の差分の設定を制御する制御信号（８）が
出力きれる。

第ルジスタ（２）にラッチされた内容のうち、集合名が
集合名更新手段（２７）にロードされこれをアドレスと
してポインタアドレスメモリ（９）を読み出す、ポイン
タレジスメ七り（９）のこの出力、及び第ルジスタ（２
）の内容のうち、環境番号（４）が環境番号・ポインタ
アドレス保持レジスタ（１０）にラッチされる。この環
境番号・ポインタアドレス保持レジスタ（１０）の内容
をアドレスとして人力パケットが保持していたデータ（
６）を差分メモリ（１１〉に書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を読み出し、リター〉′フード
（２２）、及び未変更情報（２３）がへ・７ダレジスク
（２１）にラッチされる。ヘッダレジスタ（２１）の内
容を１語目となす、アクノリッジパケットが出力キュー
　（２４）を経て出力される。

■　アクノリッジパケットを出力する書き込みを示す処
理指示コード（５）が例えば［１，Ｘ、１゜１．０コで
あるオペラン戸パケットが到着すると、入力キュー（１
）を経て１語目が第ルジスタ（２）に２語目が第２レジ
スタ（３）にそれぞれラッチされる。第ルジスタ（２）
にラッチされた内容のうち、処理指示コード（５）が判
定・制御回路（７）により判定され、以下のアクノリツ
ノパケットを出力する書き込みをｆａ御する制御信号（
８）が出力きれる。第ルジスタ（２）にラッチされた内
容のうち、集合名が集合名更新手段（２７）にロードさ
れ、これをアドレスとしてポインタアドレスメモリ（９
）を読み出す、ポインタアドレスメモリ（９）のこの出
力、及び第ルジスタ（２）の内容のうち、環境番号（４
）が環境番号・ポインタアドレス保持レジスタ（１０）
にラッチされる。この環境番号・ポインタアドレス保持
レジスタ（１０）の内容をアドレスとしてポインタメモ
リ（１２）、及び差分メモリ（１１）を読み出す、差分
メモリ（１１）の出力は差分レジスタ（１３）に、ポイ
ンタメモリ（１２）の出力はポインタレジスタ（１６）
に夫々ラッチされ、ポインタレジスタ（１６）の内容（
１７）をアドレスとして入力パケットが保持していたデ
ータ（６）をデータメモリ（１８）に書き込む、差分レ
ジスタ（１３）及びポインタレジスタ（１６）の内容は
加算器から構成されたポインタ更新手段（１４）によっ
て加算され、ポインタメモリ（１２）の読み出したアド
レスに書き込む、一方、集合名更新手段（２７）をアド
レスとしてリターンフードメモリ（２０）を茂みだし、
リター〉′コード（２２）、及び未変更情報り２３）が
ヘッダレジスタ（２１）にラッチされる。ヘッダレジス
タ（２１）の内存を１語目となす、アクノリッジパケッ
トが出力キュー（２４）を経て出力される。

■　アクノリッジパケットを出力しない書き込みを示す
処理指示コード（５）が例えば［１，Ｘ。

１　、１　、１］であるオペランドパケットが到着する
と、入力キュー（１）を経て１語目が第ルジスタ（２）
に、２ｇ！！目が第２レジスタ（３）に夫々ラッチされ
る。第ルジスタ（２）にラッチされた内容のうち、処理
指示フード（５）が判定・制御回路（７）により判定さ
れ、以下のアクノリッジパケットを出力しない書き込み
を制御する制御信号（８）が出力きれる。第ルジスタ（
２）にラッチされた内容のうち、集合名が集合名更所手
段（２７）にロードされ、これをアドレスとしてポイン
タアドレスメモリ（９〉を読み出す、ポインタアドレス
メモリ（９）のこの出力、及び第ルジスタ（２）の内容
のうち、環境番号（４）が環境番号・ポインタアドレス
保持レジスタ（１０）にラッチされる。そして環境番号
・ポインタアドレス保持レジスタ（１０）の内容をアド
レスとしてポインタメモリ（１２）、及び差分メモリ（
１１）を読み出す、差分メモリ（１１）の出力は差分レ
ジスタ（１３）に、ポインタメモリ（１２）の出力はポ
インタレジスタ（１６）に夫々ラッチきれ、ポインタレ
ジスタ（１６）の内容（１７）をアドレスとして入力パ
ケットが保持していたデータ（６）をデータメモリ（１
８）に書き込む、出力パケットはない。

■　読み出しを示す処理指示コード（５）が例えば［１
，ｘ、ｏ、ｔ、ｘ］であるオペランドパケットが到着す
ると、大力キュー（１）を経て１語目が第ルジスタ（２
）に、２語目が第２レジスタ（３）に夫々ラッチされる
。第ルジスタ（２）にラッチされた内容のうち、処理指
示コード（５）が判定・制御回路（７）により判定され
、以下の読み出しを制御する制御信号（８）が出力され
る。第ルジスタ（２）にラッチされた内容のうち、集合
名が集合名更新手段（２７）にロードされ、これをアド
レスとしてポインタアドレスメモリ（９）を説み出す、
ポインタアドレスメモリ（９）のこの出力、及び第１し
・ジスタ（２）の内存のうち環境番号（４）が環境番号
・ポインタアドレス保持レジスタ（１０）にラッチされ
る。この環境番号・ポインタアドレス保持レジスタ（１
０）の内容をアドレスとしてポインタメモリ〈１２）、
及び差分メモリ（１１）を読み出す、ポインタメモリフ
１２）の出力はポインタレジスタ（１６）に、差分メモ
リフ１１）の出力は差分レジスタ（１３）に夫々ラッチ
され、ポインタレジスタ（１６）の内容（１７）をアド
レスとしてデータメモリ（１８）を読み出しその内容は
データレジスタ（１９）にラッチされる。差分レジスタ
（１３）及びポインタレジスタ（１６〉の内容はポイン
タ更新手段（１４）によって加算され、ポインタメモリ
（１２）の読み出したアドレスに書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を読み出し、リターンコード（
２２）、及び未変更情報（２３）がヘッダレジスタ（２
１）にラッチされ、ヘッダレジスタ（２１）の内容を１
語目とし、データレジスタ（１９）の内容を２語目とな
す、データパケットが出力キュー（２４）を経て出力さ
れる。

今、ポインタアドレスメモリ（９）あるいはリターンコ
ードメモリ（２０）に含まれるか又は独立して設けられ
るデータの１ピツトのフラグからなる継続識別子が例え
ば“１”で継続を指示しておれば、集合名更新手段（２
７）は内容をインクリメントし、入力ギュー（１）の出
力を停止させ、第ルジスタ（２）にはその内容を保持さ
せる。この更新された集合名更新手段（２７）の内容を
アドレスとしてポインタアドレスメモリ（９）を読み出
す、ポインタアドレスメモリ（９）のこの出力、及び第
ルジスタ（２）の内容のうち、環境番号（４）が環境番
号・ポインタアドレス保持レジスタ（１０）にラッチき
れる。この環境番号・ポインタアドレス保持レジスタ（
１０）の内容をアドレスとしてポインタメモリ（１２）
、及び差分メモリ（１１）を読み出す、ポインタメモリ
（１２）の出力はポインタレジスタ（１６）に、差分メ
モリ（１１）の出力は差分レジスタ（１３）に夫々ラッ
チされ、ポインタレジスタ（１６）の内容（１７）をア
ドレスとしてデータメモリ（１８）を読み出し、その内
容はデータレジスタ（１９）にラッチ移れる。差分レジ
スタ（１３）及びポインタレジスタ（１６）の内容はポ
インタ更新手段（１４）によって加算され、ポインタメ
モリ（１２）の読み出したアドレスに書き込む。

一方、集合名更新手段（２７）をアドレスとしてリター
ンコードメモリ（２０）を茂み出し、リターンコード（
２２）、及び第ルジスタ（２）の内容のうち、リターン
フードを除く情報がヘッダレジスタ（２１）にラッチさ
れる。ヘッダレジスタ（２１）の内容を１語目とし、デ
ータレジスタ（１９）の内容を２語目となす、データパ
ケットが出力キュー（２４）を経て出力される。これを
継続識別子が継続を指示しなくなる〈例えば′０”）ま
で繰り返す。

■　第３図のデータパケットであって、ポインタアドレ
スメモリ及びリターンフードメモリのダンプを示す処理
指示フード（５）が例えば［Ｓ＋　、　Ｓｔ。

Ｓｓ、　Ｓ＝、　Ｓｓ’”［０、０、０、０、０コとな
るダンプパケットが到着すると、入力キュー（１〉を経
て１語目が第ルジスタ（２）に、２語目が第２レジスタ
（３）に夫々ラッチされる。第ルジスタ（２）にラップ
された内容のうち、処理指示コード（５）が判定・制御
回路（７）により判定され、以下のポインタアドレスメ
モリ及びリターンコードメモリのダンプ動作を制御する
制御信号（８）が出力される。

第ルジスタ（２）にラッチされた内容のうち、ロード〈
ダンプ）アドレス（２５）をアドレスとしてポインタア
ドレスメモリ（９）、及びリターンコードメモリ（２０
）を読み出す、これらの内容はデータレジスタ（１９）
にラッチされる。このデータレジスタ（１９）の内容を
２語目となす、データパケットが出力キュー（２４）を
経て、ホストインターフェースに向けて出力される。

■　ポインタメモリ（１２）のダンプを示す処理指示コ
ード（５）が例えば［０、０、０、１、０コであるダン
プパケットが到着すると、入力キュー（１）を経て１語
目が第ルジスタ（２）に、２語目が第２レジスタ（３）
にそれぞれラッチされる。第ルシスタ（２）にラッチさ
れた内容のうち、処理指示フード（５）が判定・制御回
路（７）により判定きれ、以下のポインタメモリのダン
プ動作を制御する制御信号（８）が出力される。第ルジ
スタ（２）にラッチきれた内容のうちロード（ダ）・ブ
）アドレス（２５〉をアドレスとしてポインタメモリ（
１２）を読み出す、この内容はデータレジスタ（１９）
にラッチされる。このデータレジスタ（１９）の内容を
２語目となす、データパケットが出力キュー（２４）を
経て、ホストインターフェースに向けて出力される。

＠　差分メモリ（１１）のダンプを示す処理指示コード
（５）が例えば［０，０，１，０，０］であるダンプパ
ケットが到着すると、入力キュー（１）を経て１語目が
第ルジスタ（２）に、２８吾目が第２レジスタ（３）に
夫々ラッチされる。第ルジスタ（２）にラップされた内
容のうち、処理指示コード（５）が判定・制御回路（７
）により判定され、以下の差分メモリのダンプ動作を制
御する制御信号〈８）が出力される。第ルジスタ（２）
にラッチされた内容のうちロード（ダンプ）アトし・ス
（２５）をアドレスとして差分メモリ（１１）を読み出
す、この内容はデータレジスタ（１９）にラッチされる
。このデータレジスタ（１９）の内容を２語目どするデ
ータパケットが出力キュー（２４）を経て、ホストイン
ターフェースに向けて出力される。

＠　データメモリのダンプを示す処理指示コード（５）
が例えば［０，０，０，０，１１であるダンプパケット
が到着すると、大力キュー（１）を経て１語目が第１　
ｕ−ジスタく２）に、２ｇＩＩ目が第２レジスタ（３）
に夫々ラッチきれる。第ルジスタ（２）にラッチされた
内容のうち、処理指示フード（５）が判定・制御回路（
７）により判定され、以下のデータメモリのダンプ動作
を制御する制御信号（８）が出力きれる。第ルジスタ（
２）にラッチされた内容のうちロード（ダンプ）アドレ
ス（２５）をアドレスとしてデータメモリ（１８）を読
み出す、この内容はデータレジスタ（１９）にラッチさ
れる。このデータレジスタ（１９）の内存を２語目とな
す、データパケットが出力キュー（２４）を経て、ホス
トインターフェースに向けて出力される。

（ト）発明の効果 この発明によれば、データパケットに含まれる集合名に
より、データ集合の要素が格納きれているアドレスを生
成した後に、ポインタがその集合内で次にアクセスされ
る要素のアドレスに更新されるため、連続して集合名を
与えればその集合内の各要素を連続してアクセスするこ
とができる。

すなオ〕ち、処理装置がポインタを更新する特別の処理
を行う必要ない、きらにこの処理はポインタアドレスメ
モリの参照動作、及びデータメモリの参照動作とともに
パイプライン的に並行して行える。また、複数のデータ
集合にまたがる複数の要素を、連続的に読み出す場合に
おいても、それぞれの集合に対応するポインタは更新さ
れるので、一つの集合名を与えれば、複数の集合にまた
がる特定のデータ要素を読み出すことができ、集合名を
繰り返して与えれば複数のデータ集合の各要素を連続し
て読み出すことができる０以上のような特徴のため、本
発明は以前出願した記憶装置において、データ集合の要
素を集合名を与えて読み出す場合の各要素に対応するア
ドレスの設定のためのオーバーヘッドを軽減することが
できる。

【図面の簡単な説明】

第１図は本発明データ記憶装置の全体構成を示すブロッ
ク図、第２図は本発明データ記憶装置を用いたシステム
のブロック図、第３図および第４図は本発明において用
いられるデータパケットの形式を示す構成図、第５図は
本発明の概要を示すブロック図、第６図は本発明の概要
を示す他のブロック図である。 （１〉・・・入力キュー、（２）・・・第ルジスタ、（
３）・・・第２レジスタ、（７）・・−判定・制御回路
、（９）・・・ポインタアドレスメモリ、（１１）・・
・差分メモリ、（１２）・・・ポインタメモリ、（１３
）・・・差分レジスタ、〈１４）・・・ポインタ支所手
段、（１６）・・・ポインタレジスタ、（１８）・・・
データメモリ、（１９）・・・データレジスタ、（２０
）・・・リターンコードメモリ、（２１）・・・ヘッダ
レジスタ、（２４）・・・出力キュー。

Claims (3)

【特許請求の範囲】
1. （１）単数あるいは複数のデータ集合が格納されている
   データメモリ、前記データ集合の要素が格納されている
   アドレス情報を格納するポインタメモリ、前記ポインタ
   メモリ内の、前記データ集合の要素が格納されているア
   ドレス情報が格納されているアドレスを格納するポイン
   タアドレスメモリ、同一データ集合内の連続して参照す
   べき２つのデータ要素の前記データメモリ内におけるア
   ドレスの差である差分を格納する差分メモリ、及び前記
   ポインタメモリの内容および前記差分メモリの内容から
   新しいポインタ値を生成するポインタ更新手段からなり
   、前記ポインタアドレスメモリを前記データ集合の同一
   集合名を保持した複数のデータパケットによって連続的
   に参照し、前記ポインタ更新手段によってポインタを連
   続的に更新することにより、前記データメモリ内の同一
   データ集合内の複数のデータ要素を連続して読み出すこ
   とを特徴となすデータ記憶装置。
2. （２）複数のデータ集合が格納されているデータメモリ
   、前記データ集合の要素が格納されているアドレス情報
   を格納するポインタメモリ、前記ポインタメモリ内の、
   前記データ集合の要素が格納されているアドレス情報が
   格納されているアドレスと前記データメモリの参照の継
   続の有無を示す継続識別子とを格納するポインタアドレ
   スメモリ、同一データ集合内の連続して参照すべき２つ
   のデータ要素の前記データメモリ内におけるアドレスの
   差である差分を格納する差分メモリ、前記ポインタメモ
   リの内容および前記差分メモリの内容から新しいポイン
   タ値を生成するポインタ更新手段、及び前記継続識別子
   を用いて集合名を更新するための集合名更新手段からな
   り、前記ポインタアドレスメモリを前記データ集合の集
   合名を保持したデータパケットによって一度参照するこ
   とに応じて、前記データメモリ内の特定の要素データを
   読み出すとともに、前記ポインタ更新手段によりポイン
   タを更新し、さらに前記集合名更新手段を用いて前記継
   続識別子に応じて集合名を更新し、更新された集合名に
   より再び前記ポインタアドレスメモリを参照する動作を
   繰り返すこと、及び前記ポインタアドレスメモリを前記
   データパケットによって連続的に参照することにより、
   前記複数のデータ集合各々の複数のデータ要素を連続的
   に読み出すことを特徴となすデータ記憶装置。
3. （３）前記ポインタアドレスメモリの参照動作、及びデ
   ータメモリの参照動作、及び前記ポインタメモリの参照
   動作及び前記差分メモリの参照動作とポインタの更新が
   並行して行われることを特徴となす、特許請求の範囲第
   １項記載のデータ記憶装置。