JPS63260145A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPS63260145A JPS63260145A JP62094422A JP9442287A JPS63260145A JP S63260145 A JPS63260145 A JP S63260145A JP 62094422 A JP62094422 A JP 62094422A JP 9442287 A JP9442287 A JP 9442287A JP S63260145 A JPS63260145 A JP S63260145A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、テープキャリア（ＴＡＢ；ＴａｐｅＡｕｔｏ
＋＊ａｔｅｄ Ｂｏｎｄｉｎｇ ）製品等の半導体集積
回路に関し、特に、信頼性チェックのためのスクリーニ
ングの一つとして行われるバーンイン（Ｂｕｒｎ−Ｉｎ
）テストを効率的に行えるようにした半導体集積回路に
関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention is directed to a tape carrier (TAB; Tape Auto
Regarding semiconductor integrated circuits such as +*ated bonding products, burn-in is performed as one of the screenings for reliability checks.
) Related to semiconductor integrated circuits that enable efficient testing.
従来、ＴＡＢ製品のＢｕｒｎ−Ｉｎテストは、工Ｌ Ｂ
（Ｉｎｎｅｒ Ｌｅａｄ Ｂｏｎｄｉｎｇ）及びＯＬ
Ｂ （Ｏｕｔｅｒ Ｌｅａｄ Ｂｏｎｄｉｎｇ）の工程
において、全端子に電圧を印加して行うか、又は入力端
子のみ若しくは一部の入力端子のみに電圧を印加して行
われている。各端子に対する電圧印加は、ポゴピンと呼
ばれる特殊で精巧なビンをＩＬＢ及びＯＬＢのパッドに
当接させて行われる。Traditionally, the Burn-In test for TAB products
(Inner Lead Bonding) and OL
In the step B (Outer Lead Bonding), voltage is applied to all terminals, or only to input terminals or only some input terminals. Voltage is applied to each terminal by bringing a special and sophisticated pin called a pogo pin into contact with the pads of the ILB and OLB.
上述した従来形式のＢｕｒｎ−Ｉｎテストは、ＴＡＢ製
品のビン数が少ないとき、つまりＩＬＢ及びＯＬＢのバ
ットサイズが大きいときには十分に対応することができ
る。しかしながら、半導体集積技術の進歩に伴い、３０
０ビン以上のＴＡＢ製品が開発されるようになると、上
述の方法では１本数万円もするポゴピンを多数用いてＢ
ｕｒｎ−Ｉｎテストを実施する必要が生じるので、試験
コストが極めて高くなり、しかも、ピンとパッドとの接
触不良の頻度も増すという問題があった。The conventional Burn-In test described above is sufficient when the number of bins of TAB products is small, that is, when the butt sizes of ILB and OLB are large. However, with the progress of semiconductor integration technology, 30
When TAB products with 0 or more bottles were developed, the method described above required the use of many pogo pins that cost tens of thousands of yen each.
Since it is necessary to perform an urn-in test, there are problems in that the test cost becomes extremely high and the frequency of poor contact between pins and pads also increases.
本発明は、かかる事情に鑑みてなされたものであって、
入力回路、出力回路、又は入出力回路にトランジスタか
らなるプルアップ抵抗を内蔵させ、そのプルアップ抵抗
を外部からのコントロールでオン、オフすることにより
、電圧を直接印加する所要端子数を減少させ、試験コス
トが低減されると共にビンとパッドとの接触不良を抑制
することができる半導体集積回路を提供することを目的
とする。The present invention has been made in view of such circumstances, and
By incorporating a pull-up resistor made of a transistor in the input circuit, output circuit, or input/output circuit, and turning the pull-up resistor on and off under external control, the number of terminals required to directly apply voltage can be reduced. It is an object of the present invention to provide a semiconductor integrated circuit that can reduce test costs and suppress poor contact between bottles and pads.
本発明に係る半導体集積回路は、半導体集積回路の入力
回路、出力回路、又は入出力回路に内蔵されたトランジ
スタからなるプルアップ抵抗と、このプルアップ抵抗を
オン、オフするコントロール信号が入力される外部端子
とを有することを特徴とする。The semiconductor integrated circuit according to the present invention has a pull-up resistor made of a transistor built in an input circuit, an output circuit, or an input/output circuit of the semiconductor integrated circuit, and a control signal for turning on and off the pull-up resistor is inputted. It is characterized by having an external terminal.
〔作用〕
本発明においては、入力回路、出力回路又は入出力回路
の外部端子に直接電圧を印加するのではなく、これら回
路に内蔵されたプルアップ抵抗をオン状態にすることに
より、各回路への電圧印加（Ｂｕｒｎ−Ｉｎ）が行われ
る。従って、この発明によれば、最低限、電源端子、Ｇ
ＮＤ端子及びコントロール用外部端子の３つのパッドに
対して電圧を印加することにより、Ｂｕｒｎ−Ｉｎ・テ
ストが行える。このため、多ビン化や微細化が進んでも
、ポゴピンの所要数は数本で足りる。[Function] In the present invention, instead of applying voltage directly to the external terminals of the input circuit, output circuit, or input/output circuit, the pull-up resistors built into these circuits are turned on, thereby providing power to each circuit. A voltage application (Burn-In) is performed. Therefore, according to the present invention, at least the power terminal, the G
A Burn-In test can be performed by applying voltage to three pads: the ND terminal and the external control terminal. Therefore, even if the number of bins and miniaturization progresses, only a few pogo pins are required.
第１図は本発明の実施例を示す。 FIG. 1 shows an embodiment of the invention.
この半導体集積回路１は、内部に論理機能を有する領域
２を備え、その周囲に領域２を取囲むようにプルアップ
抵抗を内蔵した入力回路３、出力回路４、及び入出力回
路５と、プルアップ抵抗をコントロールするコントロー
ル回路及びその外部端子６とを配置して構成されている
。This semiconductor integrated circuit 1 includes a region 2 having a logic function therein, and includes an input circuit 3 having a built-in pull-up resistor surrounding the region 2, an output circuit 4, an input/output circuit 5, and a pull-up circuit 5. It is configured by arranging a control circuit for controlling the up resistance and its external terminal 6.
第２図は、前記入力回路３の構成例である。この入力回
路３は、０ＭＯ３構造の入力バッファ１３のＶＤＤ−入
力端間に、ＰチャネルＭＯＳ）ランジスタからなるプル
アップ抵抗１２を接続し、このプルアップ抵抗１２のゲ
ートをコントロール信号によりオン、オフできるように
構成したものである。FIG. 2 shows an example of the configuration of the input circuit 3. In this input circuit 3, a pull-up resistor 12 made of a P-channel MOS transistor is connected between the VDD-input terminal of an input buffer 13 having a 0MO3 structure, and the gate of this pull-up resistor 12 can be turned on and off by a control signal. It is configured as follows.
このような構成であると、コントロール信号を高レベル
にすれば、プルアップ抵抗１２がオンして入力バッファ
１３の入力端に電圧ｖＤＤが印加されるので、外部端子
１４にポゴピンを介して直接電圧を印加させる必要がな
い。With this configuration, when the control signal is set to high level, the pull-up resistor 12 is turned on and the voltage vDD is applied to the input terminal of the input buffer 13, so that the voltage is directly applied to the external terminal 14 via the pogo pin. There is no need to apply
第３図は、前記出力回路４の構成例である。この出力回
路は、ＣＭＯＳ構造の出力バッファ２１の■ＤＤ−出力
端間に、ＰチャネルＭＯＳ）ランジスタからなるプルア
ップ抵抗２２を接続し、このプルアップ抵抗２２のゲー
トをコントロール信号で、オン、オフできるようにした
ものである。FIG. 3 shows an example of the configuration of the output circuit 4. In FIG. This output circuit connects a pull-up resistor 22 made of a P-channel MOS transistor between the DD and output terminals of an output buffer 21 with a CMOS structure, and turns the gate of this pull-up resistor 22 on and off using a control signal. It has been made possible.
このような構成であると、コントロール信号を高レベル
にすればプルアップ抵抗２２がオンして出力バッファ２
１の出力端に電圧ｖＤＤが印加されるので、外部端子２
３にポゴピンを介して直接電圧を印加させる必要がない
。With such a configuration, when the control signal is set to high level, the pull-up resistor 22 is turned on and the output buffer 2 is turned on.
Since voltage vDD is applied to the output terminal of external terminal 2
There is no need to directly apply voltage to 3 through the pogo pin.
第４図は前記入出力回路５の構成例である。この入出力
回路５は、０ＭＯ３構造のスリーステートバッファ３１
の■ＤＤ−出力端間にＰチャネルＭＯＳトランジスタか
らなるプルアップ抵抗３２を接続し、スリーステートバ
ッファ３１の出力端に入力バッファ３３を、また入力端
にゲート回路３４を夫々接続して構成されている。ゲー
ト回路３４は、イネーブル信号のインバータ３５による
反転信号及びデータ信号を入力してその出力をスリース
テートバッファ３１のＰチャネルＭＯＳトランジスタ３
６のゲートに与えるオア回路３７と、データ信号及びイ
ネーブル信号を入力して、スリーステートバッファ３１
のＮチャネルＭＯＳ）ランジスタ３８のゲートに出力を
与えるアンドゲート３９と、上記インバータ３５とで構
成されている。FIG. 4 shows an example of the configuration of the input/output circuit 5. This input/output circuit 5 includes a three-state buffer 31 with an 0MO3 structure.
■ A pull-up resistor 32 made of a P-channel MOS transistor is connected between the DD- output terminal of the three-state buffer 31, an input buffer 33 is connected to the output terminal of the three-state buffer 31, and a gate circuit 34 is connected to the input terminal of the three-state buffer 31. There is. The gate circuit 34 inputs an inverted signal of the enable signal by the inverter 35 and a data signal, and outputs the output from the P-channel MOS transistor 3 of the three-state buffer 31.
The OR circuit 37 applied to the gate of 6, the data signal and the enable signal are input, and the three-state buffer 31
The inverter 35 includes an AND gate 39 that provides an output to the gate of the transistor 38 (an N-channel MOS transistor), and the inverter 35 described above.
このような入出力回路では、イネーブル信号が“１”の
ときにデータ信号がスリーステートバッファ３１の入力
端に与えられてバッファ３１が出力バッファとして機能
し、イネーブル信号が“Ｏ′” ″のときにスリーステ
ートバッファ３１がハイインピーダンス状態となって、
入力バッファ３３が機能する。In such an input/output circuit, when the enable signal is "1", the data signal is applied to the input terminal of the three-state buffer 31, and the buffer 31 functions as an output buffer, and when the enable signal is "O'"", the data signal is applied to the input terminal of the three-state buffer 31. The three-state buffer 31 enters a high impedance state,
Input buffer 33 functions.
そして、コントロール信号を高レベルにすれば、プルア
ップ抵抗３２がオンしてスリーステートバッファ３１の
出力端に電圧Ｖ００が印加されるので、外部端子４０に
ポゴピンを介して直接電圧を印加する必要がない。Then, when the control signal is set to a high level, the pull-up resistor 32 is turned on and the voltage V00 is applied to the output terminal of the three-state buffer 31, so there is no need to directly apply the voltage to the external terminal 40 via the pogo pin. do not have.
以上のような構成であると、ＴＡＢ製品をＩＬＢ及びＯ
ＬＢの工程におしくてＢｕｒｎ−Ｉｎテストするときに
、大幅な多ピン化及び微細化が進んでも、ＶＤＤ端子、
ＧＮＤ端子及びコントロール用外部端子の３端子のみを
特別なＩＬＢ及びＯＬＢのパッドサイズにしておくとと
もに、これら３端子にポゴピンを介して電位を印加する
だけで、全端子に対して確実にかつ効率良（Ｂｕｒｎ−
Ｉｎテストを実施することができる。With the above configuration, TAB products can be connected to ILB and O
When performing a Burn-In test in the LB process, even if the number of pins increases and miniaturization progresses, the VDD terminal,
By setting only the three terminals, the GND terminal and the external control terminal, to a special ILB and OLB pad size, and applying a potential to these three terminals via the pogo pin, all terminals can be reliably and efficiently applied. (Burn-
In tests can be performed.
以上説明したように、本発明によれば、半導体集積回路
の入力回路、出力回路、又は入出力回路にプルアップ抵
抗を内蔵し、そのプルアップ抵抗を外部からの制御でオ
ン、オフできるような構造にしたので、上記入力回路、
出力回路又は入出力回路の外部端子に直接電圧を印加し
なくても、コントロール端子への電圧印加によってプル
アップ抵抗を介して回路内部で電圧を印加することがで
きる。このため、ＴＡＢ製品がより多ピン化及び微細化
しても、特定の小数の外部端子に対して電圧印加を行え
ばＢｕｒｎ−Ｉｎテストを実施することができるので、
試験コストの低減及び接触不良の抑制を図ることが可能
となる。As explained above, according to the present invention, a pull-up resistor is built into the input circuit, output circuit, or input/output circuit of a semiconductor integrated circuit, and the pull-up resistor can be turned on and off by external control. The above input circuit,
Even without applying a voltage directly to the external terminals of the output circuit or the input/output circuit, voltage can be applied inside the circuit via the pull-up resistor by applying a voltage to the control terminal. Therefore, even if TAB products have more pins and become smaller, Burn-In tests can be performed by applying voltage to a small number of specific external terminals.
It becomes possible to reduce test costs and suppress contact failures.
第１図は本発明の実施例に係る半導体集積回路の構成を
示す図、第２図は同集積回路における入力回路の構成例
を示す回路図、第３図は同集積回路における出力回路の
構成例を示す回路図、第４図は同集積回路における入出
力回路の構成例を示す回路図である。
１；半導体集積回路、２；論理機能を有する領域、３；
プルアップ抵抗を内蔵した入力回路、４；プルアップ抵
抗を内蔵した出力回路、５；プルアップ抵抗を内蔵した
入出力回路、６；コントロール回路とその外部端子FIG. 1 is a diagram showing the configuration of a semiconductor integrated circuit according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing an example of the configuration of an input circuit in the integrated circuit, and FIG. 3 is a configuration of an output circuit in the integrated circuit. FIG. 4 is a circuit diagram showing an example of the configuration of an input/output circuit in the integrated circuit. 1; Semiconductor integrated circuit; 2; Area having logical functions; 3;
Input circuit with built-in pull-up resistor, 4: Output circuit with built-in pull-up resistor, 5: Input/output circuit with built-in pull-up resistor, 6: Control circuit and its external terminal
Claims (1)
、又は入出力回路が配置されている半導体集積回路にお
いて、前記入力回路、出力回路又は入出力回路に内蔵さ
れたトランジスタからなるプルアップ抵抗と、このプル
アップ抵抗をオン、オフするコントロール信号が入力さ
れる外部端子とを有することを特徴とする半導体集積回
路。In a semiconductor integrated circuit that has a logic function inside and has an input circuit, output circuit, or input/output circuit arranged around it, a pull-up consisting of a transistor built in the input circuit, output circuit, or input/output circuit. A semiconductor integrated circuit comprising a resistor and an external terminal into which a control signal for turning on and off the pull-up resistor is input.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094422A JPS63260145A (en) | 1987-04-17 | 1987-04-17 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094422A JPS63260145A (en) | 1987-04-17 | 1987-04-17 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63260145A true JPS63260145A (en) | 1988-10-27 |
Family
ID=14109798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094422A Pending JPS63260145A (en) | 1987-04-17 | 1987-04-17 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63260145A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992005453A1 (en) * | 1990-09-20 | 1992-04-02 | Fujitsu Limited | Semiconductor integrated circuit device with testing-controlling circuit provided in input/output region |
| US5509019A (en) * | 1990-09-20 | 1996-04-16 | Fujitsu Limited | Semiconductor integrated circuit device having test control circuit in input/output area |
| JPH098233A (en) * | 1995-06-22 | 1997-01-10 | Nec Ic Microcomput Syst Ltd | Semiconductor device |
| JP2007183188A (en) * | 2006-01-06 | 2007-07-19 | Nec Electronics Corp | Semiconductor test system, and method and program for generation of test pattern |
| JP2012519869A (en) * | 2009-03-12 | 2012-08-30 | プロ−２０００・カンパニー・リミテッド | Probe card for testing film-type packages |
-
1987
- 1987-04-17 JP JP62094422A patent/JPS63260145A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992005453A1 (en) * | 1990-09-20 | 1992-04-02 | Fujitsu Limited | Semiconductor integrated circuit device with testing-controlling circuit provided in input/output region |
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| JPH098233A (en) * | 1995-06-22 | 1997-01-10 | Nec Ic Microcomput Syst Ltd | Semiconductor device |
| JP2007183188A (en) * | 2006-01-06 | 2007-07-19 | Nec Electronics Corp | Semiconductor test system, and method and program for generation of test pattern |
| JP2012519869A (en) * | 2009-03-12 | 2012-08-30 | プロ−２０００・カンパニー・リミテッド | Probe card for testing film-type packages |
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